JP2000315662A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 良好な高融点金属シリサイドを形成できるよ
うにした半導体装置の製造方法を提供する。 【解決手段】 本方法は、ゲート電極２６及びソース／
ドレイン領域３２、３４にＣｏＳｉ2 膜４０を形成する
方法であって、Ｓｉ基板にイオン注入して不純物層３
２、３４を形成し、次いでマスク酸化膜３０を除去し
て、シリサイド反応阻害層となる高濃度Ａs 存在域３６
を金属面に露出させる（図３（ｂ））。次いで、熱処理
を施して、Ｎ型不純物層３２及びＰ型不純物層３４の不
純物を活性化させる。アンモニア過水に基板を浸漬さ
せ、高濃度Ａs 存在域３６を除去する。通常の洗浄工
程、ＨＦ処理を施し、Ｃｏ膜をスパッタリングにより基
板面に堆積させる。１回目のシリサイド化アニーリン
グ、ウエットエッチング及び２回目のシリサイド化アニ
ーリングをＣｏ膜に施して、ＣｏＳｉ2 膜への転化反応
を完結させ、ゲート電極２６、Ｎ型ソース／ドレイン領
域３２及びＰ型ソース／ドレイン領域３４上にＣｏＳｉ
2 膜を形成する。
うにした半導体装置の製造方法を提供する。 【解決手段】 本方法は、ゲート電極２６及びソース／
ドレイン領域３２、３４にＣｏＳｉ2 膜４０を形成する
方法であって、Ｓｉ基板にイオン注入して不純物層３
２、３４を形成し、次いでマスク酸化膜３０を除去し
て、シリサイド反応阻害層となる高濃度Ａs 存在域３６
を金属面に露出させる（図３（ｂ））。次いで、熱処理
を施して、Ｎ型不純物層３２及びＰ型不純物層３４の不
純物を活性化させる。アンモニア過水に基板を浸漬さ
せ、高濃度Ａs 存在域３６を除去する。通常の洗浄工
程、ＨＦ処理を施し、Ｃｏ膜をスパッタリングにより基
板面に堆積させる。１回目のシリサイド化アニーリン
グ、ウエットエッチング及び２回目のシリサイド化アニ
ーリングをＣｏ膜に施して、ＣｏＳｉ2 膜への転化反応
を完結させ、ゲート電極２６、Ｎ型ソース／ドレイン領
域３２及びＰ型ソース／ドレイン領域３４上にＣｏＳｉ
2 膜を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、更に詳細には、良好な高融点金属シリサイ
ドをソース／ドレイン領域上等にサリサイド方式で形成
するようにした半導体装置の製造方法に関するものであ
る。
方法に関し、更に詳細には、良好な高融点金属シリサイ
ドをソース／ドレイン領域上等にサリサイド方式で形成
するようにした半導体装置の製造方法に関するものであ
る。
【０００２】
【従来の技術】半導体装置の高集積化に伴い、例えばＭ
ＯＳＦＥＴを例に挙げると、ゲート電極の線幅の縮小に
付随してチャネル長を短縮しているので、短チャネル効
果を抑制し、所望のソース・ドレイン間の耐圧を確保す
るために、不純物拡散層であるソース／ドレイン領域を
浅く形成する必要が生じている。ところで、接合深さの
浅い不純物拡散層からなるソース／ドレイン領域は、シ
ート抵抗が増加するために、ゲート遅延時間が長くな
り、トランジスタの動作周波数が低下し、応答速度の低
下を招く傾向がある。
ＯＳＦＥＴを例に挙げると、ゲート電極の線幅の縮小に
付随してチャネル長を短縮しているので、短チャネル効
果を抑制し、所望のソース・ドレイン間の耐圧を確保す
るために、不純物拡散層であるソース／ドレイン領域を
浅く形成する必要が生じている。ところで、接合深さの
浅い不純物拡散層からなるソース／ドレイン領域は、シ
ート抵抗が増加するために、ゲート遅延時間が長くな
り、トランジスタの動作周波数が低下し、応答速度の低
下を招く傾向がある。
【０００３】そこで、不純物拡散層の低抵抗化が重要に
なる。不純物拡散層の低抵抗化の手法として、従来、電
気抵抗の低い金属シリサイド層を不純物拡散層の表面に
形成するシリサイド化手法が開発されている。シリサイ
ド化手法は、Ｓｉ系材料層の全面にシリサイド化できる
金属膜を薄く堆積させ、熱処理（シリサイド化アニーリ
ング）を施して、金属膜とＳｉ系材料層とが接触した部
分でシリサイド化反応を進行させ金属シリサイドを自己
整合的に形成する方法である。
なる。不純物拡散層の低抵抗化の手法として、従来、電
気抵抗の低い金属シリサイド層を不純物拡散層の表面に
形成するシリサイド化手法が開発されている。シリサイ
ド化手法は、Ｓｉ系材料層の全面にシリサイド化できる
金属膜を薄く堆積させ、熱処理（シリサイド化アニーリ
ング）を施して、金属膜とＳｉ系材料層とが接触した部
分でシリサイド化反応を進行させ金属シリサイドを自己
整合的に形成する方法である。
【０００４】そして、シリサイド化させる金属として、
近年、Ｔｉ、Ｃｏ等の高融点金属、特にＣｏが注目さ
れ、Ｃｏをシリサイド化してＣｏＳｉX を形成するプロ
セスが開発されている。即ち、Ｃｏ膜をＳｉ基板上に成
膜し、シリサイド化アニーリングを行うと、ＣｏＳｉ2
がＳｉ基板上に形成される。
近年、Ｔｉ、Ｃｏ等の高融点金属、特にＣｏが注目さ
れ、Ｃｏをシリサイド化してＣｏＳｉX を形成するプロ
セスが開発されている。即ち、Ｃｏ膜をＳｉ基板上に成
膜し、シリサイド化アニーリングを行うと、ＣｏＳｉ2
がＳｉ基板上に形成される。
【０００５】ここで、図６を参照して、ＮＭＯＳのゲー
ト電極及びソース／ドレイン領域上にＣｏＳｉ2 膜を形
成する、従来法を用いたＣｏのシリサイド化プロセスの
基本的工程を説明する。図６（ａ）から（ｃ）は、従来
法を用いたＣｏのシリサイド化プロセスを実施した際の
基板断面図である。図６（ａ）に示すように、素子分離
領域４４で区画されたＳｉ基板４２の素子形成領域にゲ
ート酸化膜４６及びポリシリコン層を成膜し、パターニ
ングしてゲート電極４８を形成し、次いでゲート電極４
８にサイドウォール５０を設け、基板全面にマスク酸化
膜５２を設ける。次いで、Ａs イオンをイオン注入し
て、ゲート電極４６の下方両側にソース／ドレイン領域
形成用の不純物層５４を形成する。続いて、不純物層５
４の活性化ＲＴＡを行って、イオン注入したＡs イオン
を活性化し、ソース／ドレイン領域５４を形成する。
ト電極及びソース／ドレイン領域上にＣｏＳｉ2 膜を形
成する、従来法を用いたＣｏのシリサイド化プロセスの
基本的工程を説明する。図６（ａ）から（ｃ）は、従来
法を用いたＣｏのシリサイド化プロセスを実施した際の
基板断面図である。図６（ａ）に示すように、素子分離
領域４４で区画されたＳｉ基板４２の素子形成領域にゲ
ート酸化膜４６及びポリシリコン層を成膜し、パターニ
ングしてゲート電極４８を形成し、次いでゲート電極４
８にサイドウォール５０を設け、基板全面にマスク酸化
膜５２を設ける。次いで、Ａs イオンをイオン注入し
て、ゲート電極４６の下方両側にソース／ドレイン領域
形成用の不純物層５４を形成する。続いて、不純物層５
４の活性化ＲＴＡを行って、イオン注入したＡs イオン
を活性化し、ソース／ドレイン領域５４を形成する。
【０００６】次いで、図６（ｂ）に示すように、マスク
酸化膜５２を除去し、次いで基板面にＯ2 プラズマ処理
を施して表面処理し、続いて洗浄した後、Ｃｏスパッタ
リングの前処理としてＨＦ処理を基板面に施す。次に、
スパッタ法によりＣｏ金属を基板面に堆積させ、１回目
のシリサイド化アニーリングを行い、次いで、選択的ウ
エットエッチングを行って未反応のＣｏ金属を除去し、
更に２回目のシリサイド化アニーリングを行ってシリサ
イド反応を終結させ、図６（ｃ）に示すように、自己整
合的にＣｏＳｉ2 膜５６をゲート電極４８、及びソース
／ドレイン領域５４上に形成する。
酸化膜５２を除去し、次いで基板面にＯ2 プラズマ処理
を施して表面処理し、続いて洗浄した後、Ｃｏスパッタ
リングの前処理としてＨＦ処理を基板面に施す。次に、
スパッタ法によりＣｏ金属を基板面に堆積させ、１回目
のシリサイド化アニーリングを行い、次いで、選択的ウ
エットエッチングを行って未反応のＣｏ金属を除去し、
更に２回目のシリサイド化アニーリングを行ってシリサ
イド反応を終結させ、図６（ｃ）に示すように、自己整
合的にＣｏＳｉ2 膜５６をゲート電極４８、及びソース
／ドレイン領域５４上に形成する。
【０００７】
【発明が解決しようとする課題】しかし、上述した従来
の方法によりＣｏＳｉ2 を形成したとき、以下のような
問題があった。第１には、突沸したよう凹凸形状が、図
７に示すように、ＣｏＳｉ2 膜に生じ、ソース／ドレイ
ン領域を低抵抗化することが難しくなるという問題であ
る。この凹凸形状が更にひどくなると、ＣｏＳｉ2 膜が
一部剥離したような白くもりが基板面に発生したり、基
板面全体にわたり凹凸が生じたりする。第２には、ゲー
ト初期耐圧が低いという問題である。これでは、所望の
低抵抗化した不純物拡散層を得ることが難しく、これら
の問題の解決が望まれていた。
の方法によりＣｏＳｉ2 を形成したとき、以下のような
問題があった。第１には、突沸したよう凹凸形状が、図
７に示すように、ＣｏＳｉ2 膜に生じ、ソース／ドレイ
ン領域を低抵抗化することが難しくなるという問題であ
る。この凹凸形状が更にひどくなると、ＣｏＳｉ2 膜が
一部剥離したような白くもりが基板面に発生したり、基
板面全体にわたり凹凸が生じたりする。第２には、ゲー
ト初期耐圧が低いという問題である。これでは、所望の
低抵抗化した不純物拡散層を得ることが難しく、これら
の問題の解決が望まれていた。
【０００８】以上の説明では、高融点金属シリサイドと
してＣｏＳｉ2 を例に挙げて説明しているが、他の高融
点金属、例えばＴｉＳｉX の形成に際しても同様の問題
があった。そこで、本発明の目的は、上述の問題を発生
させない、良好な高融点金属シリサイドを形成できるよ
うにした半導体装置の製造方法を提供することである。
してＣｏＳｉ2 を例に挙げて説明しているが、他の高融
点金属、例えばＴｉＳｉX の形成に際しても同様の問題
があった。そこで、本発明の目的は、上述の問題を発生
させない、良好な高融点金属シリサイドを形成できるよ
うにした半導体装置の製造方法を提供することである。
【０００９】
【課題を解決するための手段】本発明者は、ＣｏＳｉ2
層が凹凸面になるという第１の問題を研究した結果、高
濃度のＡs イオンのイオン注入により、シリサイド化が
起こり難い高濃度Ａs存在域が基板の最上層に生成し、
これがシリサイド反応の阻害層になることを見い出し
た。即ち、Ａs イオンのイオン注入の際に、Ｓｉ基板の
最上層、通常、基板表面から１０Å程度の深さまで、Ａ
s 濃度の著しく高い高濃度Ａs 存在域が生じる。そし
て、Ａs イオンの活性化のために行う熱処理時に、高濃
度Ａs 存在域が酸化され、シリサイド化が起こり難いシ
リサイド反応阻害層が形成される。このようなシリサイ
ド反応阻害層上に堆積したＣｏ膜は、熱処理しても、シ
リサイド化が不十分なために、耐酸化性が劣り、選択的
ウェットエッチングにより剥離しやすくなる。この結
果、シリサイド膜上に突沸したような凹凸形状が形成さ
れることを見い出した。
層が凹凸面になるという第１の問題を研究した結果、高
濃度のＡs イオンのイオン注入により、シリサイド化が
起こり難い高濃度Ａs存在域が基板の最上層に生成し、
これがシリサイド反応の阻害層になることを見い出し
た。即ち、Ａs イオンのイオン注入の際に、Ｓｉ基板の
最上層、通常、基板表面から１０Å程度の深さまで、Ａ
s 濃度の著しく高い高濃度Ａs 存在域が生じる。そし
て、Ａs イオンの活性化のために行う熱処理時に、高濃
度Ａs 存在域が酸化され、シリサイド化が起こり難いシ
リサイド反応阻害層が形成される。このようなシリサイ
ド反応阻害層上に堆積したＣｏ膜は、熱処理しても、シ
リサイド化が不十分なために、耐酸化性が劣り、選択的
ウェットエッチングにより剥離しやすくなる。この結
果、シリサイド膜上に突沸したような凹凸形状が形成さ
れることを見い出した。
【００１０】ゲート初期耐圧が悪いという第２の問題
は、Ｏ2 プラズマ処理によるゲート電極面の損傷が大き
いためのであることを突き止めた。しかし、Ｏ2 プラズ
マ処理を止めて、ＨＦ処理だけでは、形成したＣｏＳｉ
2 膜の層抵抗が大きくなるという問題が生じるので、Ｏ
2 プラズマ処理を省略することはできなかった。
は、Ｏ2 プラズマ処理によるゲート電極面の損傷が大き
いためのであることを突き止めた。しかし、Ｏ2 プラズ
マ処理を止めて、ＨＦ処理だけでは、形成したＣｏＳｉ
2 膜の層抵抗が大きくなるという問題が生じるので、Ｏ
2 プラズマ処理を省略することはできなかった。
【００１１】そこで、本発明者は、Ａs イオンのイオン
注入直後に、又は保護膜の除去直後に、Ｓｉ基板の最上
層、例えば基板面から深さ１０Åから４０Åの層を酸化
し、次いで塩基性の酸化剤溶液、例えばアンモニア過水
で酸化層を除去することを着想し、実験を重ねて、本発
明を完成するに到った。
注入直後に、又は保護膜の除去直後に、Ｓｉ基板の最上
層、例えば基板面から深さ１０Åから４０Åの層を酸化
し、次いで塩基性の酸化剤溶液、例えばアンモニア過水
で酸化層を除去することを着想し、実験を重ねて、本発
明を完成するに到った。
【００１２】上記目的を達成するために、得た知見に基
づいて、本発明に係る半導体装置の製造方法（以下、第
１の発明方法と言う）は、Ｓｉ基板の不純物拡散層上に
高融点金属シリサイドを形成するようにした、半導体装
置の製造方法において、不純物拡散層形成用の不純物を
Ｓｉ基板にイオン注入して不純物層を形成した後、高融
点金属シリサイドを形成する工程に移行する前に、熱酸
化処理を施して、形成された不純物層の最上層を酸化膜
に転化する工程と、転化した酸化膜を塩基性の酸化剤溶
液によってエッチングし、除去する工程と、熱処理を施
して、不純物層の不純物を拡散させて活性化し、不純物
拡散層を形成する工程とを備えていることを特徴として
いる。
づいて、本発明に係る半導体装置の製造方法（以下、第
１の発明方法と言う）は、Ｓｉ基板の不純物拡散層上に
高融点金属シリサイドを形成するようにした、半導体装
置の製造方法において、不純物拡散層形成用の不純物を
Ｓｉ基板にイオン注入して不純物層を形成した後、高融
点金属シリサイドを形成する工程に移行する前に、熱酸
化処理を施して、形成された不純物層の最上層を酸化膜
に転化する工程と、転化した酸化膜を塩基性の酸化剤溶
液によってエッチングし、除去する工程と、熱処理を施
して、不純物層の不純物を拡散させて活性化し、不純物
拡散層を形成する工程とを備えていることを特徴として
いる。
【００１３】第１の発明方法では、不純物層の最上層に
生成した、シリサイド化が起こり難い高濃度不純物存在
域を低温酸化することにより、不純物と酸素、もしくは
Ｓｉと酸素の結合が弱いアモルファス状の混合酸化物の
層に転化する。そして、塩基性の酸化剤溶液にＳｉ基板
を液浸させると、混合酸化物が除去される。従って、高
濃度不純物存在域が除去されるので、従来のようなＣｏ
Ｓｉ2 膜の形状不良等の問題が生じない。なお、酸化し
て除去する厚さは、高濃度不純物存在域の厚さより厚く
する。よって、好適には、熱酸化処理を施して、不純物
層の最上層を酸化膜に転化する工程では、８００℃以下
の低温酸化処理により１ｎｍ以上４ｎｍ以下の膜厚の熱
酸化膜を成膜する。このようにすれば、シリサイド化が
起こり難い高濃度不純物存在域は、すべて酸化により消
費されるからである。
生成した、シリサイド化が起こり難い高濃度不純物存在
域を低温酸化することにより、不純物と酸素、もしくは
Ｓｉと酸素の結合が弱いアモルファス状の混合酸化物の
層に転化する。そして、塩基性の酸化剤溶液にＳｉ基板
を液浸させると、混合酸化物が除去される。従って、高
濃度不純物存在域が除去されるので、従来のようなＣｏ
Ｓｉ2 膜の形状不良等の問題が生じない。なお、酸化し
て除去する厚さは、高濃度不純物存在域の厚さより厚く
する。よって、好適には、熱酸化処理を施して、不純物
層の最上層を酸化膜に転化する工程では、８００℃以下
の低温酸化処理により１ｎｍ以上４ｎｍ以下の膜厚の熱
酸化膜を成膜する。このようにすれば、シリサイド化が
起こり難い高濃度不純物存在域は、すべて酸化により消
費されるからである。
【００１４】第１の発明方法では、Ｓｉ基板上に保護膜
を設けて、不純物拡散層形成用の不純物イオンをＳｉ基
板にイオン注入した際には、不純物層の最上層を酸化膜
に転化する工程の前に、保護膜を除去する。
を設けて、不純物拡散層形成用の不純物イオンをＳｉ基
板にイオン注入した際には、不純物層の最上層を酸化膜
に転化する工程の前に、保護膜を除去する。
【００１５】ところで、第１の発明方法では、熱酸化処
理を施して、Ｓｉ基板の最上層を酸化膜に転化する工程
で、酸化膜に転化させる層厚さを厳密に制御することが
難しく、転化した酸化膜を塩基性の酸化剤溶液によって
除去する工程で基板削れ量が大きくなり、拡散層に凹凸
が生じたり、拡散層の不純物濃度が変化したりするおそ
れがあった。そこで、本発明者は、高濃度不純物存在域
を、直接、アンモニア過水等の塩基性の酸化剤溶液によ
って除去することを着想し、実験を重ねた末に、第２の
発明方法を発明するに到った。
理を施して、Ｓｉ基板の最上層を酸化膜に転化する工程
で、酸化膜に転化させる層厚さを厳密に制御することが
難しく、転化した酸化膜を塩基性の酸化剤溶液によって
除去する工程で基板削れ量が大きくなり、拡散層に凹凸
が生じたり、拡散層の不純物濃度が変化したりするおそ
れがあった。そこで、本発明者は、高濃度不純物存在域
を、直接、アンモニア過水等の塩基性の酸化剤溶液によ
って除去することを着想し、実験を重ねた末に、第２の
発明方法を発明するに到った。
【００１６】即ち、本発明に係る別の半導体装置の製造
方法（以下、第２の発明方法と言う）は、Ｓｉ基板の不
純物拡散層上に高融点金属シリサイドを形成するように
した、半導体装置の製造方法において、不純物拡散層形
成用の不純物をＳｉ基板にイオン注入して不純物層を形
成した後、高融点金属シリサイドを形成する工程に移行
する前に、熱処理を施して、不純物層の不純物を拡散さ
せて活性化し、不純物拡散層を形成する工程と、不純物
拡散層の最上層に形成された高濃度不純物存在域を塩基
性の酸化剤溶液によってエッチングし、除去する工程と
を備えていることを特徴としている。
方法（以下、第２の発明方法と言う）は、Ｓｉ基板の不
純物拡散層上に高融点金属シリサイドを形成するように
した、半導体装置の製造方法において、不純物拡散層形
成用の不純物をＳｉ基板にイオン注入して不純物層を形
成した後、高融点金属シリサイドを形成する工程に移行
する前に、熱処理を施して、不純物層の不純物を拡散さ
せて活性化し、不純物拡散層を形成する工程と、不純物
拡散層の最上層に形成された高濃度不純物存在域を塩基
性の酸化剤溶液によってエッチングし、除去する工程と
を備えていることを特徴としている。
【００１７】第２の発明方法で、Ｓｉ基板上に保護膜を
設けて、不純物拡散層形成用の不純物イオンをＳｉ基板
にイオン注入した際には、不純物拡散層を形成する工程
の後、高濃度不純物存在域を塩基性の酸化剤溶液によっ
てエッチングし、除去する工程の前に、保護膜を除去す
る。
設けて、不純物拡散層形成用の不純物イオンをＳｉ基板
にイオン注入した際には、不純物拡散層を形成する工程
の後、高濃度不純物存在域を塩基性の酸化剤溶液によっ
てエッチングし、除去する工程の前に、保護膜を除去す
る。
【００１８】第１の発明方法及び第２の発明方法では、
塩基性の酸化剤溶液としてアンモニア及び過酸化水素の
混合水溶液であるアンモニア過水を６０℃以上の温度に
加熱して使用する。第１の発明方法及び第２の発明方法
では、好適には、酸化膜又は高濃度不純物存在域を塩基
性の酸化剤溶液によってエッチングし、除去する工程で
は、高濃度不純物存在域に加えてイオン注入損傷層を除
去する。
塩基性の酸化剤溶液としてアンモニア及び過酸化水素の
混合水溶液であるアンモニア過水を６０℃以上の温度に
加熱して使用する。第１の発明方法及び第２の発明方法
では、好適には、酸化膜又は高濃度不純物存在域を塩基
性の酸化剤溶液によってエッチングし、除去する工程で
は、高濃度不純物存在域に加えてイオン注入損傷層を除
去する。
【００１９】本発明方法は、高融点金属シリサイドを形
成する限り、高融点金属の種類に制約なく適用でき、例
えばソース／ドレイン領域形成用の不純物として、Ｓｉ
基板にＡs イオンをイオン注入し、高融点金属シリサイ
ドとしてＣｏＳｉ2 を形成するプロセスに最適である。
尚、第１及び第２の発明方法は、サリサイド方式により
高融点金属シリサイドをＳｉ基板に形成しているので、
ゲート電極にＳｉ系材料を使用しているときには、ゲー
ト電極上に不純物拡散層と同時に高融点金属シリサイド
を形成することができる。
成する限り、高融点金属の種類に制約なく適用でき、例
えばソース／ドレイン領域形成用の不純物として、Ｓｉ
基板にＡs イオンをイオン注入し、高融点金属シリサイ
ドとしてＣｏＳｉ2 を形成するプロセスに最適である。
尚、第１及び第２の発明方法は、サリサイド方式により
高融点金属シリサイドをＳｉ基板に形成しているので、
ゲート電極にＳｉ系材料を使用しているときには、ゲー
ト電極上に不純物拡散層と同時に高融点金属シリサイド
を形成することができる。
【００２０】
【発明の実施の形態】以下に、添付図面を参照し、実施
形態例を挙げて本発明の実施の形態を具体的かつ詳細に
説明する。実施形態例１ 本実施形態例は、第１の発明方法に係る半導体装置の製
造方法をＣＭＯＳ製造の際のＣｏＳｉ2 膜の形成に適用
した実施形態の一例であって、図１（ａ）から（ｃ）、
及び図２（ｄ）と（ｅ）は、それぞれ、本実施形態例の
方法に従ってＣｏＳｉ2 膜を形成する際の工程毎の基板
断面図である。本実施形態例の方法では、先ず、図１
（ａ）に示すように、Ｓｉ基板１２に素子分離領域１４
を形成して、ＮＭＯＳ形成領域１６とＰＭＯＳ形成領域
１８とを区画する。次いで、ＮＭＯＳ形成領域１６にＰ
型不純物をイオン注入してＰウェル２０を形成する。ま
た、ＰＭＯＳ形成領域１８にＮ型不純物をイオン注入し
てＮウェル２２を形成する。次いで、ＮＭＯＳ形成領域
１６とＰＭＯＳ形成領域１８とにゲート酸化膜２４及び
ポリシリコン層を成膜し、パターニングしてゲート電極
２６を形成し、更にゲート電極２６にサイドウォール２
８を設ける。
形態例を挙げて本発明の実施の形態を具体的かつ詳細に
説明する。実施形態例１ 本実施形態例は、第１の発明方法に係る半導体装置の製
造方法をＣＭＯＳ製造の際のＣｏＳｉ2 膜の形成に適用
した実施形態の一例であって、図１（ａ）から（ｃ）、
及び図２（ｄ）と（ｅ）は、それぞれ、本実施形態例の
方法に従ってＣｏＳｉ2 膜を形成する際の工程毎の基板
断面図である。本実施形態例の方法では、先ず、図１
（ａ）に示すように、Ｓｉ基板１２に素子分離領域１４
を形成して、ＮＭＯＳ形成領域１６とＰＭＯＳ形成領域
１８とを区画する。次いで、ＮＭＯＳ形成領域１６にＰ
型不純物をイオン注入してＰウェル２０を形成する。ま
た、ＰＭＯＳ形成領域１８にＮ型不純物をイオン注入し
てＮウェル２２を形成する。次いで、ＮＭＯＳ形成領域
１６とＰＭＯＳ形成領域１８とにゲート酸化膜２４及び
ポリシリコン層を成膜し、パターニングしてゲート電極
２６を形成し、更にゲート電極２６にサイドウォール２
８を設ける。
【００２１】次に、マスク酸化膜３０を既知のＣＶＤ法
によって基板面全面に設ける。次いで、ＮＭＯＳ形成領
域１６にはＮ型不純物としてＡs イオンをイオン注入し
て、ゲート電極２６の下方両側にＮ型不純物層３２を形
成する。また、ＭＭＯＳ形成領域１８にはＰ型不純物と
してＢイオンをイオン注入して、ゲート電極２６の下方
両側にＰ型不純物層３４を形成する。これにより、図１
（ａ）に示す基板を得る。
によって基板面全面に設ける。次いで、ＮＭＯＳ形成領
域１６にはＮ型不純物としてＡs イオンをイオン注入し
て、ゲート電極２６の下方両側にＮ型不純物層３２を形
成する。また、ＭＭＯＳ形成領域１８にはＰ型不純物と
してＢイオンをイオン注入して、ゲート電極２６の下方
両側にＰ型不純物層３４を形成する。これにより、図１
（ａ）に示す基板を得る。
【００２２】次いで、弗化水素酸を用いたウェットエッ
チングによってマスク酸化膜３０を除去する。これによ
り、図１（ｂ）に示すように、シリサイド反応阻害層と
なる高濃度Ａs 存在域３６が、１０Å程度の厚さでゲー
ト電極２６、Ｎ型不純物層３２、及びＰ型不純物層３４
の最上層に出現する。
チングによってマスク酸化膜３０を除去する。これによ
り、図１（ｂ）に示すように、シリサイド反応阻害層と
なる高濃度Ａs 存在域３６が、１０Å程度の厚さでゲー
ト電極２６、Ｎ型不純物層３２、及びＰ型不純物層３４
の最上層に出現する。
【００２３】次いで、通常の洗浄工程を実施し、続いて
温度８５０℃で熱酸化処理を施して、図１（ｃ）に示す
ように、ゲート電極２６、Ｎ型不純物層３２及びＰ型不
純物層３４の基板面に膜厚約３０Åの酸化膜３８を形成
する。これにより、酸化膜３８は、ゲート電極２６、Ｎ
型不純物層３２、及びＰ型不純物層３４の最上層に生成
された高濃度Ａs 存在域は、酸化され、酸化膜３８の最
上層となる。
温度８５０℃で熱酸化処理を施して、図１（ｃ）に示す
ように、ゲート電極２６、Ｎ型不純物層３２及びＰ型不
純物層３４の基板面に膜厚約３０Åの酸化膜３８を形成
する。これにより、酸化膜３８は、ゲート電極２６、Ｎ
型不純物層３２、及びＰ型不純物層３４の最上層に生成
された高濃度Ａs 存在域は、酸化され、酸化膜３８の最
上層となる。
【００２４】次いで、体積比がＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：
Ｈ2 Ｏ＝１：１：５のアンモニア及び過酸化水素の温度
６５℃の水溶液（以下、アンモニア過水と言う）に基板
を約３０分間浸漬させて、生成した酸化膜３８を除去す
る。これにより、結果的に高濃度Ａs 存在域を除去する
と共にまた、ゲート電極２６の表面を平滑な面にしてゲ
ート初期耐圧を低下させることができる。次いで、以下
の条件で熱処理を施して、Ｎ型不純物層３２及びＰ型不
純物層３４にイオン注入したＡs イオン及びＢイオンを
活性化させる。活性化のための熱処理条件 雰囲気 ：窒素 温度 ：９５０〜１１００℃ 処理時間 ：１０秒程度
Ｈ2 Ｏ＝１：１：５のアンモニア及び過酸化水素の温度
６５℃の水溶液（以下、アンモニア過水と言う）に基板
を約３０分間浸漬させて、生成した酸化膜３８を除去す
る。これにより、結果的に高濃度Ａs 存在域を除去する
と共にまた、ゲート電極２６の表面を平滑な面にしてゲ
ート初期耐圧を低下させることができる。次いで、以下
の条件で熱処理を施して、Ｎ型不純物層３２及びＰ型不
純物層３４にイオン注入したＡs イオン及びＢイオンを
活性化させる。活性化のための熱処理条件 雰囲気 ：窒素 温度 ：９５０〜１１００℃ 処理時間 ：１０秒程度
【００２５】次いで、通常の洗浄工程を実施し、続いて
以下の条件でＨＦ処理を施す。ＨＦ処理条件 ＨＦの体積比：ＨＦ／Ｈ2 Ｏ＝１／１００ 温度 ：２０〜３０℃ 処理時間 ：１分程度 これにより、図２（ｄ）に示すように、Ｃｏスパッタリ
ングのための前処理を施したゲート電極３６、Ｎ型ソー
ス／ドレイン領域３２及びＰ型ソース／ドレイン領域３
４を得ることができる。
以下の条件でＨＦ処理を施す。ＨＦ処理条件 ＨＦの体積比：ＨＦ／Ｈ2 Ｏ＝１／１００ 温度 ：２０〜３０℃ 処理時間 ：１分程度 これにより、図２（ｄ）に示すように、Ｃｏスパッタリ
ングのための前処理を施したゲート電極３６、Ｎ型ソー
ス／ドレイン領域３２及びＰ型ソース／ドレイン領域３
４を得ることができる。
【００２６】次いで、 膜厚５〜２０ｎｍのＣｏ膜をス
パッタリングにより基板面に堆積させる。続いて、次の
条件で１回目のシリサイド化アニーリングをＣｏ膜に施
して、ＣｏＳｉ膜に転化させる。アニーリング条件 雰囲気 ：窒素 温度 ：５００〜７５０℃ 処理時間 ：２０〜６０秒
パッタリングにより基板面に堆積させる。続いて、次の
条件で１回目のシリサイド化アニーリングをＣｏ膜に施
して、ＣｏＳｉ膜に転化させる。アニーリング条件 雰囲気 ：窒素 温度 ：５００〜７５０℃ 処理時間 ：２０〜６０秒
【００２７】続いて、次の条件でウエットエッチングを
行い、ＣｏＳｉに転化せずに基板面、例えば素子分離領
域１４、ゲート電極１６のサイドウォール２８上等に残
存するＣｏを除去する。エッチング条件 エッチャントの体積比：ＨＣｌ／Ｈ2 Ｏ2 ／Ｈ2 Ｏ ＝
１〜３／１／５ 温度 ：４０℃程度 処理方法 ：浸漬法 処理時間 ：１０〜４０分
行い、ＣｏＳｉに転化せずに基板面、例えば素子分離領
域１４、ゲート電極１６のサイドウォール２８上等に残
存するＣｏを除去する。エッチング条件 エッチャントの体積比：ＨＣｌ／Ｈ2 Ｏ2 ／Ｈ2 Ｏ ＝
１〜３／１／５ 温度 ：４０℃程度 処理方法 ：浸漬法 処理時間 ：１０〜４０分
【００２８】次いで、次の条件で２回目のシリサイド化
アニーリングをＣｏ膜に施して、ＣｏＳｉ2 膜への転化
反応を完結させ、図２（ｅ）に示すように、欠陥及び形
状不良の無いＣｏＳｉ2 膜４０をゲート電極２６、Ｎ型
ソース／ドレイン領域３２及びＰ型ソース／ドレイン領
域３４上に形成する。アニーリング条件 雰囲気 ：窒素 温度 ：７５０〜９００℃ 処理時間 ：３０秒
アニーリングをＣｏ膜に施して、ＣｏＳｉ2 膜への転化
反応を完結させ、図２（ｅ）に示すように、欠陥及び形
状不良の無いＣｏＳｉ2 膜４０をゲート電極２６、Ｎ型
ソース／ドレイン領域３２及びＰ型ソース／ドレイン領
域３４上に形成する。アニーリング条件 雰囲気 ：窒素 温度 ：７５０〜９００℃ 処理時間 ：３０秒
【００２９】本実施形態例では、イオン注入の際の基板
面損傷を防止するために、マスク酸化膜３０を基板面全
面に成膜しているが、浅い接合深さでソース／ドレイン
領域を形成する際等には、マスク酸化膜３０を成膜しな
いこともある。マスク酸化膜３０を成膜しないときに
は、イオン注入の後、通常の洗浄工程を実施し、次いで
熱酸化処理を施して、酸化膜３８を形成する。
面損傷を防止するために、マスク酸化膜３０を基板面全
面に成膜しているが、浅い接合深さでソース／ドレイン
領域を形成する際等には、マスク酸化膜３０を成膜しな
いこともある。マスク酸化膜３０を成膜しないときに
は、イオン注入の後、通常の洗浄工程を実施し、次いで
熱酸化処理を施して、酸化膜３８を形成する。
【００３０】実施形態例２ 本実施形態例は、第２の発明方法に係る半導体装置の製
造方法をＣＭＯＳ製造の際のＣｏＳｉ2 膜の形成に適用
した実施形態の一例であって、図３（ａ）と（ｂ）、及
び図４（ｃ）と（ｄ）は、それぞれ、本実施形態例の方
法に従ってＣｏＳｉ2 膜を形成する際の工程毎の基板断
面図である。本実施形態例の方法では、先ず、実施形態
例１と同様にして、図３（ａ）に示す基板を得る。
造方法をＣＭＯＳ製造の際のＣｏＳｉ2 膜の形成に適用
した実施形態の一例であって、図３（ａ）と（ｂ）、及
び図４（ｃ）と（ｄ）は、それぞれ、本実施形態例の方
法に従ってＣｏＳｉ2 膜を形成する際の工程毎の基板断
面図である。本実施形態例の方法では、先ず、実施形態
例１と同様にして、図３（ａ）に示す基板を得る。
【００３１】次に、実施形態例１と同様にして、マスク
酸化膜３０を除去する。これにより、図３（ｂ）に示す
ように、シリサイド反応阻害層となる高濃度Ａs 存在域
３６が、１０Å程度の厚さでゲート電極２６、Ｎ型不純
物層３２、及びＰ型不純物層３４の最上層に出現する。
酸化膜３０を除去する。これにより、図３（ｂ）に示す
ように、シリサイド反応阻害層となる高濃度Ａs 存在域
３６が、１０Å程度の厚さでゲート電極２６、Ｎ型不純
物層３２、及びＰ型不純物層３４の最上層に出現する。
【００３２】次いで、本実施形態例では、 以下の条件
で熱処理を施して、Ｎ型不純物層３２及びＰ型不純物層
３４にイオン注入したＡs イオン及びＢイオンを活性化
させる。活性化のための熱処理条件 雰囲気 ：窒素 温度 ：９５０〜１１００℃ 処理時間 ：１０秒程度
で熱処理を施して、Ｎ型不純物層３２及びＰ型不純物層
３４にイオン注入したＡs イオン及びＢイオンを活性化
させる。活性化のための熱処理条件 雰囲気 ：窒素 温度 ：９５０〜１１００℃ 処理時間 ：１０秒程度
【００３３】続いて、体積比がＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：
Ｈ2 Ｏ＝１：１：５のアンモニア及び過酸化水素の温度
６５℃の水溶液（以下、アンモニア過水と言う）に基板
を１５〜６０分間浸漬させる。これにより、ゲート電極
２６、Ｎ型不純物層３２、及びＰ型不純物層３４の最上
層を約１０Å除去して、高濃度Ａs 存在域３６を除去す
ると共にまた、ゲート電極２６の表面を平滑な面にする
ことができる。
Ｈ2 Ｏ＝１：１：５のアンモニア及び過酸化水素の温度
６５℃の水溶液（以下、アンモニア過水と言う）に基板
を１５〜６０分間浸漬させる。これにより、ゲート電極
２６、Ｎ型不純物層３２、及びＰ型不純物層３４の最上
層を約１０Å除去して、高濃度Ａs 存在域３６を除去す
ると共にまた、ゲート電極２６の表面を平滑な面にする
ことができる。
【００３４】次に、通常の洗浄工程を実施し、続いて以
下の条件でＨＦ処理を施す。ＨＦ処理条件 ＨＦの体積比：ＨＦ／Ｈ2 Ｏ＝１／１００ 温度 ：２０〜３０℃ 処理時間 ：１分程度 これにより、図４（ｃ）に示すように、Ｃｏスパッタリ
ングのための前処理を施したゲート電極３６、Ｎ型ソー
ス／ドレイン領域３２及びＰ型ソース／ドレイン領域３
４を得ることができる。
下の条件でＨＦ処理を施す。ＨＦ処理条件 ＨＦの体積比：ＨＦ／Ｈ2 Ｏ＝１／１００ 温度 ：２０〜３０℃ 処理時間 ：１分程度 これにより、図４（ｃ）に示すように、Ｃｏスパッタリ
ングのための前処理を施したゲート電極３６、Ｎ型ソー
ス／ドレイン領域３２及びＰ型ソース／ドレイン領域３
４を得ることができる。
【００３５】次いで、膜厚５〜２０ｎｍのＣｏ膜をスパ
ッタリングにより基板面に堆積させる。続いて、次の条
件で１回目のシリサイド化アニーリングをＣｏ膜に施し
て、ＣｏＳｉ膜に転化させる。アニーリング条件 雰囲気 ：窒素 温度 ：５００〜７００℃ 処理時間 ：２０〜６０秒
ッタリングにより基板面に堆積させる。続いて、次の条
件で１回目のシリサイド化アニーリングをＣｏ膜に施し
て、ＣｏＳｉ膜に転化させる。アニーリング条件 雰囲気 ：窒素 温度 ：５００〜７００℃ 処理時間 ：２０〜６０秒
【００３６】続いて、次の条件でウエットエッチングを
行い、ＣｏＳｉに転化せずに基板面、例えば素子分離領
域１４、ゲート電極１６のサイドウォール２８上等に残
存するＣｏを除去する。エッチング条件 エッチャントの体積比：ＨＣｌ／Ｈ2 Ｏ2 ／Ｈ2 Ｏ ＝
１〜３／１／５ 温度 ：４０℃程度 処理方法 ：浸漬法 処理時間 ：１０〜４０分
行い、ＣｏＳｉに転化せずに基板面、例えば素子分離領
域１４、ゲート電極１６のサイドウォール２８上等に残
存するＣｏを除去する。エッチング条件 エッチャントの体積比：ＨＣｌ／Ｈ2 Ｏ2 ／Ｈ2 Ｏ ＝
１〜３／１／５ 温度 ：４０℃程度 処理方法 ：浸漬法 処理時間 ：１０〜４０分
【００３７】次いで、次の条件で２回目のシリサイド化
アニーリングをＣｏ膜に施して、ＣｏＳｉ2 膜への転化
反応を完結させ、図４（ｄ）に示すように、欠陥及び形
状不良の無いＣｏＳｉ2 膜４０をゲート電極２６、Ｎ型
ソース／ドレイン領域３２及びＰ型ソース／ドレイン領
域３４上に形成する。アニーリング条件 雰囲気 ：窒素 温度 ：７５０〜９００℃ 処理時間 ：３０秒
アニーリングをＣｏ膜に施して、ＣｏＳｉ2 膜への転化
反応を完結させ、図４（ｄ）に示すように、欠陥及び形
状不良の無いＣｏＳｉ2 膜４０をゲート電極２６、Ｎ型
ソース／ドレイン領域３２及びＰ型ソース／ドレイン領
域３４上に形成する。アニーリング条件 雰囲気 ：窒素 温度 ：７５０〜９００℃ 処理時間 ：３０秒
【００３８】本実施形態例では、イオン注入の際の基板
面損傷を防止するために、マスク酸化膜３０を基板面全
面に成膜しているが、浅い接合深さでソース／ドレイン
領域を形成する際等にはマスク酸化膜３０を成膜しない
こともある。マスク酸化膜３０を成膜しないときには、
イオン注入の後、直ちに活性化処理を施し、続いてアン
モニア過水によるエッチングを行う。
面損傷を防止するために、マスク酸化膜３０を基板面全
面に成膜しているが、浅い接合深さでソース／ドレイン
領域を形成する際等にはマスク酸化膜３０を成膜しない
こともある。マスク酸化膜３０を成膜しないときには、
イオン注入の後、直ちに活性化処理を施し、続いてアン
モニア過水によるエッチングを行う。
【００３９】ゲート初期耐圧試験 第２の発明方法を評価するために、実施形態例２の方法
によって形成したＣｏＳｉ2 膜をゲート電極２６、Ｎ型
ソース／ドレイン領域３２及びＰ型ソース／ドレイン領
域３４上に有するＣＭＯＳをウエハ上に形成し、各チッ
プ毎にゲート初期耐圧試験を行った。ゲート初期耐圧試
験では、蓄積方向の電圧をゲート電極に印加して１μＡ
以上の電流が流れた時の電圧を電界強度とし、電界強度
が３ＭＶ／ｃｍ以上の場合に、ゲート初期耐圧が基準に
達しており、電界強度が３ＭＶ／ｃｍ未満の場合に、ゲ
ート初期耐圧が基準に達していないとする。この試験結
果、図５（ａ）に示すように、ゲート初期耐圧が基準以
下のチップは無かった。図５（ａ）及び（ｂ）で、白色
はゲート初期耐圧が基準以上のチップであり、黒色はゲ
ート初期耐圧が基準以上のチップである。
によって形成したＣｏＳｉ2 膜をゲート電極２６、Ｎ型
ソース／ドレイン領域３２及びＰ型ソース／ドレイン領
域３４上に有するＣＭＯＳをウエハ上に形成し、各チッ
プ毎にゲート初期耐圧試験を行った。ゲート初期耐圧試
験では、蓄積方向の電圧をゲート電極に印加して１μＡ
以上の電流が流れた時の電圧を電界強度とし、電界強度
が３ＭＶ／ｃｍ以上の場合に、ゲート初期耐圧が基準に
達しており、電界強度が３ＭＶ／ｃｍ未満の場合に、ゲ
ート初期耐圧が基準に達していないとする。この試験結
果、図５（ａ）に示すように、ゲート初期耐圧が基準以
下のチップは無かった。図５（ａ）及び（ｂ）で、白色
はゲート初期耐圧が基準以上のチップであり、黒色はゲ
ート初期耐圧が基準以上のチップである。
【００４０】第２の発明方法と比較するために、従来の
方法によって形成したＣｏＳｉ2 膜をゲート電極２６、
Ｎ型ソース／ドレイン領域３２及びＰ型ソース／ドレイ
ン領域３４上に有するＣＭＯＳをウエハ上に形成し、上
述のようにして、ゲート初期耐圧試験を行った。その結
果、図５（ｂ）に示すように、ゲート初期耐圧が基準以
下のチップがウエハ中央及び周辺に多数あった。この試
験結果から、本発明方法は、ウエハ面内で一様にゲート
初期耐圧の高い良好なＣｏＳｉ2 膜を形成することがで
き、半導体装置の製品歩留りを高めることができる。な
お、このゲート初期耐圧試験の結果は、実施形態例１の
方法によって形成したＣｏＳｉ2 膜についても同様であ
った。
方法によって形成したＣｏＳｉ2 膜をゲート電極２６、
Ｎ型ソース／ドレイン領域３２及びＰ型ソース／ドレイ
ン領域３４上に有するＣＭＯＳをウエハ上に形成し、上
述のようにして、ゲート初期耐圧試験を行った。その結
果、図５（ｂ）に示すように、ゲート初期耐圧が基準以
下のチップがウエハ中央及び周辺に多数あった。この試
験結果から、本発明方法は、ウエハ面内で一様にゲート
初期耐圧の高い良好なＣｏＳｉ2 膜を形成することがで
き、半導体装置の製品歩留りを高めることができる。な
お、このゲート初期耐圧試験の結果は、実施形態例１の
方法によって形成したＣｏＳｉ2 膜についても同様であ
った。
【００４１】また、実施形態例２の方法によってＣｏＳ
ｉ2 膜を形成した際には、シリサイド反応後の白くもり
が基板面に発生するようなことがなく、また、基板全面
にわたり凹凸が生じることもない。
ｉ2 膜を形成した際には、シリサイド反応後の白くもり
が基板面に発生するようなことがなく、また、基板全面
にわたり凹凸が生じることもない。
【００４２】実施形態例１及び実施形態例２では、高融
点金属シリサイドとしてＣｏＳｉ2を形成する例を挙げ
て、それぞれ、第１及び第２の発明方法を説明している
が、高融点金属としてＣｏに限らず他の高融点金属、例
えばＴｉ等を使って高融点金属シリサイドを形成するこ
ともできる。
点金属シリサイドとしてＣｏＳｉ2を形成する例を挙げ
て、それぞれ、第１及び第２の発明方法を説明している
が、高融点金属としてＣｏに限らず他の高融点金属、例
えばＴｉ等を使って高融点金属シリサイドを形成するこ
ともできる。
【００４３】
【発明の効果】本発明方法によれば、Ｓｉ基板の不純物
拡散層上に高融点金属シリサイドを形成するようにした
半導体装置の製造方法において、ソース／ドレイン領域
形成用の不純物をＳｉ基板にイオン注入した後、高融点
金属シリサイドを形成する工程に移行する前に、シリサ
イド反応阻害層を除去することにより、ゲート初期耐圧
が高く、層抵抗が低い高融点金属シリサイドをゲート電
極、ソース／ドレイン領域上に形成することができる。
拡散層上に高融点金属シリサイドを形成するようにした
半導体装置の製造方法において、ソース／ドレイン領域
形成用の不純物をＳｉ基板にイオン注入した後、高融点
金属シリサイドを形成する工程に移行する前に、シリサ
イド反応阻害層を除去することにより、ゲート初期耐圧
が高く、層抵抗が低い高融点金属シリサイドをゲート電
極、ソース／ドレイン領域上に形成することができる。
【図１】図１（ａ）から（ｃ）は、それぞれ、実施形態
例１の方法に従ってＣｏＳｉ2膜を形成する際の工程毎
の基板断面図である。
例１の方法に従ってＣｏＳｉ2膜を形成する際の工程毎
の基板断面図である。
【図２】図２（ｄ）と（ｅ）は、それぞれ、図１（ｃ）
に続いて、実施形態例１の方法に従ってＣｏＳｉ2 膜を
形成する際の工程毎の基板断面図である。
に続いて、実施形態例１の方法に従ってＣｏＳｉ2 膜を
形成する際の工程毎の基板断面図である。
【図３】図３（ａ）と（ｂ）は、それぞれ、実施形態例
２の方法に従ってＣｏＳｉ2 膜を形成する際の工程毎の
基板断面図である。
２の方法に従ってＣｏＳｉ2 膜を形成する際の工程毎の
基板断面図である。
【図４】図４（ｃ）と（ｄ）は、それぞれ、図３（ｂ）
に続いて、実施形態例２の方法に従ってＣｏＳｉ2 膜を
形成する際の工程毎の基板断面図である。
に続いて、実施形態例２の方法に従ってＣｏＳｉ2 膜を
形成する際の工程毎の基板断面図である。
【図５】図５（ａ）及び（ｂ）は、それぞれ、実施形態
例２の方法及び従来の方法でＣｏＳｉ2 膜を成膜したＣ
ＭＯＳを形成したウエハの各チップに対した行ったゲー
ト初期耐圧試験の結果を示す図である。
例２の方法及び従来の方法でＣｏＳｉ2 膜を成膜したＣ
ＭＯＳを形成したウエハの各チップに対した行ったゲー
ト初期耐圧試験の結果を示す図である。
【図６】図６（ａ）から（ｃ）は、それぞれ、従来法を
用いたＣｏのシリサイド化プロセスを実施した際の基板
断面図である。
用いたＣｏのシリサイド化プロセスを実施した際の基板
断面図である。
【図７】凹凸形状を示す図である。
１２ Ｓｉ基板 １４ 素子分離領域 １６ ＮＭＯＳ形成領域 １８ ＰＭＯＳ形成領域 ２０ Ｐウェル ２２ Ｎウェル ２４ ゲート酸化膜 ２６ ゲート電極 ２８ サイドウォール ３０ マスク酸化膜 ３２ Ｎ型不純物層、Ｎ型ソース／ドレイン領域 ３４ Ｐ型不純物層、Ｐ型ソース／ドレイン領域 ３６ 高濃度Ａs 存在域 ３８ 酸化膜 ４０ ＣｏＳｉ2 膜 ４２ Ｓｉ基板 ４４ 素子分離領域 ４６ ゲート電極 ４８ サイドウォール ５０ マスク酸化膜 ５２ 不純物、ソース／ドレイン領域 ５４ ＣｏＳｉ2 膜
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 21/336 (72)発明者 三ケ木 郁 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 4M104 BB01 BB04 BB20 DD37 DD64 DD79 DD84 DD91 FF14 GG14 5F040 DB03 EC07 EC13 EF14 EH02 EH07 EK05 FA08 FB04 FC11 5F048 AC03 BA01 BB05 BB08 BE03 BF06 BG14
Claims (9)
- 【請求項１】 Ｓｉ基板の不純物拡散層上に高融点金属
シリサイドを形成するようにした、半導体装置の製造方
法において、不純物拡散層形成用の不純物をＳｉ基板に
イオン注入して不純物層を形成した後、高融点金属シリ
サイドを形成する工程に移行する前に、 熱酸化処理を施して、形成された不純物層の最上層を酸
化膜に転化する工程と、 転化した酸化膜を塩基性の酸化剤溶液によってエッチン
グし、除去する工程と、 熱処理を施して、不純物層の不純物を拡散させて活性化
し、不純物拡散層を形成する工程とを備えていることを
特徴とする半導体装置の製造方法。 - 【請求項２】 熱酸化処理を施して、不純物層の最上層
を酸化膜に転化する工程では、８００℃以下の低温酸化
処理により１ｎｍ以上４ｎｍ以下の膜厚の熱酸化膜を成
膜することを特徴とする請求項１に記載の半導体装置の
製造方法。 - 【請求項３】 Ｓｉ基板上に保護膜を設けて、不純物拡
散層形成用の不純物イオンをＳｉ基板にイオン注入した
際には、不純物層の最上層を酸化膜に転化する工程の前
に、保護膜を除去することを特徴とする請求項１又は２
に記載の半導体装置の製造方法。 - 【請求項４】 Ｓｉ基板の不純物拡散層上に高融点金属
シリサイドを形成するようにした、半導体装置の製造方
法において、不純物拡散層形成用の不純物をＳｉ基板に
イオン注入して不純物層を形成した後、高融点金属シリ
サイドを形成する工程に移行する前に、 熱処理を施して、不純物層の不純物を拡散させて活性化
し、不純物拡散層を形成する工程と、 不純物拡散層の最上層に形成された高濃度不純物存在域
を塩基性の酸化剤溶液によってエッチングし、除去する
工程とを備えていることを特徴とする半導体装置の製造
方法。 - 【請求項５】 高濃度不純物存在域を塩基性の酸化剤溶
液によってエッチングし、除去する工程では、高濃度不
純物存在域として１０Å以上２０Å以下の膜厚の層をエ
ッチングし、除去することを特徴とする請求項４に記載
の半導体装置の製造方法。 - 【請求項６】 Ｓｉ基板上に保護膜を設けて、不純物拡
散層形成用の不純物イオンをＳｉ基板にイオン注入した
際には、不純物拡散層を形成する工程の後、高濃度不純
物存在域を塩基性の酸化剤溶液によってエッチングし、
除去する工程の前に、保護膜を除去することを特徴とす
る請求項４又は５に記載の半導体装置の製造方法。 - 【請求項７】 塩基性の酸化剤溶液としてアンモニア及
び過酸化水素の混合水溶液であるアンモニア過水を６０
℃以上の温度に加熱して使用することを特徴とする請求
項１から６のうちのいずれか１項に記載の半導体装置の
製造方法。 - 【請求項８】 酸化膜又は高濃度不純物存在域を塩基性
の酸化剤溶液によってエッチングし、除去する工程で
は、高濃度不純物存在域に加えてイオン注入損傷層を除
去することを特徴とする請求項１から６のうちのいずれ
か１項に記載の半導体装置の製造方法。 - 【請求項９】 不純物拡散層形成用の不純物として、Ｓ
ｉ基板にＡs イオンをイオン注入し、高融点金属シリサ
イドとしてＣｏＳｉ2 を形成することを特徴とする請求
項１から７のうちのいずれか１項に記載の半導体装置の
製造方法。
Priority Applications (7)
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|---|---|---|---|
| JP12141099A JP3295931B2 (ja) | 1999-04-28 | 1999-04-28 | 半導体装置の製造方法 |
| KR1020000022719A KR100325052B1 (ko) | 1999-04-28 | 2000-04-28 | 반도체 장치 내에서의 내화성 금속 실리사이드층 형성 방법 |
| CN00108279A CN1129954C (zh) | 1999-04-28 | 2000-04-28 | 形成半导体装置的高熔点金属硅化物的方法 |
| GB0010480A GB2349743B (en) | 1999-04-28 | 2000-04-28 | Method for forming a silicide of metal with a high melting point in a semiconductor |
| US09/560,337 US6548421B1 (en) | 1999-04-28 | 2000-04-28 | Method for forming a refractory-metal-silicide layer in a semiconductor device |
| TW089108170A TW451318B (en) | 1999-04-28 | 2000-04-28 | Method for forming a silicide of metal with a high melting point in a semiconductor |
| US09/697,508 US6569766B1 (en) | 1999-04-28 | 2000-10-27 | Method for forming a silicide of metal with a high melting point in a semiconductor device |
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|---|---|---|---|
| JP12141099A JP3295931B2 (ja) | 1999-04-28 | 1999-04-28 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
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| GB (1) | GB2349743B (ja) |
| TW (1) | TW451318B (ja) |
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| KR100816733B1 (ko) | 2006-06-29 | 2008-03-25 | 주식회사 하이닉스반도체 | 반도체 소자의 리세스 게이트 제조 방법 |
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-
1999
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