JP2785772B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、サリサイド（Self-Aligned-Silicid
e)プロセスに関する。
方法に関し、特に、サリサイド（Self-Aligned-Silicid
e)プロセスに関する。
【０００２】
【従来の技術】近年、絶縁ゲート型電界効果トランジス
タ（以下、ＭＯＳＦＥＴと称す）においては、高集積・
高微細化が進み、ＭＯＳＦＥＴのゲート電極及びソース
・ドレイン領域の寄生抵抗が半導体装置の高速化を阻害
する要因となってきている。
タ（以下、ＭＯＳＦＥＴと称す）においては、高集積・
高微細化が進み、ＭＯＳＦＥＴのゲート電極及びソース
・ドレイン領域の寄生抵抗が半導体装置の高速化を阻害
する要因となってきている。
【０００３】そこで、寄生抵抗を低減するために、自己
整合的に高融点金属シリサイドをゲート電極及びソース
・ドレイン領域上に形成する技術（サリサイドプロセ
ス）が適用されている。
整合的に高融点金属シリサイドをゲート電極及びソース
・ドレイン領域上に形成する技術（サリサイドプロセ
ス）が適用されている。
【０００４】以下に、従来のサリサイドプロセスによる
半導体装置の製造方法について説明する。
半導体装置の製造方法について説明する。
【０００５】図８及び図９は、従来のサリサイドプロセ
スによる０．３５μｍルールのＮチャネル側のＭＯＳＦ
ＥＴの製造工程の一例を示す図であり、図９（ａ）は図
８（ｄ）を拡大した図、図９（ｂ）は図８（ｅ）を拡大
した図である。
スによる０．３５μｍルールのＮチャネル側のＭＯＳＦ
ＥＴの製造工程の一例を示す図であり、図９（ａ）は図
８（ｄ）を拡大した図、図９（ｂ）は図８（ｅ）を拡大
した図である。
【０００６】まず、半導体基板５０１上に素子分離領域
５０２を形成し、その後、熱酸化法によりゲート酸化膜
５０３を形成する。
５０２を形成し、その後、熱酸化法によりゲート酸化膜
５０３を形成する。
【０００７】次に、ＣＶＤ法によりゲート酸化膜５０３
上に膜厚１５０ｎｍ程度のポリシリコン膜５０４を成膜
し、その後、ＰｏＣｌ3雰囲気中において８５０℃程度
の温度による熱処理を２０分間加え、ポリシリコン膜５
０４に１０20ｃｍ-3程度のリンを拡散させる。
上に膜厚１５０ｎｍ程度のポリシリコン膜５０４を成膜
し、その後、ＰｏＣｌ3雰囲気中において８５０℃程度
の温度による熱処理を２０分間加え、ポリシリコン膜５
０４に１０20ｃｍ-3程度のリンを拡散させる。
【０００８】次に、フォトリソグラフィー法及びドライ
エッチング法により、ポリシリコン膜５０４の不要部を
除去し、ゲート電極を形成する。
エッチング法により、ポリシリコン膜５０４の不要部を
除去し、ゲート電極を形成する。
【０００９】次に、Lightly Duped Drain（以下、ＬＤ
Ｄと称す）構造を形成するため、５０ＫｅＶエネルギー
によりドーズ量３×１０13ｃｍ-2程度のリンをイオン注
入し、低濃度の浅い不純物拡散領域５０５を形成する
（図８（ａ））。
Ｄと称す）構造を形成するため、５０ＫｅＶエネルギー
によりドーズ量３×１０13ｃｍ-2程度のリンをイオン注
入し、低濃度の浅い不純物拡散領域５０５を形成する
（図８（ａ））。
【００１０】次に、ＣＶＤ法により素子領域が形成され
た基板表面に膜厚１５０ｎｍ程度のシリコン酸化膜を成
膜し、その後、反応性イオンエッチング法により異方的
にエッチングを行い、ポリシリコン膜５０４の側壁のみ
にシリコン酸化膜を残存させてサイドウォール５０６を
形成する。
た基板表面に膜厚１５０ｎｍ程度のシリコン酸化膜を成
膜し、その後、反応性イオンエッチング法により異方的
にエッチングを行い、ポリシリコン膜５０４の側壁のみ
にシリコン酸化膜を残存させてサイドウォール５０６を
形成する。
【００１１】次に、７０ＫｅＶのエネルギーによりドー
ズ量２×１０15ｃｍ-2のヒ素をイオン注入し、さらに、
窒素雰囲気中において８５０℃程度の温度による活性化
熱処理を加えることにより、自己整合的にソース・ドレ
イン領域５０７を形成して、低濃度の浅い不純物領域５
０５によりＬＤＤ構造を形成する（図８（ｂ））。
ズ量２×１０15ｃｍ-2のヒ素をイオン注入し、さらに、
窒素雰囲気中において８５０℃程度の温度による活性化
熱処理を加えることにより、自己整合的にソース・ドレ
イン領域５０７を形成して、低濃度の浅い不純物領域５
０５によりＬＤＤ構造を形成する（図８（ｂ））。
【００１２】次に、上記工程が施された半導体装置をフ
ッ化水素酸を含む水溶液中に浸漬させてポリシリコン膜
５０４及びソース・ドレイン領域５０７の表面に形成さ
れた自然酸化膜を除去し、続いて、スパッタ法により、
自然酸化膜が除去されたポリシリコン膜５０４及びソー
ス・ドレイン領域５０７上に膜厚３５ｎｍ程度のチタン
膜５０８を形成する。
ッ化水素酸を含む水溶液中に浸漬させてポリシリコン膜
５０４及びソース・ドレイン領域５０７の表面に形成さ
れた自然酸化膜を除去し、続いて、スパッタ法により、
自然酸化膜が除去されたポリシリコン膜５０４及びソー
ス・ドレイン領域５０７上に膜厚３５ｎｍ程度のチタン
膜５０８を形成する。
【００１３】その後、第１の熱処理として、６５０℃程
度の温度による熱処理を３０秒間加え、チタン膜５０８
とソース・ドレイン領域５０７及びポリシリコン膜５０
４のシリコンとを反応させて、ソース・ドレイン領域５
０７及びポリシリコン膜５０４上にシリサイドであるＣ
４９構造のＴｉＳｉ2層９を形成する。
度の温度による熱処理を３０秒間加え、チタン膜５０８
とソース・ドレイン領域５０７及びポリシリコン膜５０
４のシリコンとを反応させて、ソース・ドレイン領域５
０７及びポリシリコン膜５０４上にシリサイドであるＣ
４９構造のＴｉＳｉ2層９を形成する。
【００１４】同時に、シリコン酸化膜からなるサイドウ
ォール５０６とチタン膜５０８とが反応し、サイドウォ
ール５０６の表面にＴｉＳｉｘ層５１０が形成される
（図８（ｃ））。
ォール５０６とチタン膜５０８とが反応し、サイドウォ
ール５０６の表面にＴｉＳｉｘ層５１０が形成される
（図８（ｃ））。
【００１５】次に、上記工程が施された半導体装置を、
硫酸・過酸化水素水の混合液に浸漬させ、未反応のチタ
ン膜５０８を除去する。なお、上記熱処理が窒素雰囲気
において行われた場合には、未反応のチタン膜５０８の
最表面が窒化チタン層となっているが、浸漬させる混合
液により同様にエッチングされる。
硫酸・過酸化水素水の混合液に浸漬させ、未反応のチタ
ン膜５０８を除去する。なお、上記熱処理が窒素雰囲気
において行われた場合には、未反応のチタン膜５０８の
最表面が窒化チタン層となっているが、浸漬させる混合
液により同様にエッチングされる。
【００１６】一方、ＴｉＳｉ2層５０９及びＴｉＳｉｘ
層５１０においては、硫酸・過酸化水素水の混合液によ
りエッチングされないため、硫酸・過酸化水素水混合液
により処理された場合には残存し、ソース・ドレイン領
域５０７及びポリシリコン膜５０４上に形成されたＣ４
９構造のＴｉＳｉ2層５０９、並びにサイドウォール５
０６上のＴｉＳｉｘ層５１０の厚さは、反応時の厚さに
ほぼ維持されている（図８（ｄ），図９（ａ））。ただ
し、サイドウォール５０６上のＴｉＳｉｘ層５１０は残
存する。
層５１０においては、硫酸・過酸化水素水の混合液によ
りエッチングされないため、硫酸・過酸化水素水混合液
により処理された場合には残存し、ソース・ドレイン領
域５０７及びポリシリコン膜５０４上に形成されたＣ４
９構造のＴｉＳｉ2層５０９、並びにサイドウォール５
０６上のＴｉＳｉｘ層５１０の厚さは、反応時の厚さに
ほぼ維持されている（図８（ｄ），図９（ａ））。ただ
し、サイドウォール５０６上のＴｉＳｉｘ層５１０は残
存する。
【００１７】ここで、ＴｉＳｉｘ層５１０は導電性であ
るため、サイドウォール５０６上にＴｉＳｉｘ層５１０
が形成された状態では、ゲート電極とソース・ドレイン
領域７とが短絡する虞れがある。
るため、サイドウォール５０６上にＴｉＳｉｘ層５１０
が形成された状態では、ゲート電極とソース・ドレイン
領域７とが短絡する虞れがある。
【００１８】そこで、上記工程が施された半導体装置を
アンモニア・過酸化水素水混合液に浸漬させ、ＴｉＳｉ
ｘ層５１０をエッチングにより除去する。
アンモニア・過酸化水素水混合液に浸漬させ、ＴｉＳｉ
ｘ層５１０をエッチングにより除去する。
【００１９】同時に、ＴｉＳｉ2層５０９及びサイドウ
ォール５０６の一部もそれぞれエッチングされる（図８
（ｅ），図９（ｂ））。
ォール５０６の一部もそれぞれエッチングされる（図８
（ｅ），図９（ｂ））。
【００２０】また、アンモニア・過酸化水素水混合液の
みを用いて処理を行った場合においても同様の構造が得
られる。
みを用いて処理を行った場合においても同様の構造が得
られる。
【００２１】次に、第２の熱処理として、９００℃程度
の温度による熱処理を１０秒間加え、ＴｉＳｉ2層５０
９の構造を高抵抗のＣ４９構造から低抵抗のＣ５４構造
へ相転移させる。
の温度による熱処理を１０秒間加え、ＴｉＳｉ2層５０
９の構造を高抵抗のＣ４９構造から低抵抗のＣ５４構造
へ相転移させる。
【００２２】その後、通常のＭＯＳＦＥＴの製造方法と
同様に層間膜を形成し、コンタクト孔を開孔し、配線を
形成することによって、シリサイドを有するＮチャネル
ＭＯＳＦＥＴを得る。
同様に層間膜を形成し、コンタクト孔を開孔し、配線を
形成することによって、シリサイドを有するＮチャネル
ＭＯＳＦＥＴを得る。
【００２３】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体装置の製造方法においては、サイドウォ
ール上に形成されたＴｉＳｉｘ層を除去する際に、同時
に、ゲート電極上及びソース・ドレイン領域上のシリサ
イドであるＴｉＳｉ2層の厚さがエッチングにより薄く
なってしまう。
た従来の半導体装置の製造方法においては、サイドウォ
ール上に形成されたＴｉＳｉｘ層を除去する際に、同時
に、ゲート電極上及びソース・ドレイン領域上のシリサ
イドであるＴｉＳｉ2層の厚さがエッチングにより薄く
なってしまう。
【００２４】そのため、ゲート電極上及びソース・ドレ
イン領域上のＴｉＳｉ2層の層抵抗を低く保ちながらソ
ース・ドレイン領域とゲート電極との短絡を防止するこ
とが困難となってしまうという問題点がある。
イン領域上のＴｉＳｉ2層の層抵抗を低く保ちながらソ
ース・ドレイン領域とゲート電極との短絡を防止するこ
とが困難となってしまうという問題点がある。
【００２５】ここで、第１の熱処理工程におけるＴｉＳ
ｉｘ層は、低温になるほど形成されにくい。そのため、
低温において半導体装置を製造することによりＴｉＳｉ
ｘ層の形成を避けることが考えられる。しかし、低温に
おいては、ゲート電極上及びソース・ドレイン領域上の
ＴｉＳｉ2層の反応が抑制され、高抵抗のままとなって
しまう。つまり、ソース・ドレイン領域とゲート電極と
の短絡と、ＴｉＳｉ2層の層抵抗とはトレードオフの関
係にある。
ｉｘ層は、低温になるほど形成されにくい。そのため、
低温において半導体装置を製造することによりＴｉＳｉ
ｘ層の形成を避けることが考えられる。しかし、低温に
おいては、ゲート電極上及びソース・ドレイン領域上の
ＴｉＳｉ2層の反応が抑制され、高抵抗のままとなって
しまう。つまり、ソース・ドレイン領域とゲート電極と
の短絡と、ＴｉＳｉ2層の層抵抗とはトレードオフの関
係にある。
【００２６】また、シリコン酸化膜とチタン膜とは５０
０℃以上の熱処理を加えると反応し、ＴｉＳｉｘが形成
される（J.Electrochem. Soc., Dec. 1984, Vol. 131,
No.12 pp.2934-2938参照）ため、シリコン酸化膜をサ
イドウォールとして適用する限り、ソース・ドレイン領
域とゲート電極とがＴｉＳｉｘ層により短絡してしまう
ことを防止することは困難である。
０℃以上の熱処理を加えると反応し、ＴｉＳｉｘが形成
される（J.Electrochem. Soc., Dec. 1984, Vol. 131,
No.12 pp.2934-2938参照）ため、シリコン酸化膜をサ
イドウォールとして適用する限り、ソース・ドレイン領
域とゲート電極とがＴｉＳｉｘ層により短絡してしまう
ことを防止することは困難である。
【００２７】そこで、サイドウォールに窒化膜を用いて
シリサイド反応を抑制する技術が挙げられるが、この場
合、窒化膜による残留応力によりゲート絶縁膜の特性が
劣化してしまうという問題点がある。
シリサイド反応を抑制する技術が挙げられるが、この場
合、窒化膜による残留応力によりゲート絶縁膜の特性が
劣化してしまうという問題点がある。
【００２８】本発明は、上述したような従来の技術が有
する技術に鑑みてなされたものであって、ゲート絶縁膜
の特性の劣化させずにゲート電極上及びソース・ドレイ
ン領域上に形成されたシリサイド層の層抵抗を低く保
ち、かつ、ソース・ドレイン領域とゲート電極との短絡
を防止することができる半導体装置の製造方法を提供す
ることを目的とする。
する技術に鑑みてなされたものであって、ゲート絶縁膜
の特性の劣化させずにゲート電極上及びソース・ドレイ
ン領域上に形成されたシリサイド層の層抵抗を低く保
ち、かつ、ソース・ドレイン領域とゲート電極との短絡
を防止することができる半導体装置の製造方法を提供す
ることを目的とする。
【００２９】
【課題を解決するための手段】上記目的を達成するため
に本発明は、半導体基板上にゲート電極及びソース・ド
レイン領域が形成される半導体装置の製造方法であっ
て、前記半導体基板上にゲート酸化膜及び前記ゲート電
極を形成し、前記ゲート電極の側面にサイドウォールを
形成し、前記ゲート電極及び前記サイドウォールをマス
クにして自己整合的に前記ソース・ドレイン領域を形成
し、前記半導体基板全面に高融点金属膜を形成し、前記
高融点金属膜とシリコンとを反応させてシリサイドを形
成し、前記高融点金属膜のうち前記シリコンと反応せず
に残存したものを除去し、前記サイドウォールと前記高
融点金属膜との反応によって形成された反応物を、前記
サイドウォールの上端部を前記ソース・ドレイン領域表
面に対して選択的に研磨することにより前記シリサイド
に対して選択的に除去することを特徴とする。
に本発明は、半導体基板上にゲート電極及びソース・ド
レイン領域が形成される半導体装置の製造方法であっ
て、前記半導体基板上にゲート酸化膜及び前記ゲート電
極を形成し、前記ゲート電極の側面にサイドウォールを
形成し、前記ゲート電極及び前記サイドウォールをマス
クにして自己整合的に前記ソース・ドレイン領域を形成
し、前記半導体基板全面に高融点金属膜を形成し、前記
高融点金属膜とシリコンとを反応させてシリサイドを形
成し、前記高融点金属膜のうち前記シリコンと反応せず
に残存したものを除去し、前記サイドウォールと前記高
融点金属膜との反応によって形成された反応物を、前記
サイドウォールの上端部を前記ソース・ドレイン領域表
面に対して選択的に研磨することにより前記シリサイド
に対して選択的に除去することを特徴とする。
【００３０】また、前記サイドウォールは、シリコン酸
化膜からなることを特徴とする。
化膜からなることを特徴とする。
【００３１】また、半導体基板上にゲート電極及びソー
ス・ドレイン領域が形成される半導体装置の製造方法で
あって、前記半導体基板上にゲート酸化膜及び前記ゲー
ト電極を形成し、前記ゲート電極の側面にサイドウォー
ルを形成し、前記ゲート電極及び前記サイドウォールを
マスクにして自己整合的に前記ソース・ドレイン領域を
形成し、前記半導体基板全面に高融点金属膜を形成し、
前記高融点金属膜とシリコンとを反応させてシリサイド
を形成し、前記サイドウォールと前記高融点金属膜との
反応によって形成された反応物を、前記サイドウォール
の上端部を前記ソース・ドレイン領域表面に対して選択
的に研磨することにより前記シリサイドに対して選択的
に除去し、前記高融点金属膜のうち前記シリコンと反応
せずに残存したものを除去することを特徴とする。
ス・ドレイン領域が形成される半導体装置の製造方法で
あって、前記半導体基板上にゲート酸化膜及び前記ゲー
ト電極を形成し、前記ゲート電極の側面にサイドウォー
ルを形成し、前記ゲート電極及び前記サイドウォールを
マスクにして自己整合的に前記ソース・ドレイン領域を
形成し、前記半導体基板全面に高融点金属膜を形成し、
前記高融点金属膜とシリコンとを反応させてシリサイド
を形成し、前記サイドウォールと前記高融点金属膜との
反応によって形成された反応物を、前記サイドウォール
の上端部を前記ソース・ドレイン領域表面に対して選択
的に研磨することにより前記シリサイドに対して選択的
に除去し、前記高融点金属膜のうち前記シリコンと反応
せずに残存したものを除去することを特徴とする。
【００３２】また、前記サイドウォールは、シリコン酸
化膜からなることを特徴とする。
化膜からなることを特徴とする。
【００３３】（作用）上記のように構成された本発明に
おいては、高融点金属膜とシリコンとを反応させてシリ
サイドを形成した後に、サイドウォールの上端部が研磨
され、シリサイドの形成と同時にサイドウォールの上端
部に形成される導電性のＴｉＳｉｘ層が除去される。
おいては、高融点金属膜とシリコンとを反応させてシリ
サイドを形成した後に、サイドウォールの上端部が研磨
され、シリサイドの形成と同時にサイドウォールの上端
部に形成される導電性のＴｉＳｉｘ層が除去される。
【００３４】このようにして、ゲート電極とソース・ド
レイン領域との短絡の要因となるＴｉＳｉｘ層が研磨に
より除去されるので、ＴｉＳｉｘ層の除去に伴い、シリ
サイド及びソース・ドレイン領域の層の厚さが薄くなる
ことはなく、それにより、層抵抗が低くなる。
レイン領域との短絡の要因となるＴｉＳｉｘ層が研磨に
より除去されるので、ＴｉＳｉｘ層の除去に伴い、シリ
サイド及びソース・ドレイン領域の層の厚さが薄くなる
ことはなく、それにより、層抵抗が低くなる。
【００３５】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００３６】（第１の実施の形態）図１は、本発明の半
導体装置の製造方法の第１の実施の形態を示す図であ
る。
導体装置の製造方法の第１の実施の形態を示す図であ
る。
【００３７】まず、単結晶シリコンの半導体基板１のＰ
型領域上に、素子分離領域２を厚さ５００ｎｍ程度形成
し、その後、膜厚８ｎｍ程度のゲート酸化膜３を形成す
る。
型領域上に、素子分離領域２を厚さ５００ｎｍ程度形成
し、その後、膜厚８ｎｍ程度のゲート酸化膜３を形成す
る。
【００３８】次に、ＣＶＤ法によりゲート酸化膜３上に
膜厚１５０ｎｍ程度のポリシリコン膜４を成膜し、Ｐｏ
Ｃｌ3雰囲気中において熱処理を加えて１０20ｃｍ-3程
度のＮ型不純物のリンを導入する。
膜厚１５０ｎｍ程度のポリシリコン膜４を成膜し、Ｐｏ
Ｃｌ3雰囲気中において熱処理を加えて１０20ｃｍ-3程
度のＮ型不純物のリンを導入する。
【００３９】次に、フォトリソグラフィー法及びドライ
エッチング法により、ポリシリコン膜４の不要部を除去
し、ゲート電極を形成する。
エッチング法により、ポリシリコン膜４の不要部を除去
し、ゲート電極を形成する。
【００４０】次に、ＬＤＤ構造を形成するため、５０Ｋ
ｅＶのエネルギーによりドーズ量３×１０13ｃｍ-2のリ
ンをイオン注入し、低濃度の浅い不純物拡散領域５を形
成する。
ｅＶのエネルギーによりドーズ量３×１０13ｃｍ-2のリ
ンをイオン注入し、低濃度の浅い不純物拡散領域５を形
成する。
【００４１】次に、ＣＶＤ法により素子領域が形成され
た基板全面に膜厚１５０ｎｍ程度のシリコン酸化膜を成
膜し、その後、反応性イオンエッチング法により異方的
にエッチングを行い、ポリシリコン膜４の側壁のみにシ
リコン酸化膜を残存させてサイドウォール６を形成す
る。
た基板全面に膜厚１５０ｎｍ程度のシリコン酸化膜を成
膜し、その後、反応性イオンエッチング法により異方的
にエッチングを行い、ポリシリコン膜４の側壁のみにシ
リコン酸化膜を残存させてサイドウォール６を形成す
る。
【００４２】次に、７０ＫｅＶのエネルギーによりドー
ズ量２×１０15ｃｍ-2のヒ素をイオン注入し、さらに、
窒素雰囲気中において８５０℃程度の温度による活性化
熱処理を加えることにより、自己整合的にソース・ドレ
イン領域７を形成して、低濃度の浅い不純物領域５によ
りＬＤＤ構造を形成する（図１（ａ））。
ズ量２×１０15ｃｍ-2のヒ素をイオン注入し、さらに、
窒素雰囲気中において８５０℃程度の温度による活性化
熱処理を加えることにより、自己整合的にソース・ドレ
イン領域７を形成して、低濃度の浅い不純物領域５によ
りＬＤＤ構造を形成する（図１（ａ））。
【００４３】次に、上記工程が施された半導体装置をフ
ッ化水素酸を含む水溶液中に浸漬させてポリシリコン膜
４及びソース・ドレイン領域７の表面に形成された自然
酸化膜を除去し、続いて、スパッタ法により、自然酸化
膜が除去されたポリシリコン膜４及びソース・ドレイン
領域７上に膜厚３５ｎｍ程度の高融点金属膜であるチタ
ン膜８を形成する。
ッ化水素酸を含む水溶液中に浸漬させてポリシリコン膜
４及びソース・ドレイン領域７の表面に形成された自然
酸化膜を除去し、続いて、スパッタ法により、自然酸化
膜が除去されたポリシリコン膜４及びソース・ドレイン
領域７上に膜厚３５ｎｍ程度の高融点金属膜であるチタ
ン膜８を形成する。
【００４４】その後、第１の熱処理として６５０℃程度
の温度による熱処理を３０秒間加え、チタン膜８とソー
ス・ドレイン領域７及びポリシリコン膜４のシリコンと
を反応させて、ソース・ドレイン領域７及びポリシリコ
ン膜４上に、シリサイドであるＣ４９構造のＴｉＳｉ2
層９を形成する。
の温度による熱処理を３０秒間加え、チタン膜８とソー
ス・ドレイン領域７及びポリシリコン膜４のシリコンと
を反応させて、ソース・ドレイン領域７及びポリシリコ
ン膜４上に、シリサイドであるＣ４９構造のＴｉＳｉ2
層９を形成する。
【００４５】同時に、シリコン酸化膜からなるサイドウ
ォール６とチタン膜８とが反応し、サイドウォール６の
表面にＴｉＳｉｘ層１０が形成され、最表面には、未反
応チタン膜８、または窒素雰囲気にて熱処理を加えた場
合には窒化チタン層が形成される。（図１（ｂ））。
ォール６とチタン膜８とが反応し、サイドウォール６の
表面にＴｉＳｉｘ層１０が形成され、最表面には、未反
応チタン膜８、または窒素雰囲気にて熱処理を加えた場
合には窒化チタン層が形成される。（図１（ｂ））。
【００４６】次に、上記工程が施された半導体装置を、
硫酸・過酸化水素水が４：１の比率に混合された１３０
℃程度の温度の水溶液中に１０分浸漬させて、未反応チ
タン膜８及び窒化チタン層を除去する。ここで、ＴｉＳ
ｉ2層９及びＴｉＳｉｘ層１０においては、硫酸・過酸
化水素水混合液によりエッチングされないため、形成時
の膜厚がほぼ維持される（図１（ｃ））。
硫酸・過酸化水素水が４：１の比率に混合された１３０
℃程度の温度の水溶液中に１０分浸漬させて、未反応チ
タン膜８及び窒化チタン層を除去する。ここで、ＴｉＳ
ｉ2層９及びＴｉＳｉｘ層１０においては、硫酸・過酸
化水素水混合液によりエッチングされないため、形成時
の膜厚がほぼ維持される（図１（ｃ））。
【００４７】次に、上記工程が施された半導体装置表面
を研磨し、その後、第２の熱処理として９００℃程度の
温度による熱処理を１０秒間加えて、ＴｉＳｉ2層９を
高抵抗のＣ４９構造から低抵抗のＣ５４構造へ相転移さ
せる。
を研磨し、その後、第２の熱処理として９００℃程度の
温度による熱処理を１０秒間加えて、ＴｉＳｉ2層９を
高抵抗のＣ４９構造から低抵抗のＣ５４構造へ相転移さ
せる。
【００４８】その後、通常のＭＯＳＦＥＴの製造方法と
同様に層間膜を形成し、コンタクト孔を開孔し、配線を
形成することによって、シリサイドを有するＮチャネル
ＭＯＳＦＥＴを得る（図１（ｄ））。
同様に層間膜を形成し、コンタクト孔を開孔し、配線を
形成することによって、シリサイドを有するＮチャネル
ＭＯＳＦＥＴを得る（図１（ｄ））。
【００４９】以下に、上述した半導体装置の研磨工程に
ついて説明する。
ついて説明する。
【００５０】図２は、図１（ｄ）の工程において用いた
研磨装置の構成を示す図である。
研磨装置の構成を示す図である。
【００５１】本形態における研磨装置は図２に示すよう
に、回転可能なテーブル１１と、テーブル１１上に貼付
され、研磨パッドとなる高硬度な発泡ポリウレタン１３
及び低硬度な不織布１４と、半導体装置が装着される回
転可能なキャリア１２とから構成されており、研磨パッ
ド上に研磨のための研磨材１５が供給される。
に、回転可能なテーブル１１と、テーブル１１上に貼付
され、研磨パッドとなる高硬度な発泡ポリウレタン１３
及び低硬度な不織布１４と、半導体装置が装着される回
転可能なキャリア１２とから構成されており、研磨パッ
ド上に研磨のための研磨材１５が供給される。
【００５２】以下に、上記のように構成された研磨装置
を用いた研磨方法について説明する。
を用いた研磨方法について説明する。
【００５３】まず、研磨面を研磨パッド側に向けた状態
で半導体装置をキャリア１２に装着し、その後、キャリ
ア１２をテーブル側に移動させ、荷重を印加する。
で半導体装置をキャリア１２に装着し、その後、キャリ
ア１２をテーブル側に移動させ、荷重を印加する。
【００５４】次に、研磨材１５を研磨パッドに供給し、
同時にテーブル１１及びキャリア１２に回転運動を与え
て半導体装置の研磨を行う。
同時にテーブル１１及びキャリア１２に回転運動を与え
て半導体装置の研磨を行う。
【００５５】従来より、上述したような研磨装置におい
ては、層間膜の平坦化に用いられるものであるが、研磨
される媒体に突起が存在する場合、突起に応力が集中す
るという性質がある。
ては、層間膜の平坦化に用いられるものであるが、研磨
される媒体に突起が存在する場合、突起に応力が集中す
るという性質がある。
【００５６】図３は、図２に示した研磨装置において、
研磨される媒体に突起が存在する場合の研磨パッドと突
起部との相互作用について説明するための図である。
研磨される媒体に突起が存在する場合の研磨パッドと突
起部との相互作用について説明するための図である。
【００５７】突起部１６を有する半導体装置を研磨パッ
ドに押しつけた場合、最表面の発泡ポリウレタン１３は
高硬度ではあるが全く変形しないわけではなく、突起部
１６に接触している領域において圧縮変形が生じて湾曲
した状態となる。ただし、突起部１６の形状に倣うよう
な局所的な変形はしない。
ドに押しつけた場合、最表面の発泡ポリウレタン１３は
高硬度ではあるが全く変形しないわけではなく、突起部
１６に接触している領域において圧縮変形が生じて湾曲
した状態となる。ただし、突起部１６の形状に倣うよう
な局所的な変形はしない。
【００５８】そのため、応力が突起部１６の端部に集中
する。このような現象は例えばＶＭＩＣ’９５予稿集ｐ
ｐ４６４〜４７０のA NOVEL OPTIMIZATION METHOD OF C
HEMICAL MECHANICAL POLISHINGのFig.６に示されてい
る。
する。このような現象は例えばＶＭＩＣ’９５予稿集ｐ
ｐ４６４〜４７０のA NOVEL OPTIMIZATION METHOD OF C
HEMICAL MECHANICAL POLISHINGのFig.６に示されてい
る。
【００５９】上述した性質を利用して、サイドウォール
６（図１参照）の上端部のＴｉＳｉｘ層１０（図１参
照）を選択的に除去する。
６（図１参照）の上端部のＴｉＳｉｘ層１０（図１参
照）を選択的に除去する。
【００６０】図４は、図２に示した研磨装置に半導体装
置を圧接した状態を示す図である。
置を圧接した状態を示す図である。
【００６１】図４に示すように、研磨装置に半導体装置
を圧接した場合は、素子分離領域２の一部とサイドウォ
ール６の上端部に応力が集中し、研磨される。
を圧接した場合は、素子分離領域２の一部とサイドウォ
ール６の上端部に応力が集中し、研磨される。
【００６２】研磨条件については、例えば、荷重を２５
０ｇ／ｃｍ2、キャリア１２（図２参照）の回転数を２
０ｒｐｍ，テーブル１１（図２参照）の回転数を２０ｒ
ｐｍ程度とする。また、研磨材１５（図２参照）として
は、例えば水溶液中にシリカパーティクルを５〜１５ｗ
ｔ％含有させたものを用いる。なお、水溶液のｐＨは７
から１１．５程度とする。ｐＨの調整においては、ＮＨ
4ＯＨを用いることが望ましい。
０ｇ／ｃｍ2、キャリア１２（図２参照）の回転数を２
０ｒｐｍ，テーブル１１（図２参照）の回転数を２０ｒ
ｐｍ程度とする。また、研磨材１５（図２参照）として
は、例えば水溶液中にシリカパーティクルを５〜１５ｗ
ｔ％含有させたものを用いる。なお、水溶液のｐＨは７
から１１．５程度とする。ｐＨの調整においては、ＮＨ
4ＯＨを用いることが望ましい。
【００６３】研磨装置による半導体装置の研磨量はサイ
ドウォール６上で１０ｎｍ程度でよく、研磨時間は１０
〜３０秒程度である。
ドウォール６上で１０ｎｍ程度でよく、研磨時間は１０
〜３０秒程度である。
【００６４】上記のような研磨工程においては、サイド
ウォール６上端部の研磨レートがゲート電極の中央部よ
り２〜３倍速いため、ゲート電極上のＴｉＳｉ2層９の
膜べり量は従来と比べて１／２〜１／３倍となり、ま
た、拡散層はほとんど研磨されない。
ウォール６上端部の研磨レートがゲート電極の中央部よ
り２〜３倍速いため、ゲート電極上のＴｉＳｉ2層９の
膜べり量は従来と比べて１／２〜１／３倍となり、ま
た、拡散層はほとんど研磨されない。
【００６５】その後、硬度の低い不織布（不図示）に純
水等を供給しながら半導体装置を押し付け、上記同様の
回転運動を与えることにより研磨材を除去する。
水等を供給しながら半導体装置を押し付け、上記同様の
回転運動を与えることにより研磨材を除去する。
【００６６】図５は、半導体装置のゲート電極とソース
・ドレイン領域との間に４Ｖの電圧を印加した場合のリ
ーク電流を示す図であり、（ａ）は本発明の第１の実施
の形態において製造された半導体装置におけるリーク電
流を示す図、（ｂ）は従来の方法において製造された半
導体装置におけるリーク電流を示す図である。
・ドレイン領域との間に４Ｖの電圧を印加した場合のリ
ーク電流を示す図であり、（ａ）は本発明の第１の実施
の形態において製造された半導体装置におけるリーク電
流を示す図、（ｂ）は従来の方法において製造された半
導体装置におけるリーク電流を示す図である。
【００６７】図５に示すように、従来の方法において製
造された半導体装置では、リーク電流が１０-8［Ａ］以
上の領域にも分布しており、ゲート電極とソース・ドレ
イン領域との間に短絡が生じている。
造された半導体装置では、リーク電流が１０-8［Ａ］以
上の領域にも分布しており、ゲート電極とソース・ドレ
イン領域との間に短絡が生じている。
【００６８】それに対し、本発明の第１の実施の形態に
おいて製造された半導体装置では、リーク電流は１０
-10［Ａ］付近に集中しており、ゲート電極とソース・
ドレイン領域との間に短絡は生じていない。
おいて製造された半導体装置では、リーク電流は１０
-10［Ａ］付近に集中しており、ゲート電極とソース・
ドレイン領域との間に短絡は生じていない。
【００６９】図６は、半導体装置のゲート電極の層抵抗
値を示す図であり、（ａ）は本発明の第１の実施の形態
において製造された半導体装置における層抵抗値を示す
図、（ｂ）は従来の方法において製造された半導体装置
における層抵抗値を示す図である。
値を示す図であり、（ａ）は本発明の第１の実施の形態
において製造された半導体装置における層抵抗値を示す
図、（ｂ）は従来の方法において製造された半導体装置
における層抵抗値を示す図である。
【００７０】図６に示すように、本発明の第１の実施の
形態において製造された半導体装置は、従来の方法にお
いて製造された半導体装置と比べてゲート電極の層抵抗
値が低い値に安定している。
形態において製造された半導体装置は、従来の方法にお
いて製造された半導体装置と比べてゲート電極の層抵抗
値が低い値に安定している。
【００７１】また、ソース・ドレイン領域の層抵抗値に
おいても同様の効果が得られる。
おいても同様の効果が得られる。
【００７２】以上説明したように本形態によれば、ゲー
ト電極とソース・ドレイン領域との間の短絡を抑制し、
かつ、ＴｉＳｉ2層抵抗を低く保持することができる。
ト電極とソース・ドレイン領域との間の短絡を抑制し、
かつ、ＴｉＳｉ2層抵抗を低く保持することができる。
【００７３】なお、本発明は、ＮｉＳｉ2，ＣＯＳｉ2等
の高融点金属シリサイドの形成にも適用可能である。
の高融点金属シリサイドの形成にも適用可能である。
【００７４】（第２の実施の形態）図７は、本発明の半
導体装置の製造方法の第２の実施の形態を示す図であ
る。
導体装置の製造方法の第２の実施の形態を示す図であ
る。
【００７５】本形態は、第１の実施の形態と比べて、チ
タン膜１０８を形成し、第１の低温熱処理を加える工程
までは同様である（図７（ａ），（ｂ））。
タン膜１０８を形成し、第１の低温熱処理を加える工程
までは同様である（図７（ａ），（ｂ））。
【００７６】次に、第１の実施の形態における研磨工程
と同様に半導体装置の表面の研磨を行う（図７
（ｃ））。
と同様に半導体装置の表面の研磨を行う（図７
（ｃ））。
【００７７】次に、上記工程が施された半導体装置を硫
酸・過酸化水素水が４：１の比率に混合された１３０℃
程度の温度の水溶液中に１０分浸漬させる（図７
（ｄ））。
酸・過酸化水素水が４：１の比率に混合された１３０℃
程度の温度の水溶液中に１０分浸漬させる（図７
（ｄ））。
【００７８】その後、９００℃程度の温度の熱処理を加
える。
える。
【００７９】以降の工程においては、第１の実施の形態
における工程と同様である。
における工程と同様である。
【００８０】以上説明したように本形態によれば、半導
体装置に対して研磨を行った後に未反応チタン膜等を除
去するので、シリカパーティクル等の異物が残存する確
立がさらに低くなり信頼性が向上する。
体装置に対して研磨を行った後に未反応チタン膜等を除
去するので、シリカパーティクル等の異物が残存する確
立がさらに低くなり信頼性が向上する。
【００８１】
【発明の効果】以上説明したように本発明は、高融点金
属膜とシリコンとを反応させてシリサイドを形成した後
に、サイドウォールの上端部が研磨され、シリサイドの
形成と同時にサイドウォールの上端部に形成される導電
性のＴｉＳｉｘ層が除去されるため、ＴｉＳｉｘ層の除
去のためにエッチングが行われることはなく、ゲート電
極上及びソース・ドレイン領域上に形成されたシリサイ
ド層の厚さが薄くなることはない。
属膜とシリコンとを反応させてシリサイドを形成した後
に、サイドウォールの上端部が研磨され、シリサイドの
形成と同時にサイドウォールの上端部に形成される導電
性のＴｉＳｉｘ層が除去されるため、ＴｉＳｉｘ層の除
去のためにエッチングが行われることはなく、ゲート電
極上及びソース・ドレイン領域上に形成されたシリサイ
ド層の厚さが薄くなることはない。
【００８２】それにより、ゲート絶縁膜の特性の劣化さ
せずにゲート電極上及びソース・ドレイン領域上に形成
されたシリサイド層の層抵抗を低く保ち、かつ、ソース
・ドレイン領域とゲート電極との短絡を防止することが
できる。
せずにゲート電極上及びソース・ドレイン領域上に形成
されたシリサイド層の層抵抗を低く保ち、かつ、ソース
・ドレイン領域とゲート電極との短絡を防止することが
できる。
【図１】本発明の半導体装置の製造方法の第１の実施の
形態を示す図である。
形態を示す図である。
【図２】図１（ｄ）の工程において用いた研磨装置の構
成を示す図である。
成を示す図である。
【図３】図２に示した研磨装置において、研磨される媒
体に突起が存在する場合の研磨パッドと突起部との相互
作用について説明するための図である。
体に突起が存在する場合の研磨パッドと突起部との相互
作用について説明するための図である。
【図４】図２に示した研磨装置に半導体装置を圧接した
状態を示す図である。
状態を示す図である。
【図５】半導体装置のゲート電極とソース・ドレイン領
域との間に４Ｖの電圧を印加した場合のリーク電流を示
す図であり、（ａ）は本発明の第１の実施の形態におい
て製造された半導体装置におけるリーク電流を示す図、
（ｂ）は従来の方法において製造された半導体装置にお
けるリーク電流を示す図である。
域との間に４Ｖの電圧を印加した場合のリーク電流を示
す図であり、（ａ）は本発明の第１の実施の形態におい
て製造された半導体装置におけるリーク電流を示す図、
（ｂ）は従来の方法において製造された半導体装置にお
けるリーク電流を示す図である。
【図６】半導体装置のゲート電極の層抵抗値を示す図で
あり、（ａ）は本発明の第１の実施の形態において製造
された半導体装置における層抵抗値を示す図、（ｂ）は
従来の方法において製造された半導体装置における層抵
抗値を示す図である。
あり、（ａ）は本発明の第１の実施の形態において製造
された半導体装置における層抵抗値を示す図、（ｂ）は
従来の方法において製造された半導体装置における層抵
抗値を示す図である。
【図７】本発明の半導体装置の製造方法の第２の実施の
形態を示す図である。
形態を示す図である。
【図８】従来のサリサイドプロセスによる０．３５μｍ
ルールのＮチャネル側のＭＯＳＦＥＴの製造工程の一例
を示す図である。
ルールのＮチャネル側のＭＯＳＦＥＴの製造工程の一例
を示す図である。
【図９】従来のサリサイドプロセスによる０．３５μｍ
ルールのＮチャネル側のＭＯＳＦＥＴの製造工程の一例
を示す図であり、（ａ）は図８（ｄ）を拡大した図、
（ｂ）は図８（ｅ）を拡大した図である。
ルールのＮチャネル側のＭＯＳＦＥＴの製造工程の一例
を示す図であり、（ａ）は図８（ｄ）を拡大した図、
（ｂ）は図８（ｅ）を拡大した図である。
１，１０１ 半導体基板 ２，１０２ 素子分離領域 ３，１０３ ゲート酸化膜 ４，１０４ ポリシリコン膜 ５，１０５ 低濃度の浅い不純物領域 ６，１０６ サイドウォール ７，１０７ ソース・ドレイン領域 ８，１０８ チタン膜 ９，１０９ ＴｉＳｉ2層 １０，１１０ ＴｉＳｉｘ層 １１ テーブル １２ キャリア １３ 発泡ポリウレタン １４ 不織布 １５ 研磨材 １６ 突起部
Claims (4)
- 【請求項１】 半導体基板上にゲート電極及びソース・
ドレイン領域が形成される半導体装置の製造方法であっ
て、 前記半導体基板上にゲート酸化膜及び前記ゲート電極を
形成し、 前記ゲート電極の側面にサイドウォールを形成し、 前記ゲート電極及び前記サイドウォールをマスクにして
自己整合的に前記ソース・ドレイン領域を形成し、 前記半導体基板全面に高融点金属膜を形成し、 前記高融点金属膜とシリコンとを反応させてシリサイド
を形成し、 前記高融点金属膜のうち前記シリコンと反応せずに残存
したものを除去し、前記サイドウォールと前記高融点金属膜との反応によっ
て形成された反応物を、前記サイドウォールの上端部を
前記ソース・ドレイン領域表面に対して選択的に研磨す
ることにより前記シリサイドに対して選択的に除去する
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 前記サイドウォールは、シリコン酸化膜からなることを
特徴とする半導体装置の製造方法。 - 【請求項３】 半導体基板上にゲート電極及びソース・
ドレイン領域が形成される半導体装置の製造方法であっ
て、 前記半導体基板上にゲート酸化膜及び前記ゲート電極を
形成し、 前記ゲート電極の側面にサイドウォールを形成し、 前記ゲート電極及び前記サイドウォールをマスクにして
自己整合的に前記ソース・ドレイン領域を形成し、 前記半導体基板全面に高融点金属膜を形成し、 前記高融点金属膜とシリコンとを反応させてシリサイド
を形成し、前記サイドウォールと前記高融点金属膜との反応によっ
て形成された反応物を、前記サイドウォールの上端部を
前記ソース・ドレイン領域表面に対して選択的に研磨す
ることにより前記シリサイドに対して選択的に除去し、 前記高融点金属膜のうち前記シリコンと反応せずに残存
したものを除去することを特徴とする半導体装置の製造
方法。 - 【請求項４】 請求項３に記載の半導体装置の製造方法
において、 前記サイドウォールは、シリコン酸化膜からなることを
特徴とする半導体装置の製造方法。
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| JP7301650A JP2785772B2 (ja) | 1995-11-20 | 1995-11-20 | 半導体装置の製造方法 |
| US08/739,889 US5693550A (en) | 1995-11-20 | 1996-10-31 | Method of fabricating self-aligned silicide device using CMP |
| KR1019960055236A KR100233221B1 (ko) | 1995-11-20 | 1996-11-19 | 반도체 장치 제조 방법 |
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| JP7301650A JP2785772B2 (ja) | 1995-11-20 | 1995-11-20 | 半導体装置の製造方法 |
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1996
- 1996-10-31 US US08/739,889 patent/US5693550A/en not_active Expired - Fee Related
- 1996-11-19 KR KR1019960055236A patent/KR100233221B1/ko not_active IP Right Cessation
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