JP2001135821A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 ＳＩＭＯＸ法を用いて、ゲート電極直下のＳ
ＯＩ層は薄く、ソース・ドレイン部のＳＯＩ層は厚く形
成するとともに、自己整合的に駆動能力の高い完全空乏
型ＳＯＩ−ＭＯＳＦＥＴの作製を図る。 【解決手段】 半導体基板１１上にダミーゲート１７を
形成する工程と、半導体基板１１に酸素をイオン注入す
る工程と、半導体基板１１に熱処理を施して酸素をイオ
ン注入した領域に埋め込み酸化膜１８を形成する工程
と、ダミーゲート１７を除去する工程と、ダミーゲート
１７を除去した領域にゲート絶縁膜４１を介してゲート
電極４４を形成する工程とを備えた半導体装置の製造方
法である。
ＯＩ層は薄く、ソース・ドレイン部のＳＯＩ層は厚く形
成するとともに、自己整合的に駆動能力の高い完全空乏
型ＳＯＩ−ＭＯＳＦＥＴの作製を図る。 【解決手段】 半導体基板１１上にダミーゲート１７を
形成する工程と、半導体基板１１に酸素をイオン注入す
る工程と、半導体基板１１に熱処理を施して酸素をイオ
ン注入した領域に埋め込み酸化膜１８を形成する工程
と、ダミーゲート１７を除去する工程と、ダミーゲート
１７を除去した領域にゲート絶縁膜４１を介してゲート
電極４４を形成する工程とを備えた半導体装置の製造方
法である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、詳しくはＳＯＩ（ＳＯＩ：Siliconon insu
latorの略）構造を有する半導体装置の製造方法に関す
る。
方法に関し、詳しくはＳＯＩ（ＳＯＩ：Siliconon insu
latorの略）構造を有する半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】ＭＯＳトランジスタＬＳＩの高集積化、
高性能化にともない、ＳＯＩ構造が注目されている。こ
の構造では絶縁膜（例えば酸化シリコン膜）によって完
全な素子間分離を行うため、ソフトエラーやラッチアッ
プが抑制され、集積度の高いＬＳＩにおいても高い信頼
性が得られる。また、拡散層の接合容量が低減されるた
め、スイッチングにともなう充放電が少なくなり、高
速、低消費電力化に対しても有利になる。
高性能化にともない、ＳＯＩ構造が注目されている。こ
の構造では絶縁膜（例えば酸化シリコン膜）によって完
全な素子間分離を行うため、ソフトエラーやラッチアッ
プが抑制され、集積度の高いＬＳＩにおいても高い信頼
性が得られる。また、拡散層の接合容量が低減されるた
め、スイッチングにともなう充放電が少なくなり、高
速、低消費電力化に対しても有利になる。
【０００３】一方、このＳＯＩ型ＭＯＳＦＥＴ（ＦＥ
Ｔ：Field Effect Transistor の略）には大別して二つ
の動作モードがある。一つはゲート電極直下のボディ領
域に誘起された空乏層がボディ領域の底面、すなわち埋
め込み酸化膜との界面にまで到達する完全空乏型（Full
Depletion）ＳＯＩ、もう一つは空乏層がボディ領域の
底面まで到達せず、中性領域が残る部分空乏型（Partia
l Depletion ）ＳＯＩがある。
Ｔ：Field Effect Transistor の略）には大別して二つ
の動作モードがある。一つはゲート電極直下のボディ領
域に誘起された空乏層がボディ領域の底面、すなわち埋
め込み酸化膜との界面にまで到達する完全空乏型（Full
Depletion）ＳＯＩ、もう一つは空乏層がボディ領域の
底面まで到達せず、中性領域が残る部分空乏型（Partia
l Depletion ）ＳＯＩがある。
【０００４】前者の完全空乏型ＳＯＩ−ＭＯＳＦＥＴを
作製する場合、中性領域が残らないように、非常に薄い
ＳＯＩ層を均一に形成しなければならなず、製造プロセ
ス上の難易度は増す。しかし動作特性上、サブスレッシ
ュホールド特性（Ｓ値）が改善されるという大きな利点
がある。
作製する場合、中性領域が残らないように、非常に薄い
ＳＯＩ層を均一に形成しなければならなず、製造プロセ
ス上の難易度は増す。しかし動作特性上、サブスレッシ
ュホールド特性（Ｓ値）が改善されるという大きな利点
がある。
【０００５】完全空乏型ＳＯＩ−ＭＯＳＦＥＴでは、ゲ
ート直下の空乏層の厚さが埋め込み酸化膜によって制限
されるため、空乏電荷量が部分空乏型ＳＯＩ−ＭＯＳＦ
ＥＴよりも大幅に減少し、代わってドレイン電流に寄与
する可動電荷が増える。その結果、急峻なＳ特性が得ら
れるが、０．１３μｍ世代以降で完全空乏型ＳＯＩ−Ｍ
ＯＳＦＥＴを形成するためには、ＳＯＩ膜厚を２０ｎｍ
程度以下に抑える必要がある。
ート直下の空乏層の厚さが埋め込み酸化膜によって制限
されるため、空乏電荷量が部分空乏型ＳＯＩ−ＭＯＳＦ
ＥＴよりも大幅に減少し、代わってドレイン電流に寄与
する可動電荷が増える。その結果、急峻なＳ特性が得ら
れるが、０．１３μｍ世代以降で完全空乏型ＳＯＩ−Ｍ
ＯＳＦＥＴを形成するためには、ＳＯＩ膜厚を２０ｎｍ
程度以下に抑える必要がある。
【０００６】すなわち、急峻なＳ特性が得られると、オ
フリーク電流を抑制しながらしきい値電圧を下げること
ができる。その結果、低い動作電圧でもでもドレイン電
流が確保され、例えば１Ｖ以下で動作する（しきい値電
圧も０．３Ｖ以下）ような、極めて消費電力の少ないデ
バイスの作製が可能となる。
フリーク電流を抑制しながらしきい値電圧を下げること
ができる。その結果、低い動作電圧でもでもドレイン電
流が確保され、例えば１Ｖ以下で動作する（しきい値電
圧も０．３Ｖ以下）ような、極めて消費電力の少ないデ
バイスの作製が可能となる。
【０００７】したがって、今後、高集積化、高性能化
で、かつ超低消費電力デバイスのＬＳＩを製造する場合
には、完全空乏型ＳＯＩ−ＭＯＳＦＥＴを安定して作製
するために、非常に薄い（例えば２０ｎｍ以下の厚さ）
ＳＯＩ層を良好な膜質で制御性良く形成できるプロセス
の確立が重要になってくる。
で、かつ超低消費電力デバイスのＬＳＩを製造する場合
には、完全空乏型ＳＯＩ−ＭＯＳＦＥＴを安定して作製
するために、非常に薄い（例えば２０ｎｍ以下の厚さ）
ＳＯＩ層を良好な膜質で制御性良く形成できるプロセス
の確立が重要になってくる。
【０００８】上記ＳＯＩ層の形成方法は、ＳＩＭＯＸ
（Separation by IMplanted OXygen）法と張り合わせ法
とに大別できる。張り合わせ法は、ＳＯＩ層の結晶性は
良いが、張り合わせた後、研削、研磨等を組み合わせて
ＳＯＩ層を所望の膜厚に制御しなければならなず、膜厚
均一性が良くない。一方、ＳＩＭＯＸ法は、シリコン基
板全面に対して深く高濃度の酸素をイオン注入し、熱処
理によって埋め込み酸化膜を形成する方法であり、ＳＯ
Ｉ層の膜厚均一性に優れ、現在最も実績のあるＳＯＩ基
板の形成方法となっている。
（Separation by IMplanted OXygen）法と張り合わせ法
とに大別できる。張り合わせ法は、ＳＯＩ層の結晶性は
良いが、張り合わせた後、研削、研磨等を組み合わせて
ＳＯＩ層を所望の膜厚に制御しなければならなず、膜厚
均一性が良くない。一方、ＳＩＭＯＸ法は、シリコン基
板全面に対して深く高濃度の酸素をイオン注入し、熱処
理によって埋め込み酸化膜を形成する方法であり、ＳＯ
Ｉ層の膜厚均一性に優れ、現在最も実績のあるＳＯＩ基
板の形成方法となっている。
【０００９】
【発明が解決しようとする課題】しかしながら、ＳＩＭ
ＯＸ法によって作製されたＳＯＩ基板を用いたＳＯＩ型
半導体装置の製造プロセスにおいて、薄いＳＯＩ層を形
成して完全空乏型ＳＯＩ−ＭＯＳＦＥＴを作製する際
に、以下のような課題が生じる。
ＯＸ法によって作製されたＳＯＩ基板を用いたＳＯＩ型
半導体装置の製造プロセスにおいて、薄いＳＯＩ層を形
成して完全空乏型ＳＯＩ−ＭＯＳＦＥＴを作製する際
に、以下のような課題が生じる。
【００１０】上述したように、完全空乏型ＳＯＩ−ＭＯ
ＳＦＥＴを作製するためには、例えば２０ｎｍ程度の非
常に薄いＳＯＩ層を形成する必要がある。しかしなが
ら、基板全面に酸素のイオン注入を施す通常のＳＩＭＯ
Ｘ法では、ゲート下のボディ部のみならず、ソース・ド
レイン部やエクステンション部までが薄膜化して、シー
ト抵抗が上昇するため、トランジスタ動作時の寄生抵抗
が大きくなり、駆動能力が下がる。
ＳＦＥＴを作製するためには、例えば２０ｎｍ程度の非
常に薄いＳＯＩ層を形成する必要がある。しかしなが
ら、基板全面に酸素のイオン注入を施す通常のＳＩＭＯ
Ｘ法では、ゲート下のボディ部のみならず、ソース・ド
レイン部やエクステンション部までが薄膜化して、シー
ト抵抗が上昇するため、トランジスタ動作時の寄生抵抗
が大きくなり、駆動能力が下がる。
【００１１】これに対して、少なくともソース・ドレイ
ン部についてはシリサイド化することで低抵抗化が図れ
るが、それでもＳＯＩ層の膜厚が２０ｎｍを下回ると、
それよりも薄く均一で抵抗の低いシリサイド層を形成す
ることが困難になる。もしくは、図３の（１）に示すよ
うに、ソース・ドレイン部１２１、１２２の全てをシリ
サイド化してしまうと、シリサイド／エクステンション
界面１２３、１２４のコンタクト抵抗が高くなるため、
トランジスタ１２０の駆動能力が低下するという問題が
あった。
ン部についてはシリサイド化することで低抵抗化が図れ
るが、それでもＳＯＩ層の膜厚が２０ｎｍを下回ると、
それよりも薄く均一で抵抗の低いシリサイド層を形成す
ることが困難になる。もしくは、図３の（１）に示すよ
うに、ソース・ドレイン部１２１、１２２の全てをシリ
サイド化してしまうと、シリサイド／エクステンション
界面１２３、１２４のコンタクト抵抗が高くなるため、
トランジスタ１２０の駆動能力が低下するという問題が
あった。
【００１２】この対策として、選択的にソース・ドレイ
ン部にシリコン層を形成して厚くする選択エピタキシャ
ル技術も提案されているが、まだ十分に安定したプロセ
スは確立されていない。
ン部にシリコン層を形成して厚くする選択エピタキシャ
ル技術も提案されているが、まだ十分に安定したプロセ
スは確立されていない。
【００１３】逆に、図３の（２）に示すように、ＳＯＩ
層１１１の全体を厚めに作製し、後にゲート１３１近傍
のＳＯＩ層１１１（１１１Ｇ）のみを選択酸化とエッチ
ングによって薄く形成する Recessed Channel プロセス
も提案されている。しかしながら、選択酸化時のストレ
スによってソース・ドレイン１２１、１２２間リークが
増加する問題、および Recessed Channel 部とゲート電
極１３２のリソグラフィー工程における合わせずれの問
題があった。
層１１１の全体を厚めに作製し、後にゲート１３１近傍
のＳＯＩ層１１１（１１１Ｇ）のみを選択酸化とエッチ
ングによって薄く形成する Recessed Channel プロセス
も提案されている。しかしながら、選択酸化時のストレ
スによってソース・ドレイン１２１、１２２間リークが
増加する問題、および Recessed Channel 部とゲート電
極１３２のリソグラフィー工程における合わせずれの問
題があった。
【００１４】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置の製造方法である。す
なわち、半導体基板上にダミーゲートを形成する工程
と、前記半導体基板に酸素をイオン注入する工程と、前
記半導体基板に熱処理を施して前記酸素をイオン注入し
た領域に埋め込み酸化膜を形成する工程と、前記ダミー
ゲートを除去する工程と、前記ダミーゲートを除去した
領域にゲート絶縁膜を介してゲート電極を形成する工程
とを備えている半導体装置の製造方法である。
決するためになされた半導体装置の製造方法である。す
なわち、半導体基板上にダミーゲートを形成する工程
と、前記半導体基板に酸素をイオン注入する工程と、前
記半導体基板に熱処理を施して前記酸素をイオン注入し
た領域に埋め込み酸化膜を形成する工程と、前記ダミー
ゲートを除去する工程と、前記ダミーゲートを除去した
領域にゲート絶縁膜を介してゲート電極を形成する工程
とを備えている半導体装置の製造方法である。
【００１５】また、前記ダミーゲートをマスクに用いて
前記半導体基板にソース・ドレイン部となる拡散層を形
成する工程を備えていることが望ましい。さらに、前記
半導体基板に酸素をイオン注入した後で前記ダミーゲー
トを除去する前に、前記半導体基板上に前記ダミーゲー
トを覆う絶縁膜を形成する工程と、前記絶縁膜より前記
ダミーゲート上部を露出させる工程とを備えていること
が望ましい。
前記半導体基板にソース・ドレイン部となる拡散層を形
成する工程を備えていることが望ましい。さらに、前記
半導体基板に酸素をイオン注入した後で前記ダミーゲー
トを除去する前に、前記半導体基板上に前記ダミーゲー
トを覆う絶縁膜を形成する工程と、前記絶縁膜より前記
ダミーゲート上部を露出させる工程とを備えていること
が望ましい。
【００１６】上記半導体装置の製造方法では、半導体基
板上にダミーゲートを形成した後、半導体基板に酸素を
イオン注入してから、半導体基板に熱処理を施し、酸素
をイオン注入した領域に埋め込み酸化膜を形成すること
から、埋め込み酸化膜は、ダミーゲートが形成された領
域直下で浅く形成され、それ以外の領域で深く形成され
る。すなわち、ダミーゲートを除去してゲート電極が形
成される領域直下のＳＯＩ活性層がゲート電極が形成さ
れる以外のＳＯＩ活性層よりも薄く形成されることにな
る。
板上にダミーゲートを形成した後、半導体基板に酸素を
イオン注入してから、半導体基板に熱処理を施し、酸素
をイオン注入した領域に埋め込み酸化膜を形成すること
から、埋め込み酸化膜は、ダミーゲートが形成された領
域直下で浅く形成され、それ以外の領域で深く形成され
る。すなわち、ダミーゲートを除去してゲート電極が形
成される領域直下のＳＯＩ活性層がゲート電極が形成さ
れる以外のＳＯＩ活性層よりも薄く形成されることにな
る。
【００１７】また、ダミーゲートをマスクに用いて半導
体基板にソース・ドレイン部となる拡散層を形成する工
程を備えていることにより、厚く形成されたＳＯＩ活性
層にソース・ドレイン部が自己整合的に形成されること
になる。さらに、半導体基板に酸素をイオン注入した後
でダミーゲートを除去する前に、半導体基板上にダミー
ゲートを覆う絶縁膜を形成する工程と、絶縁膜よりダミ
ーゲート上部を露出させる工程とを備えていることによ
り、薄く形成されたＳＯＩ活性層に対して自己整合的に
ゲート電極が形成される。
体基板にソース・ドレイン部となる拡散層を形成する工
程を備えていることにより、厚く形成されたＳＯＩ活性
層にソース・ドレイン部が自己整合的に形成されること
になる。さらに、半導体基板に酸素をイオン注入した後
でダミーゲートを除去する前に、半導体基板上にダミー
ゲートを覆う絶縁膜を形成する工程と、絶縁膜よりダミ
ーゲート上部を露出させる工程とを備えていることによ
り、薄く形成されたＳＯＩ活性層に対して自己整合的に
ゲート電極が形成される。
【００１８】
【発明の実施の形態】本発明の半導体装置の製造方法に
係わる実施の形態の一例を、図１および図２の製造工程
断面図によって説明する。
係わる実施の形態の一例を、図１および図２の製造工程
断面図によって説明する。
【００１９】図１の（１）に示すように、例えば熱酸化
によって半導体基板（例えばシリコン基板）１１の表面
に酸化シリコン膜１２を例えば１０ｎｍの厚さに形成し
た後、化学的機械研磨の保護膜となる窒化シリコン（Ｓ
ｉ3 Ｎ4 ）膜（図示せず）を例えば１００ｎｍの厚さ
に、低圧ＣＶＤ法によって成膜する。上記窒化シリコン
膜の成膜条件の一例としては、プロセスガスに、ジクロ
ロシラン（ＳｉＨ2 Ｃｌ2 ）〔供給流量を例えば５０ｃ
ｍ3 ／ｍｉｎとする〕とアンモニア（ＮＨ3 ）〔供給流
量を例えば２００ｃｍ3 ／ｍｉｎとする〕と窒素
（Ｎ2 ）〔供給流量を例えば２００ｃｍ3 ／ｍｉｎとす
る〕とを用い、成膜雰囲気の圧力を７０Ｐａ、基板加熱
温度を７６０℃に設定した。
によって半導体基板（例えばシリコン基板）１１の表面
に酸化シリコン膜１２を例えば１０ｎｍの厚さに形成し
た後、化学的機械研磨の保護膜となる窒化シリコン（Ｓ
ｉ3 Ｎ4 ）膜（図示せず）を例えば１００ｎｍの厚さ
に、低圧ＣＶＤ法によって成膜する。上記窒化シリコン
膜の成膜条件の一例としては、プロセスガスに、ジクロ
ロシラン（ＳｉＨ2 Ｃｌ2 ）〔供給流量を例えば５０ｃ
ｍ3 ／ｍｉｎとする〕とアンモニア（ＮＨ3 ）〔供給流
量を例えば２００ｃｍ3 ／ｍｉｎとする〕と窒素
（Ｎ2 ）〔供給流量を例えば２００ｃｍ3 ／ｍｉｎとす
る〕とを用い、成膜雰囲気の圧力を７０Ｐａ、基板加熱
温度を７６０℃に設定した。
【００２０】その後、リソグラフィー技術とエッチング
技術とを用いて、素子分離領域が形成される領域上の上
記窒化シリコン膜を除去し、さらにエッチングによって
半導体基板１１に例えば１５０ｎｍの深さの溝１３を形
成する。上記窒化シリコン膜のエッチング条件の一例と
しては、プロセスガスにテトラフルオロメタン（Ｃ
Ｆ4 ）〔供給流量を例えば１００ｃｍ3 ／ｍｉｎとす
る〕とアルゴン（Ａｒ）〔供給流量を例えば９００ｃｍ
3 ／ｍｉｎとする〕とを用い、エッチング雰囲気の圧力
を１０５Ｐａ、基板温度を１０℃、エッチング装置のＲ
Ｆパワーを６００Ｗに設定した。また、半導体基板１１
のエッチング条件の一例としては、プロセスガスに、オ
クタフルオロシクロブタン（Ｃ4 Ｆ8 ）〔供給流量を例
えば５ｃｍ3 ／ｍｉｎとする〕と酸素（Ｏ2 ）〔供給流
量を例えば４ｃｍ3 ／ｍｉｎとする〕とアルゴン（Ａ
ｒ）〔供給流量を例えば１００ｃｍ3 ／ｍｉｎとする〕
とを用い、エッチング雰囲気の圧力を５．３Ｐａ、基板
温度を１０℃、エッチング装置のＲＦパワーを４００Ｗ
に設定した。
技術とを用いて、素子分離領域が形成される領域上の上
記窒化シリコン膜を除去し、さらにエッチングによって
半導体基板１１に例えば１５０ｎｍの深さの溝１３を形
成する。上記窒化シリコン膜のエッチング条件の一例と
しては、プロセスガスにテトラフルオロメタン（Ｃ
Ｆ4 ）〔供給流量を例えば１００ｃｍ3 ／ｍｉｎとす
る〕とアルゴン（Ａｒ）〔供給流量を例えば９００ｃｍ
3 ／ｍｉｎとする〕とを用い、エッチング雰囲気の圧力
を１０５Ｐａ、基板温度を１０℃、エッチング装置のＲ
Ｆパワーを６００Ｗに設定した。また、半導体基板１１
のエッチング条件の一例としては、プロセスガスに、オ
クタフルオロシクロブタン（Ｃ4 Ｆ8 ）〔供給流量を例
えば５ｃｍ3 ／ｍｉｎとする〕と酸素（Ｏ2 ）〔供給流
量を例えば４ｃｍ3 ／ｍｉｎとする〕とアルゴン（Ａ
ｒ）〔供給流量を例えば１００ｃｍ3 ／ｍｉｎとする〕
とを用い、エッチング雰囲気の圧力を５．３Ｐａ、基板
温度を１０℃、エッチング装置のＲＦパワーを４００Ｗ
に設定した。
【００２１】次いで、上記溝１３の内面を１０ｎｍ程度
の厚さに酸化した後、化学的気相成長法によって、酸化
シリコン（ＳｉＯ2 ）膜を例えば４００ｎｍの厚さに形
成し、上記溝１３を埋め込む。上記酸化シリコン膜の成
膜条件の一例としては、プロセスガスに、モノシラン
（ＳｉＨ4 ）〔供給流量を例えば２５０ｃｍ3 ／ｍｉｎ
とする〕と酸素（Ｏ2 ）〔供給流量を例えば２５０ｃｍ
3 ／ｍｉｎとする〕と窒素（Ｎ2 ）〔供給流量を例えば
１００ｃｍ3 ／ｍｉｎとする〕とを用い、成膜雰囲気の
圧力を１３．３Ｐａ、基板加熱温度を５２０℃に設定し
た。
の厚さに酸化した後、化学的気相成長法によって、酸化
シリコン（ＳｉＯ2 ）膜を例えば４００ｎｍの厚さに形
成し、上記溝１３を埋め込む。上記酸化シリコン膜の成
膜条件の一例としては、プロセスガスに、モノシラン
（ＳｉＨ4 ）〔供給流量を例えば２５０ｃｍ3 ／ｍｉｎ
とする〕と酸素（Ｏ2 ）〔供給流量を例えば２５０ｃｍ
3 ／ｍｉｎとする〕と窒素（Ｎ2 ）〔供給流量を例えば
１００ｃｍ3 ／ｍｉｎとする〕とを用い、成膜雰囲気の
圧力を１３．３Ｐａ、基板加熱温度を５２０℃に設定し
た。
【００２２】その後、アニーリングを行う。このアニー
リング条件の一例としては、アニール温度を１０００
℃、アニール時間を３０分に設定した。
リング条件の一例としては、アニール温度を１０００
℃、アニール時間を３０分に設定した。
【００２３】次に、化学的機械研磨によって、上記溝１
３内に埋め込まれた酸化シリコン膜以外の酸化シリコン
膜を除去する。その結果、溝１３内に上記酸化シリコン
膜が残って素子分離領域１４が形成される。この化学的
機械研磨条件の一例としては、研磨パッドに不織布と独
立発泡体との積層構造のものを用い、スラリーにヒュー
ムドシリカを含むアンモニア水をベースとしたものを用
い、スラリーの供給流量を１００ｃｍ3 ／ｍｉｎ、研磨
雰囲気の温度を２５℃〜３０℃、研磨圧力を２９，４ｋ
Ｐａ、研磨定盤の回転数を３０ｒｐｍ、研磨ヘッドの回
転数を３０ｒｐｍに設定した。
３内に埋め込まれた酸化シリコン膜以外の酸化シリコン
膜を除去する。その結果、溝１３内に上記酸化シリコン
膜が残って素子分離領域１４が形成される。この化学的
機械研磨条件の一例としては、研磨パッドに不織布と独
立発泡体との積層構造のものを用い、スラリーにヒュー
ムドシリカを含むアンモニア水をベースとしたものを用
い、スラリーの供給流量を１００ｃｍ3 ／ｍｉｎ、研磨
雰囲気の温度を２５℃〜３０℃、研磨圧力を２９，４ｋ
Ｐａ、研磨定盤の回転数を３０ｒｐｍ、研磨ヘッドの回
転数を３０ｒｐｍに設定した。
【００２４】次いで熱リン酸を用いたウエット処理によ
って、上記窒化シリコン膜を除去する。そして、半導体
基板１１上にダミーゲートを形成するための膜を、例え
ば低圧ＣＶＤ法によって、多結晶シリコン膜１５を９０
ｎｍの厚さに形成した後、酸化シリコン（ＳｉＯ2 ）膜
１６を３０ｎｍの厚さに形成する。上記多結晶シリコン
膜１５の成膜条件の一例としては、プロセスガスに、モ
ノシラン（ＳｉＨ4 ）〔供給流量を例えば１００ｃｍ3
／ｍｉｎとする〕と窒素（Ｎ2 ）〔供給流量を例えば２
００ｃｍ3 ／ｍｉｎとする〕とヘリウム（Ｈｅ）〔供給
流量を例えば４００ｃｍ3 ／ｍｉｎとする〕とを用い、
成膜雰囲気の圧力を７０Ｐａ、基板加熱温度を６１０℃
に設定した。上記酸化シリコン膜１６の成膜条件の一例
としては、前記素子分離領域１４を形成した酸化シリコ
ン膜の成膜条件と同様である。
って、上記窒化シリコン膜を除去する。そして、半導体
基板１１上にダミーゲートを形成するための膜を、例え
ば低圧ＣＶＤ法によって、多結晶シリコン膜１５を９０
ｎｍの厚さに形成した後、酸化シリコン（ＳｉＯ2 ）膜
１６を３０ｎｍの厚さに形成する。上記多結晶シリコン
膜１５の成膜条件の一例としては、プロセスガスに、モ
ノシラン（ＳｉＨ4 ）〔供給流量を例えば１００ｃｍ3
／ｍｉｎとする〕と窒素（Ｎ2 ）〔供給流量を例えば２
００ｃｍ3 ／ｍｉｎとする〕とヘリウム（Ｈｅ）〔供給
流量を例えば４００ｃｍ3 ／ｍｉｎとする〕とを用い、
成膜雰囲気の圧力を７０Ｐａ、基板加熱温度を６１０℃
に設定した。上記酸化シリコン膜１６の成膜条件の一例
としては、前記素子分離領域１４を形成した酸化シリコ
ン膜の成膜条件と同様である。
【００２５】次いで、リソグラフィー技術とエッチング
技術とを用いて、上記酸化シリコン膜１６と多結晶シリ
コン膜１５とを加工して、ダミーゲート１７を形成す
る。上記酸化シリコン膜１６のエッチング条件の一例と
しては、プロセスガスに、オクタフルオロシクロブタン
（Ｃ4 Ｆ8 ）〔供給流量を例えば１０ｃｍ3 ／ｍｉｎと
する〕と一酸化炭素（ＣＯ）〔供給流量を例えば１００
ｃｍ3 ／ｍｉｎとする〕とアルゴン（Ａｒ）〔供給流量
を例えば２００ｃｍ3 ／ｍｉｎとする〕とを用い、エッ
チング雰囲気の圧力を６Ｐａ、基板温度を２０℃、エッ
チング装置のＲＦパワーを１．６０ｋＷに設定した。ま
た、上記多結晶シリコン膜１５のエッチング条件の一例
としては、プロセスガスに、トリクロロトリフルオロエ
タン（Ｃ2Ｃｌ3 Ｆ3 ）〔供給流量を例えば６０ｃｍ3
／ｍｉｎとする〕とサルファーヘキサフルオライド（Ｓ
Ｆ6 ）〔供給流量を例えば１０ｃｍ3 ／ｍｉｎとする〕
とを用い、エッチング雰囲気の圧力を１．３Ｐａ、基板
温度を２０℃、エッチング装置のＲＦパワーを１５０Ｗ
に設定した。
技術とを用いて、上記酸化シリコン膜１６と多結晶シリ
コン膜１５とを加工して、ダミーゲート１７を形成す
る。上記酸化シリコン膜１６のエッチング条件の一例と
しては、プロセスガスに、オクタフルオロシクロブタン
（Ｃ4 Ｆ8 ）〔供給流量を例えば１０ｃｍ3 ／ｍｉｎと
する〕と一酸化炭素（ＣＯ）〔供給流量を例えば１００
ｃｍ3 ／ｍｉｎとする〕とアルゴン（Ａｒ）〔供給流量
を例えば２００ｃｍ3 ／ｍｉｎとする〕とを用い、エッ
チング雰囲気の圧力を６Ｐａ、基板温度を２０℃、エッ
チング装置のＲＦパワーを１．６０ｋＷに設定した。ま
た、上記多結晶シリコン膜１５のエッチング条件の一例
としては、プロセスガスに、トリクロロトリフルオロエ
タン（Ｃ2Ｃｌ3 Ｆ3 ）〔供給流量を例えば６０ｃｍ3
／ｍｉｎとする〕とサルファーヘキサフルオライド（Ｓ
Ｆ6 ）〔供給流量を例えば１０ｃｍ3 ／ｍｉｎとする〕
とを用い、エッチング雰囲気の圧力を１．３Ｐａ、基板
温度を２０℃、エッチング装置のＲＦパワーを１５０Ｗ
に設定した。
【００２６】次に、図１の（２）に示すように、上記ダ
ミーゲート１７をマスクにして上記半導体基板１１に酸
素をイオン注入する。このイオン注入のプロセス条件の
一例としては、酸素イオン（Ｏ+ ）の注入エネルギーを
１８０ｋｅＶ、ドーズ量を１×１０18ｉｏｎｓ／ｃ
ｍ2 、基板温度を５５０℃に設定した。このように、酸
素イオンの注入エネルギーが高いため、ダミーゲート１
７が形成されている領域下方の半導体基板１１にも酸素
がイオン注入されるが、ダミーゲート１７が形成されて
いる領域下方では、ダミーゲート１７が形成されていな
い領域よりも浅く酸素がイオン注入される。
ミーゲート１７をマスクにして上記半導体基板１１に酸
素をイオン注入する。このイオン注入のプロセス条件の
一例としては、酸素イオン（Ｏ+ ）の注入エネルギーを
１８０ｋｅＶ、ドーズ量を１×１０18ｉｏｎｓ／ｃ
ｍ2 、基板温度を５５０℃に設定した。このように、酸
素イオンの注入エネルギーが高いため、ダミーゲート１
７が形成されている領域下方の半導体基板１１にも酸素
がイオン注入されるが、ダミーゲート１７が形成されて
いる領域下方では、ダミーゲート１７が形成されていな
い領域よりも浅く酸素がイオン注入される。
【００２７】その後、半導体基板１１に熱処理を施すこ
とにより酸素濃度の高い領域が酸化され、半導体基板１
１中に埋め込み酸化膜１８が形成される。このようにし
て、ダミーゲート１７の直下では浅いＳＯＩ活性層２１
（２１Ｓ）が形成され、このダミーゲート１７の直下以
外の領域では上記ＳＯＩ活性層２１Ｓよりも深いＳＯＩ
活性層２１（２１Ｄ）が形成される。上記熱処理条件の
一例としては、アニール雰囲気をアルゴン（Ａｒ）と
し、アニール温度を１３００℃、アニール時間を２時間
に設定した。なお、上記埋め込み酸化膜１８は上記素子
分離領域１４に接続する状態に形成される。
とにより酸素濃度の高い領域が酸化され、半導体基板１
１中に埋め込み酸化膜１８が形成される。このようにし
て、ダミーゲート１７の直下では浅いＳＯＩ活性層２１
（２１Ｓ）が形成され、このダミーゲート１７の直下以
外の領域では上記ＳＯＩ活性層２１Ｓよりも深いＳＯＩ
活性層２１（２１Ｄ）が形成される。上記熱処理条件の
一例としては、アニール雰囲気をアルゴン（Ａｒ）と
し、アニール温度を１３００℃、アニール時間を２時間
に設定した。なお、上記埋め込み酸化膜１８は上記素子
分離領域１４に接続する状態に形成される。
【００２８】次いで図１の（３）に示すように、ダミー
ゲート１７をマスクにしてエクステンション部２２、２
３にイオン注入を行う。その後、化学的気相成長法によ
ってダミーゲート１７を覆う状態に例えば酸化シリコン
からなる絶縁膜を形成した後、この絶縁膜を異方性エッ
チングによりエッチバックして、上記ダミーゲート１７
の側壁にこの絶縁膜でサイドウォール２４を形成する。
その後、上記ダミーゲート１７と上記サイドウォール２
４とをマスクにしてイオン注入を行い、半導体基板１１
の深いＳＯＩ活性層２１Ｄにソース・ドレイン部２５、
２６を形成する。上記エクステンション部２２、２３を
形成するイオン注入およびソース・ドレイン部２５、２
６を形成するイオン注入は、ＭＯＳＦＥＴの形成条件に
準じ、ダミーゲート１７下部のＳＯＩ活性層２１Ｓに不
純物がイオン注入されないような注入エネルギーに設定
して行う。
ゲート１７をマスクにしてエクステンション部２２、２
３にイオン注入を行う。その後、化学的気相成長法によ
ってダミーゲート１７を覆う状態に例えば酸化シリコン
からなる絶縁膜を形成した後、この絶縁膜を異方性エッ
チングによりエッチバックして、上記ダミーゲート１７
の側壁にこの絶縁膜でサイドウォール２４を形成する。
その後、上記ダミーゲート１７と上記サイドウォール２
４とをマスクにしてイオン注入を行い、半導体基板１１
の深いＳＯＩ活性層２１Ｄにソース・ドレイン部２５、
２６を形成する。上記エクステンション部２２、２３を
形成するイオン注入およびソース・ドレイン部２５、２
６を形成するイオン注入は、ＭＯＳＦＥＴの形成条件に
準じ、ダミーゲート１７下部のＳＯＩ活性層２１Ｓに不
純物がイオン注入されないような注入エネルギーに設定
して行う。
【００２９】その後、ソース・ドレイン表面に残ってい
る酸化シリコン膜を除去した後、例えばスパッタリング
によって、上記ソース・ドレイン部２５、２６上にシリ
サイド化される金属膜として例えばコバルト膜を例えば
１０ｎｍの厚さに形成する。このスパッタリング条件の
一例としては、コバルトターゲットを用い、プロセスガ
スにアルゴン（Ａｒ）〔供給領域を例えば１００ｃｍ3
／ｍｉｎとする〕を用い、スパッタリング雰囲気の圧力
を０．４Ｐａ、スパッタリング装置のＤＣパワーを０．
８ｋＷ、基板加熱温度を４５０℃に設定した。
る酸化シリコン膜を除去した後、例えばスパッタリング
によって、上記ソース・ドレイン部２５、２６上にシリ
サイド化される金属膜として例えばコバルト膜を例えば
１０ｎｍの厚さに形成する。このスパッタリング条件の
一例としては、コバルトターゲットを用い、プロセスガ
スにアルゴン（Ａｒ）〔供給領域を例えば１００ｃｍ3
／ｍｉｎとする〕を用い、スパッタリング雰囲気の圧力
を０．４Ｐａ、スパッタリング装置のＤＣパワーを０．
８ｋＷ、基板加熱温度を４５０℃に設定した。
【００３０】次いで熱処理（例えばＲＴＡ：Rapid Ther
mal Annealing ）によって、ソース・ドレイン部２５、
２６上に成膜されたコバルト膜のみをシリサイド化す
る。その後、未反応なコバルト膜を例えば硫酸過水によ
って選択的に除去する。このようにして、図２の（４）
に示すように、ソース・ドレイン部２５、２６上にコバ
ルトシリサイドからなるシリサイド層２７、２８が形成
される。上記熱処理（ＲＴＡ）条件の一例としては、熱
処理雰囲気を窒素（Ｎ2 ）が１００％の雰囲気もしくは
窒素（Ｎ2 ）とアルゴン（Ａｒ）との混合ガス雰囲気と
し、熱処理雰囲気の圧力を大気圧とし、基板加熱温度を
５５０℃、加熱時間を３０秒間とした。
mal Annealing ）によって、ソース・ドレイン部２５、
２６上に成膜されたコバルト膜のみをシリサイド化す
る。その後、未反応なコバルト膜を例えば硫酸過水によ
って選択的に除去する。このようにして、図２の（４）
に示すように、ソース・ドレイン部２５、２６上にコバ
ルトシリサイドからなるシリサイド層２７、２８が形成
される。上記熱処理（ＲＴＡ）条件の一例としては、熱
処理雰囲気を窒素（Ｎ2 ）が１００％の雰囲気もしくは
窒素（Ｎ2 ）とアルゴン（Ａｒ）との混合ガス雰囲気と
し、熱処理雰囲気の圧力を大気圧とし、基板加熱温度を
５５０℃、加熱時間を３０秒間とした。
【００３１】さらに、熱処理（ＲＴＡ）を行うことによ
って、上記シリサイド層２７、２８を十分に低抵抗化し
た。この熱処理（ＲＴＡ）条件の一例としては、熱処理
雰囲気を窒素（Ｎ2 ）が１００％の雰囲気もしくは窒素
（Ｎ2 ）とアルゴン（Ａｒ）との混合ガス雰囲気とし、
熱処理雰囲気の圧力を大気圧とし、基板加熱温度を８０
０℃、加熱時間を３０秒間とした。
って、上記シリサイド層２７、２８を十分に低抵抗化し
た。この熱処理（ＲＴＡ）条件の一例としては、熱処理
雰囲気を窒素（Ｎ2 ）が１００％の雰囲気もしくは窒素
（Ｎ2 ）とアルゴン（Ａｒ）との混合ガス雰囲気とし、
熱処理雰囲気の圧力を大気圧とし、基板加熱温度を８０
０℃、加熱時間を３０秒間とした。
【００３２】なお、コバルトシリサイド層２７、２８
は、コバルト膜のおよそ３．６４倍の厚さのシリコン層
を消費して形成される。したがって、１０ｎｍのコバル
ト膜に対してソース・ドレイン部２５、２６のＳＯＩ活
性層２１Ｄは、および３６．４ｎｍの厚さ分だけ消失す
ることになる。シリサイド層２７、２８とシリコンとの
コンタクト抵抗を下げるためには、シリサイド層２７、
２８の下部にＳＯＩ活性層２１Ｄがある程度残っている
必要があり、ゲート酸化や犠牲酸化を考慮した場合、ソ
ース・ドレイン部２５、２６が形成されるＳＯＩ活性層
２１Ｄの膜厚は４０ｎｍ以上必要となる。したがって、
ゲート直下のボディ部でのＳＯＩ活性層２１Ｓの膜厚を
２０ｎｍ以下とするには、本発明の技術が必要となる。
は、コバルト膜のおよそ３．６４倍の厚さのシリコン層
を消費して形成される。したがって、１０ｎｍのコバル
ト膜に対してソース・ドレイン部２５、２６のＳＯＩ活
性層２１Ｄは、および３６．４ｎｍの厚さ分だけ消失す
ることになる。シリサイド層２７、２８とシリコンとの
コンタクト抵抗を下げるためには、シリサイド層２７、
２８の下部にＳＯＩ活性層２１Ｄがある程度残っている
必要があり、ゲート酸化や犠牲酸化を考慮した場合、ソ
ース・ドレイン部２５、２６が形成されるＳＯＩ活性層
２１Ｄの膜厚は４０ｎｍ以上必要となる。したがって、
ゲート直下のボディ部でのＳＯＩ活性層２１Ｓの膜厚を
２０ｎｍ以下とするには、本発明の技術が必要となる。
【００３３】次に、図２の（５）に示すように、化学的
気相成長法によってダミーゲート１７〔前記図１の
（３）参照〕およびサイドウォール２４を覆う状態に例
えば酸化シリコンからなる絶縁膜３１を形成した後、化
学的機械研磨によってその絶縁膜３１を研磨して上記ダ
ミーゲート１７の上面を露出させる。なお、絶縁膜３１
の成膜条件は、前記素子分離領域１４を形成する酸化シ
リコン膜の成膜条件と同様であり、上記化学的機械研磨
条件は、前記素子分離領域１４を形成する際の絶縁膜の
化学的機械研磨条件と同様である。
気相成長法によってダミーゲート１７〔前記図１の
（３）参照〕およびサイドウォール２４を覆う状態に例
えば酸化シリコンからなる絶縁膜３１を形成した後、化
学的機械研磨によってその絶縁膜３１を研磨して上記ダ
ミーゲート１７の上面を露出させる。なお、絶縁膜３１
の成膜条件は、前記素子分離領域１４を形成する酸化シ
リコン膜の成膜条件と同様であり、上記化学的機械研磨
条件は、前記素子分離領域１４を形成する際の絶縁膜の
化学的機械研磨条件と同様である。
【００３４】その後、例えばウエットエッチバックもし
くはドライエッチングによってダミーゲート１７〔前記
図１の（３）参照〕を除去する。その結果、溝３２が形
成される。またダミーゲート１７のドライエッチング条
件は、前記図１の（１）によって説明した酸化シリコン
膜１６と多結晶シリコン膜１５とをエッチング加工して
ダミーゲート１７を形成するエッチング条件と同様であ
る。
くはドライエッチングによってダミーゲート１７〔前記
図１の（３）参照〕を除去する。その結果、溝３２が形
成される。またダミーゲート１７のドライエッチング条
件は、前記図１の（１）によって説明した酸化シリコン
膜１６と多結晶シリコン膜１５とをエッチング加工して
ダミーゲート１７を形成するエッチング条件と同様であ
る。
【００３５】次いで、溝３２の底部の酸化シリコン膜１
２を例えばウエットエッチングにより除去する。
２を例えばウエットエッチングにより除去する。
【００３６】そして図２の（６）に示すように、溝３２
の底部の半導体基板１１（ＳＯＩ活性層２１Ｓ）上にゲ
ート絶縁膜４１を形成した後、例えば化学的気相成長法
によって、上記溝３２内にゲート電極材料を埋め込む。
このゲート電極材料は、例えば下層に窒化チタン（Ｔｉ
Ｎ）膜４２を形成し、上層にタングステン（Ｗ）膜４３
を形成した積層膜とする。なお、ゲート電極材料は特に
限定されることはないが、コバルトシリサイド（ＣｏＳ
ｉ2 ）の凝集が発生しないように、８５０℃以下の温度
で行うことが望ましい。
の底部の半導体基板１１（ＳＯＩ活性層２１Ｓ）上にゲ
ート絶縁膜４１を形成した後、例えば化学的気相成長法
によって、上記溝３２内にゲート電極材料を埋め込む。
このゲート電極材料は、例えば下層に窒化チタン（Ｔｉ
Ｎ）膜４２を形成し、上層にタングステン（Ｗ）膜４３
を形成した積層膜とする。なお、ゲート電極材料は特に
限定されることはないが、コバルトシリサイド（ＣｏＳ
ｉ2 ）の凝集が発生しないように、８５０℃以下の温度
で行うことが望ましい。
【００３７】上記窒化チタン膜４２の成膜条件の一例と
しては、プロセスガスに、四塩化チタン（ＴｉＣｌ4 ）
〔供給流量を例えば２０ｃｍ3 ／ｍｉｎとする〕と水素
（Ｈ2 ）〔供給流量を例えば２６ｃｍ3 ／ｍｉｎとす
る〕と窒素（Ｎ2 ）〔供給流量を例えば８ｃｍ3 ／ｍｉ
ｎとする〕とアルゴン（Ａｒ）〔供給流量を例えば１７
０ｃｍ3 ／ｍｉｎとする〕とを用い、成膜雰囲気の圧力
を０．２３Ｐａ、ＣＶＤ装置のマイクロ波パワーを２．
８０ｋＷ、基板加熱温度を４６０℃に設定した。またタ
ングステン（ブランケットタングステン）膜４３の成膜
条件の一例としては、プロセスガスに、六フッ化タング
ステン（ＷＦ6 ）〔供給流量を例えば８０ｃｍ3 ／ｍｉ
ｎとする〕と水素（Ｈ2 ）〔供給流量を例えば５００ｃ
ｍ3 ／ｍｉｎとする〕とアルゴン（Ａｒ）〔供給流量を
例えば２．８Ｌ／ｍｉｎとする〕とを用い、成膜雰囲気
の圧力を１０．６４ｋＰａ、基板加熱温度を４００℃に
設定した。
しては、プロセスガスに、四塩化チタン（ＴｉＣｌ4 ）
〔供給流量を例えば２０ｃｍ3 ／ｍｉｎとする〕と水素
（Ｈ2 ）〔供給流量を例えば２６ｃｍ3 ／ｍｉｎとす
る〕と窒素（Ｎ2 ）〔供給流量を例えば８ｃｍ3 ／ｍｉ
ｎとする〕とアルゴン（Ａｒ）〔供給流量を例えば１７
０ｃｍ3 ／ｍｉｎとする〕とを用い、成膜雰囲気の圧力
を０．２３Ｐａ、ＣＶＤ装置のマイクロ波パワーを２．
８０ｋＷ、基板加熱温度を４６０℃に設定した。またタ
ングステン（ブランケットタングステン）膜４３の成膜
条件の一例としては、プロセスガスに、六フッ化タング
ステン（ＷＦ6 ）〔供給流量を例えば８０ｃｍ3 ／ｍｉ
ｎとする〕と水素（Ｈ2 ）〔供給流量を例えば５００ｃ
ｍ3 ／ｍｉｎとする〕とアルゴン（Ａｒ）〔供給流量を
例えば２．８Ｌ／ｍｉｎとする〕とを用い、成膜雰囲気
の圧力を１０．６４ｋＰａ、基板加熱温度を４００℃に
設定した。
【００３８】その後、化学的機械研磨もしくはエッチバ
ックによって、溝３２以外のゲート電極材料を除去し、
溝３２の内部に上記窒化チタン膜４２と上記タングステ
ン膜４３とでゲート電極４４を形成する。上記タングス
テンのエッチバック条件の一例としては、エッチングガ
スに、サルファーヘキサフルオライド（ＳＦ6 ）〔供給
流量を例えば１１０ｃｍ3 ／ｍｉｎとする〕とアルゴン
（Ａｒ）〔供給流量を例えば９０ｃｍ3 ／ｍｉｎとす
る〕とを用い、エッチング雰囲気の圧力を３５Ｐａ、エ
ッチング装置のＲＦパワーを２７５Ｗに設定した。
ックによって、溝３２以外のゲート電極材料を除去し、
溝３２の内部に上記窒化チタン膜４２と上記タングステ
ン膜４３とでゲート電極４４を形成する。上記タングス
テンのエッチバック条件の一例としては、エッチングガ
スに、サルファーヘキサフルオライド（ＳＦ6 ）〔供給
流量を例えば１１０ｃｍ3 ／ｍｉｎとする〕とアルゴン
（Ａｒ）〔供給流量を例えば９０ｃｍ3 ／ｍｉｎとす
る〕とを用い、エッチング雰囲気の圧力を３５Ｐａ、エ
ッチング装置のＲＦパワーを２７５Ｗに設定した。
【００３９】以上の工程により、ゲート電極４４の直下
に位置する埋め込み酸化膜１８が、ソース・ドレイン部
２５、２６より浅い領域に形成されるため、ゲート電極
４４の直下のボディ部のＳＯＩ活性層２１Ｓを、ソース
・ドレイン部２５、２６よりも自己整合的に薄く形成す
ることができる。その結果、ソース・ドレイン部２５、
２６やエクステンション部２２、２３の抵抗上昇を抑え
つつ、フルデプレッション動作のトランジスタの形成が
可能になる。
に位置する埋め込み酸化膜１８が、ソース・ドレイン部
２５、２６より浅い領域に形成されるため、ゲート電極
４４の直下のボディ部のＳＯＩ活性層２１Ｓを、ソース
・ドレイン部２５、２６よりも自己整合的に薄く形成す
ることができる。その結果、ソース・ドレイン部２５、
２６やエクステンション部２２、２３の抵抗上昇を抑え
つつ、フルデプレッション動作のトランジスタの形成が
可能になる。
【００４０】上記説明した実施の形態において、上記半
導体基板１１には一例としてシリコン基板を用いたが、
シリコン基板以外の各種半導体基板を用いることが可能
である。
導体基板１１には一例としてシリコン基板を用いたが、
シリコン基板以外の各種半導体基板を用いることが可能
である。
【００４１】上記ダミーゲート１７には、ポリシリコ
ン、アモルファスシリコン等のシリコン、酸化シリコン
（ＳｉＯ2 ）、窒化シリコン（ＳｉＮ）、酸化窒化シリ
コン（ＳｉＯＮ）、酸化フッ化シリコン（ＳｉＯＦ）等
のシリコンの化合物、もしくはこれらを組み合わせた膜
を用いることができる。
ン、アモルファスシリコン等のシリコン、酸化シリコン
（ＳｉＯ2 ）、窒化シリコン（ＳｉＮ）、酸化窒化シリ
コン（ＳｉＯＮ）、酸化フッ化シリコン（ＳｉＯＦ）等
のシリコンの化合物、もしくはこれらを組み合わせた膜
を用いることができる。
【００４２】上記ゲート絶縁膜４１には、酸化シリコン
（ＳｉＯ2 ）、窒化シリコン（ＳｉＮ）、酸化窒化シリ
コン（ＳｉＯＮ）、酸化フッ化シリコン（ＳｉＯＦ）等
のシリコンの化合物である絶縁材料、もしくは酸化タン
タル（Ｔａ2 Ｏ5 ）等の高誘電率膜、もしくはこれらの
積層膜を用いることができる。
（ＳｉＯ2 ）、窒化シリコン（ＳｉＮ）、酸化窒化シリ
コン（ＳｉＯＮ）、酸化フッ化シリコン（ＳｉＯＦ）等
のシリコンの化合物である絶縁材料、もしくは酸化タン
タル（Ｔａ2 Ｏ5 ）等の高誘電率膜、もしくはこれらの
積層膜を用いることができる。
【００４３】上記ゲート電極４４には、不純物を含むシ
リコン、高融点金属、金属シリサイド、および金属窒化
物のうちの１種もしくはこれらのうちの複数種からなる
積層膜を用いることができる。上記不純物を含むシリコ
ンには、例えば、ホウ素（Ｂ）、ヒ素（Ａｓ）、リン
（Ｐ）等の不純物を含む多結晶シリコン、もしくはホウ
素（Ｂ）、ヒ素（Ａｓ）、リン（Ｐ）等の不純物を含む
アモルファスシリコンがある。上記高融点金属には、例
えば、タングステン（Ｗ）、モリブデン（Ｍｏ）、タン
タル（Ｔａ）、チタン（Ｔｉ）等がある。上記金属シリ
サイドには、例えば、タングステンシリサイド（ＷＳｉ
2 ）、モリブデンシリサイド（ＭｏＳｉ2）、チタンシ
リサイド（ＴｉＳｉ2 ）、コバルトシリサイド（ＣｏＳ
ｉ2 ）、ニッケルシリサイド（ＮｉＳｉ）等がある。上
記金属窒化物には、例えば、窒化タングステン（Ｗ
Ｎ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）
等がある。
リコン、高融点金属、金属シリサイド、および金属窒化
物のうちの１種もしくはこれらのうちの複数種からなる
積層膜を用いることができる。上記不純物を含むシリコ
ンには、例えば、ホウ素（Ｂ）、ヒ素（Ａｓ）、リン
（Ｐ）等の不純物を含む多結晶シリコン、もしくはホウ
素（Ｂ）、ヒ素（Ａｓ）、リン（Ｐ）等の不純物を含む
アモルファスシリコンがある。上記高融点金属には、例
えば、タングステン（Ｗ）、モリブデン（Ｍｏ）、タン
タル（Ｔａ）、チタン（Ｔｉ）等がある。上記金属シリ
サイドには、例えば、タングステンシリサイド（ＷＳｉ
2 ）、モリブデンシリサイド（ＭｏＳｉ2）、チタンシ
リサイド（ＴｉＳｉ2 ）、コバルトシリサイド（ＣｏＳ
ｉ2 ）、ニッケルシリサイド（ＮｉＳｉ）等がある。上
記金属窒化物には、例えば、窒化タングステン（Ｗ
Ｎ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）
等がある。
【００４４】
【発明の効果】以上、説明したように本発明によれば、
ダミーゲートを用いて酸素をイオン注入した後、熱処理
を施すことで、ゲート電極直下に位置する埋め込み酸化
膜を、ソース・ドレイン部よりも浅い領域に形成するこ
とができるので、ゲート直下の半導体基板からなるＳＯ
Ｉ活性層が、ソース・ドレイン部が形成される領域の半
導体基板からなるＳＯＩ活性層よりも自己整合的に薄く
形成することができる。その結果、ソース・ドレイン部
やエクステンション部の抵抗上昇を抑えることができる
とともに、フルデプレッション動作のトランジスタを形
成することが可能になる。
ダミーゲートを用いて酸素をイオン注入した後、熱処理
を施すことで、ゲート電極直下に位置する埋め込み酸化
膜を、ソース・ドレイン部よりも浅い領域に形成するこ
とができるので、ゲート直下の半導体基板からなるＳＯ
Ｉ活性層が、ソース・ドレイン部が形成される領域の半
導体基板からなるＳＯＩ活性層よりも自己整合的に薄く
形成することができる。その結果、ソース・ドレイン部
やエクステンション部の抵抗上昇を抑えることができる
とともに、フルデプレッション動作のトランジスタを形
成することが可能になる。
【図１】本発明の製造方法に係わる実施の形態を説明す
る製造工程断面図である。
る製造工程断面図である。
【図２】本発明の製造方法に係わる実施の形態を説明す
る製造工程断面図（続き）である。
る製造工程断面図（続き）である。
【図３】課題を説明する概略構成断面図である。
１１…半導体基板、１７…ダミーゲート、１８…埋め込
み酸化膜、４１…ゲート絶縁膜、４４…ゲート電極
み酸化膜、４１…ゲート絶縁膜、４４…ゲート電極
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１７Ｊ Ｆターム(参考） 5F032 AA07 AA34 AA44 AA77 DA02 DA33 DA53 DA60 5F110 AA03 AA30 CC02 DD05 DD13 DD24 DD25 EE01 EE04 EE05 EE08 EE09 EE14 EE32 EE45 EE50 FF01 FF02 FF03 FF04 GG02 GG12 GG22 GG35 HJ13 HK05 HK33 HK40 HK41 HM15 NN62 NN65 NN80 QQ04 QQ05 QQ11 QQ19 QQ30
Claims (4)
- 【請求項１】 半導体基板上にダミーゲートを形成する
工程と、 前記半導体基板に酸素をイオン注入する工程と、 前記半導体基板に熱処理を施して前記酸素をイオン注入
した領域に埋め込み酸化膜を形成する工程と、 前記ダミーゲートを除去する工程と、 前記ダミーゲートを除去した領域にゲート絶縁膜を介し
てゲート電極を形成する工程とを備えたことを特徴とす
る半導体装置の製造方法。 - 【請求項２】 前記ダミーゲートをマスクに用いて前記
半導体基板にソース・ドレイン部となる拡散層を形成す
る工程を備えたことを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項３】 前記半導体基板に酸素をイオン注入した
後で前記ダミーゲートを除去する前に、 前記半導体基板上に前記ダミーゲートを覆う絶縁膜を形
成する工程と、 前記絶縁膜より前記ダミーゲート上部を露出させる工程
とを備えたことを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項４】 前記半導体基板に酸素をイオン注入した
後で前記半導体基板上に絶縁膜を形成する前に、 前記ダミーゲートをマスクに用いて前記半導体基板にソ
ース・ドレイン部となる拡散層を形成する工程を備えた
ことを特徴とする請求項３記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31323199A JP2001135821A (ja) | 1999-11-04 | 1999-11-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31323199A JP2001135821A (ja) | 1999-11-04 | 1999-11-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001135821A true JP2001135821A (ja) | 2001-05-18 |
Family
ID=18038700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31323199A Pending JP2001135821A (ja) | 1999-11-04 | 1999-11-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001135821A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6680243B1 (en) * | 2001-06-29 | 2004-01-20 | Lsi Logic Corporation | Shallow junction formation |
| US6885066B2 (en) | 2003-08-20 | 2005-04-26 | Oki Electric Industry Co., Ltd. | SOI type MOSFET |
| KR100955934B1 (ko) | 2007-12-20 | 2010-05-04 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2016040851A (ja) * | 2015-12-21 | 2016-03-24 | 三菱重工業株式会社 | トランジスタ及び半導体装置 |
-
1999
- 1999-11-04 JP JP31323199A patent/JP2001135821A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6680243B1 (en) * | 2001-06-29 | 2004-01-20 | Lsi Logic Corporation | Shallow junction formation |
| US6885066B2 (en) | 2003-08-20 | 2005-04-26 | Oki Electric Industry Co., Ltd. | SOI type MOSFET |
| KR100955934B1 (ko) | 2007-12-20 | 2010-05-04 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2016040851A (ja) * | 2015-12-21 | 2016-03-24 | 三菱重工業株式会社 | トランジスタ及び半導体装置 |
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