JP4426789B2 - Soimosfetデバイスおよびその製造方法 - Google Patents
Soimosfetデバイスおよびその製造方法 Download PDFInfo
- Publication number
- JP4426789B2 JP4426789B2 JP2003287201A JP2003287201A JP4426789B2 JP 4426789 B2 JP4426789 B2 JP 4426789B2 JP 2003287201 A JP2003287201 A JP 2003287201A JP 2003287201 A JP2003287201 A JP 2003287201A JP 4426789 B2 JP4426789 B2 JP 4426789B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- gate
- polysilicon
- source
- back gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 101
- 229920005591 polysilicon Polymers 0.000 claims description 101
- 238000000034 method Methods 0.000 claims description 68
- 210000000746 body region Anatomy 0.000 claims description 35
- 239000000758 substrate Substances 0.000 claims description 25
- 150000002500 ions Chemical class 0.000 claims description 13
- 125000006850 spacer group Chemical group 0.000 claims description 13
- 239000003989 dielectric material Substances 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 7
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 5
- 229910052756 noble gas Inorganic materials 0.000 claims description 3
- 235000012431 wafers Nutrition 0.000 description 22
- 238000012545 processing Methods 0.000 description 21
- 238000010586 diagram Methods 0.000 description 17
- 238000005530 etching Methods 0.000 description 13
- 238000000137 annealing Methods 0.000 description 12
- 239000002019 doping agent Substances 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 11
- 238000005137 deposition process Methods 0.000 description 10
- 238000005468 ion implantation Methods 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 8
- 238000002955 isolation Methods 0.000 description 7
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 238000001459 lithography Methods 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 125000004429 atom Chemical group 0.000 description 4
- 238000000224 chemical solution deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 239000007943 implant Substances 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 238000001771 vacuum deposition Methods 0.000 description 4
- 238000002513 implantation Methods 0.000 description 3
- 238000010405 reoxidation reaction Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910003811 SiGeC Inorganic materials 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 238000005304 joining Methods 0.000 description 2
- 229910003465 moissanite Inorganic materials 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 125000005843 halogen group Chemical group 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
- H01L29/41783—Raised source or drain electrodes self aligned with the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76267—Vertical isolation by silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
Description
酸化物層の上に配置された打込バック・ゲート領域であって、打込バック・ゲート領域の表面部分の上に形成されたバック・ゲート酸化物を有する打込バック・ゲート領域と、
バック・ゲート酸化物の上に配置されたボディ領域と、
ボディ領域の表面部分の上に配置されたゲート誘電体と、
ゲート誘電体の一部の上に配置されたポリシリコン・ゲートとを備えるSOI MOSFETデバイスを提供する。
SOIウェハの構成部分であるSi含有層の上に配置されたバック・ゲート酸化物を少なくとも含む構造を準備する工程、
バック・ゲート酸化物の上にバック・ゲートSTIと第1のポリシリコンとの交互の領域を形成する工程、
バック・ゲートSTIと第1のポリシリコンとの交互の領域の上に第2のポリシリコン層を形成する工程、
ポリシリコン層にバック・ゲート領域を打込む工程、
第2のポリシリコン層の上に酸化物層を形成する工程、
基板保持ウェハを酸化物層と接合し、当該接合構造を裏返してSOIウェハの層を露出させる工程、
SOIウェハの選択された層を除去してSi含有層の上で停止する工程、
Si含有層の一部をボディ領域に変化させる工程、
ボディ領域の上にゲート誘電体とポリシリコン・ゲートとを形成する工程、
(1)酸化物層の上に配置された打込バック・ゲート領域であって、前記打込バック・ゲート領域の表面部分の上に形成されたバック・ゲート酸化物を有する前記打込バック・ゲート領域と、前記バック・ゲート酸化物の上に配置されたボディ領域と、前記ボディ領域の表面部分の上に配置されたゲート誘電体と、前記ゲート誘電体の一部の上に配置されたポリシリコン・ゲートとを備えるSOI MOSFETデバイス。
(2)前記ボディ領域の一部の下に配置されたバック・ゲートSTI領域をさらに備える上記(1)に記載のSOI MOSFETデバイス。
(3)前記ボディ領域が、ソース/ドレイン領域とソース/ドレイン拡張領域とをさらに含む上記(1)に記載のSOI MOSFETデバイス。
(4)前記ポリシリコン・ゲートが、前記ポリシリコン・ゲートの側壁上のスペーサを有する上記(1)に記載のSOI MOSFETデバイス。
(5)前記ボディ領域の一部の上に配置された隆起ソース/ドレイン領域をさらに備える上記(1)に記載のSOI MOSFETデバイス。
(6)前記ボディ領域の一部の上と、前記ポリシリコン・ゲートの上とに配置されたシリサイド領域をさらに備える上記(1)に記載のSOI MOSFETデバイス。
(7)前記ポリシリコン・ゲートを保護する誘電体材料をさらに備える上記(1)に記載のSOI MOSFETデバイス。
(8)前記誘電体材料が導電可能に充填されたコンタクト開口部を有する上記(7)に記載のSOI MOSFETデバイス。
(9)前記打込バック・ゲートが前記ポリシリコン・ゲートに対するしきい値電圧制御システムとして機能する上記(1)に記載のSOI MOSFETデバイス。
(10)SOI MOSFETデバイスを製造する方法であって、SOIウェハの構成部分であるSi含有層の上に配置されたバック・ゲート酸化物を少なくとも含む構造を準備する工程と、前記バック・ゲート酸化物の上にバック・ゲートSTIと第1のポリシリコンとの交互の領域を形成する工程と、前記バック・ゲートSTIと第1のポリシリコンとの交互の領域の上に第2のポリシリコン層を形成する工程と、前記ポリシリコン層にバック・ゲート領域を打込む工程と、前記第2のポリシリコン層の上に酸化物層を形成する工程と、基板保持ウェハを前記酸化物層に接合し、前記接合構造を裏返して前記SOIウェハの層を露出させる工程と、前記SOIウェハの選択された層を除去して前記Si含有層の上で停止する工程と、前記Si含有層の一部をボディ領域へ変化させる工程と、前記ボディ領域の上にゲート誘電体とポリシリコン・ゲートとを形成する工程とを含む方法。
(11)前記ポリシリコン・ゲートに隣接する前記ボディ領域の上に隆起ソース/ドレイン領域を形成する工程をさらに含む上記(10)に記載の方法。
(12)前記隆起ソース/ドレイン領域をシリサイド領域へ変化させる工程をさらに含む上記(11)に記載の方法。
(13)前記接合工程を、約900℃〜約1100℃の温度で約1.5時間〜約2.5時間の期間実施する上記(10)に記載の方法。
(14)前記接合工程を、約18℃〜約27℃の温度で希ガス雰囲気において実施する上記(10)に記載の方法。
(15)マスク・イオン打込プロセスによって前記ボディ領域を形成する上記(10)に記載の方法。
(16)前記交互のポリシリコン領域がアンダーカット側壁を有する上記(10)に記載の方法。
(17)前記ポリシリコン・ゲートを誘電体材料で保護する工程をさらに含み、前記誘電体材料が、前記ポリシリコン・ゲートに隣接する導電可能に充填されたコンタクト開口部を有する上記(10)に記載の方法。
12 埋込酸化物層
14 Si含有層
16 バック・ゲート酸化物層
18 第1のポリシリコン層
19 アンダーカット側壁
20 トレンチ
22 バック・ゲートSTI領域
24 第2のポリシリコン層
26 バック・ゲート領域
28 酸化物層
30 基板保持ウェハ
38 犠牲酸化物層
40 窒化物層
42 上部トレンチ分離領域
44 イオン
46 ボディ領域
48 ゲート誘電体
50 ポリシリコン・ゲート
52 酸化物ライナ
54 ソース/ドレイン拡張領域
56 スペーサ
58 ソース/ドレイン領域
60 隆起ソース/ドレイン領域
62 エピSiまたはSiの層
64 シリサイド領域
68 絶縁層
70 導電材料
Claims (17)
- 酸化物層の上に配置されたイオンが打ち込まれたバック・ゲート領域であって、該ゲート領域の表面上に形成されたバック・ゲート酸化物を有するイオンが打ち込まれたバック・ゲート領域と、
前記イオンが打ち込まれたバック・ゲート領域中に離間して設けられたバック・ゲートSTI領域と、
前記バック・ゲート酸化物の上に設けられたボディ領域と、
前記バック・ゲートSTI領域上の前記ボディ領域中に設けられたソース/ドレイン領域と、
前記ソース/ドレイン領域の間のボディ領域の表面上に設けられたゲート誘電体と、
前記ゲート誘電体上に設けられたポリシリコン・ゲートとを備えるSOI MOSFETデバイス。 - 前記ソース/ドレイン領域は、中間のボディ領域に隣接するソース/ドレイン拡張領域を含む、請求項1に記載のSOI MOSFETデバイス。
- 前記ポリシリコン・ゲートが、前記ポリシリコン・ゲートの側壁上のスペーサを有し、該スペーサは前記ソース/ドレイン拡張領域の表面を覆う、請求項2に記載のSOI MOSFETデバイス。
- 前記ソース/ドレイン領域は、前記ソース/ドレイン拡張領域の外側の表面上に設けられた隆起ソース/ドレイン領域をさらに備える請求項2に記載のSOI MOSFETデバイス。
- 前記ソース/ドレイン拡張領域の外側のソース/ドレイン領域の表面上と、前記ポリシリコン・ゲートの上とに配置されたシリサイド領域をさらに備える請求項3に記載のSOI MOSFETデバイス。
- 前記ポリシリコン・ゲートを覆う誘電体材料をさらに備える請求項5に記載のSOI MOSFETデバイス。
- 前記誘電体材料が、前記ソース/ドレイン領域の表面上のシリサイド領域に至る、導電材料で充填されたコンタクト開口部を有する請求項6に記載のSOI MOSFETデバイス。
- 前記誘電体材料および前記コンタクト開口部の表面が平坦である、請求項7に記載のSOI MOSFETデバイス。
- 前記イオンが打ち込まれたバック・ゲート領域はイオンが打込まれたポリシリコンからなり、前記バック・ゲート酸化物は1−10nmの厚さを有する、請求項1に記載のSOI MOSFETデバイス。
- SOI MOSFETデバイスを製造する方法であって、
SOIウェハの構成部分であるSi含有層の上に配置されたバック・ゲート酸化物を少なくとも含む構造を準備する工程と、
前記バック・ゲート酸化物の上にバック・ゲートSTIと第1のポリシリコンとの交互の領域を形成する工程と、
前記バック・ゲートSTIと第1のポリシリコンとの交互の領域の上に第2のポリシリコン層を形成する工程と、
前記ポリシリコン層にイオンを打ち込んでバック・ゲート領域を形成する工程と、
前記第2のポリシリコン層の上に酸化物層を形成する工程と、
基板保持ウェハを前記酸化物層に接合し、前記接合構造を裏返して前記SOIウェハの層を露出させる工程と、
前記SOIウェハの選択された層を除去して前記Si含有層の上で停止する工程と、
前記Si含有層にイオンを打ち込んでボディ領域を形成する工程と、
前記ボディ領域の上にゲート誘電体とポリシリコン・ゲートとを形成する工程と、
前記ゲート誘電体とポリシリコン・ゲートが形成されたボディ領域にイオンを打ち込んでソース/ドレイン領域を形成する工程と、を含む方法。 - 前記ポリシリコン・ゲートに隣接する前記ソース/ドレイン領域の上に隆起ソース/ドレイン領域を形成する工程をさらに含む請求項10に記載の方法。
- 前記隆起ソース/ドレイン領域をシリサイド化する工程をさらに含む請求項11に記載の方法。
- 前記接合を、900℃〜1100℃の温度で1.5時間〜2.5時間の期間実施する請求項10に記載の方法。
- 前記接合を、18℃〜27℃の温度で希ガス雰囲気において実施する請求項10に記載の方法。
- 前記ソース/ドレイン領域を形成する工程に代わって、
前記ポリシリコン・ゲートの側壁および上面に酸化物ライナを形成する工程と、
前記酸化物ライナが形成されたボディ領域にイオンを打ち込んで拡張ソース/ドレイン領域を形成する工程と
前記酸化物ライナが形成されたポリシリコン・ゲートの側壁にスペーサを形成する工程と、
前記スペーサが形成されたボディ領域にイオンを打ち込んで前記拡張ソース/ドレイン領域に接続するソース/ドレイン領域を形成する工程と、を含む請求項10に記載の方法。 - 前記第1のポリシリコン領域がアンダーカット側壁を有する請求項10に記載の方法。
- 前記ポリシリコン・ゲートを誘電体材料で保護する工程をさらに含み、前記誘電体材料が、前記ソース/ドレイン領域に至る導電材料で充填されたコンタクト開口部を有する請求項10に記載の方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/235,169 US6664598B1 (en) | 2002-09-05 | 2002-09-05 | Polysilicon back-gated SOI MOSFET for dynamic threshold voltage control |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004104105A JP2004104105A (ja) | 2004-04-02 |
JP4426789B2 true JP4426789B2 (ja) | 2010-03-03 |
Family
ID=29711606
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003287201A Expired - Fee Related JP4426789B2 (ja) | 2002-09-05 | 2003-08-05 | Soimosfetデバイスおよびその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (2) | US6664598B1 (ja) |
JP (1) | JP4426789B2 (ja) |
KR (1) | KR100518132B1 (ja) |
CN (1) | CN1252833C (ja) |
TW (1) | TWI255555B (ja) |
Families Citing this family (46)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3982218B2 (ja) * | 2001-02-07 | 2007-09-26 | ソニー株式会社 | 半導体装置およびその製造方法 |
JP2003188114A (ja) * | 2001-12-18 | 2003-07-04 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
KR100843717B1 (ko) * | 2007-06-28 | 2008-07-04 | 삼성전자주식회사 | 플로팅 바디 소자 및 벌크 바디 소자를 갖는 반도체소자 및그 제조방법 |
KR100555569B1 (ko) | 2004-08-06 | 2006-03-03 | 삼성전자주식회사 | 절연막에 의해 제한된 채널영역을 갖는 반도체 소자 및 그제조방법 |
US20100117152A1 (en) * | 2007-06-28 | 2010-05-13 | Chang-Woo Oh | Semiconductor devices |
JP2006066691A (ja) * | 2004-08-27 | 2006-03-09 | Renesas Technology Corp | 半導体装置およびその製造方法 |
US7271453B2 (en) * | 2004-09-20 | 2007-09-18 | International Business Machines Corporation | Buried biasing wells in FETS |
FR2876219B1 (fr) | 2004-10-06 | 2006-11-24 | Commissariat Energie Atomique | Procede d'elaboration de structures empilees mixtes, a zones isolantes diverses et/ou zones de conduction electrique verticale localisees. |
US7230270B2 (en) * | 2004-11-24 | 2007-06-12 | Taiwan Semiconductor Manfacturing Company, Ltd. | Self-aligned double gate device and method for forming same |
US7102166B1 (en) | 2005-04-21 | 2006-09-05 | International Business Machines Corporation | Hybrid orientation field effect transistors (FETs) |
US7411252B2 (en) * | 2005-06-21 | 2008-08-12 | International Business Machines Corporation | Substrate backgate for trigate FET |
US7709313B2 (en) * | 2005-07-19 | 2010-05-04 | International Business Machines Corporation | High performance capacitors in planar back gates CMOS |
US7314794B2 (en) * | 2005-08-08 | 2008-01-01 | International Business Machines Corporation | Low-cost high-performance planar back-gate CMOS |
JP2007165541A (ja) * | 2005-12-13 | 2007-06-28 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
US20080191788A1 (en) * | 2007-02-08 | 2008-08-14 | International Business Machines Corporation | Soi mosfet device with adjustable threshold voltage |
US7633801B2 (en) * | 2007-06-21 | 2009-12-15 | Micron Technology, Inc. | Memory in logic cell |
US8217427B2 (en) * | 2007-10-02 | 2012-07-10 | International Business Machines Corporation | High density stable static random access memory |
FR2933233B1 (fr) * | 2008-06-30 | 2010-11-26 | Soitec Silicon On Insulator | Substrat de haute resistivite bon marche et procede de fabrication associe |
FR2933234B1 (fr) * | 2008-06-30 | 2016-09-23 | S O I Tec Silicon On Insulator Tech | Substrat bon marche a structure double et procede de fabrication associe |
FR2933235B1 (fr) * | 2008-06-30 | 2010-11-26 | Soitec Silicon On Insulator | Substrat bon marche et procede de fabrication associe |
US8680617B2 (en) * | 2009-10-06 | 2014-03-25 | International Business Machines Corporation | Split level shallow trench isolation for area efficient body contacts in SOI MOSFETS |
CN102064175B (zh) * | 2009-11-11 | 2013-05-22 | 中国科学院微电子研究所 | 半导体结构及其制造方法 |
DE102010001405B4 (de) * | 2010-01-29 | 2018-03-15 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Verfahren zur Herstellung eines Halbleiterelements mit einer Substratsdiode mit geringen Fluktuationen |
FR2957449B1 (fr) * | 2010-03-11 | 2022-07-15 | S O I Tec Silicon On Insulator Tech | Micro-amplificateur de lecture pour memoire |
CN102194871A (zh) * | 2010-03-12 | 2011-09-21 | 旺宏电子股份有限公司 | 半导体元件的操作方法 |
US9178070B2 (en) | 2010-11-30 | 2015-11-03 | Institute of Microelectronics, Chinese Academy of Sciences | Semiconductor structure and method for manufacturing the same |
CN102479822B (zh) * | 2010-11-30 | 2014-05-07 | 中国科学院微电子研究所 | 半导体结构及其制造方法 |
US8933512B2 (en) | 2010-12-03 | 2015-01-13 | Institute of Microelectronics, Chinese Academy of Science | MOSFET and method for manufacturing the same |
CN102487083B (zh) * | 2010-12-03 | 2015-03-25 | 中国科学院微电子研究所 | Mosfet及其制造方法 |
CN102569393B (zh) * | 2010-12-17 | 2015-01-14 | 中国科学院微电子研究所 | 晶体管、包括该晶体管的半导体器件及其制造方法 |
US8492210B2 (en) | 2010-12-17 | 2013-07-23 | Institute of Microelectronics, Chinese Academy of Sciences | Transistor, semiconductor device comprising the transistor and method for manufacturing the same |
US8673701B2 (en) | 2011-06-24 | 2014-03-18 | Institute of Microelectronics, Chinese Academy of Sciences | Semiconductor structure and method for manufacturing the same |
CN102842618B (zh) * | 2011-06-24 | 2015-02-11 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
US8426920B2 (en) * | 2011-06-29 | 2013-04-23 | Institute of Microelectronics, Chinese Academy of Sciences | MOSFET and method for manufacturing the same |
CN102867750B (zh) * | 2011-07-07 | 2015-03-25 | 中国科学院微电子研究所 | Mosfet及其制造方法 |
CN102956647B (zh) * | 2011-08-31 | 2015-04-15 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
CN103000671B (zh) * | 2011-09-16 | 2015-07-15 | 中国科学院微电子研究所 | Mosfet及其制造方法 |
CN103377946B (zh) * | 2012-04-28 | 2016-03-02 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
US9287313B2 (en) | 2013-03-12 | 2016-03-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Active pixel sensor having a raised source/drain |
CN106571389B (zh) * | 2015-10-10 | 2020-08-07 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
US9536788B1 (en) | 2015-10-19 | 2017-01-03 | International Business Machines Corporation | Complementary SOI lateral bipolar transistors with backplate bias |
US9761525B1 (en) | 2016-04-29 | 2017-09-12 | Globalfoundries Inc. | Multiple back gate transistor |
FR3057705B1 (fr) * | 2016-10-13 | 2019-04-12 | Soitec | Procede de dissolution d'un oxyde enterre dans une plaquette de silicium sur isolant |
US10312365B1 (en) * | 2018-02-02 | 2019-06-04 | Avago Technologies International Sales Pte. Limited | Laterally diffused MOSFET on fully depleted SOI having low on-resistance |
US10600910B2 (en) * | 2018-06-26 | 2020-03-24 | Qualcomm Incorporated | High voltage (HV) metal oxide semiconductor field effect transistor (MOSFET) in semiconductor on insulator (SOI) technology |
US11264477B2 (en) * | 2019-09-23 | 2022-03-01 | Globalfoundries U.S. Inc. | Field-effect transistors with independently-tuned threshold voltages |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1131743A (ja) * | 1997-05-14 | 1999-02-02 | Sony Corp | 半導体装置及びその製造方法 |
US6392277B1 (en) * | 1997-11-21 | 2002-05-21 | Hitachi, Ltd. | Semiconductor device |
US6074920A (en) | 1998-08-26 | 2000-06-13 | Texas Instruments Incorporated | Self-aligned implant under transistor gate |
US6074209A (en) * | 1998-10-06 | 2000-06-13 | Tulsa Dental Products Inc. | Reduced torque endodontic file |
US6275094B1 (en) * | 1999-06-22 | 2001-08-14 | International Business Machines Corporation | CMOS device and circuit and method of operation dynamically controlling threshold voltage |
US6391695B1 (en) * | 2000-08-07 | 2002-05-21 | Advanced Micro Devices, Inc. | Double-gate transistor formed in a thermal process |
US6383904B1 (en) * | 2000-10-16 | 2002-05-07 | Advanced Micro Devices, Inc. | Fabrication of self-aligned front gate and back gate of a field effect transistor in semiconductor on insulator |
US6441436B1 (en) * | 2000-11-29 | 2002-08-27 | United Microelectronics Corp. | SOI device and method of fabrication |
US6432754B1 (en) * | 2001-02-20 | 2002-08-13 | International Business Machines Corporation | Double SOI device with recess etch and epitaxy |
US6365450B1 (en) * | 2001-03-15 | 2002-04-02 | Advanced Micro Devices, Inc. | Fabrication of P-channel field effect transistor with minimized degradation of metal oxide gate |
US6593192B2 (en) * | 2001-04-27 | 2003-07-15 | Micron Technology, Inc. | Method of forming a dual-gated semiconductor-on-insulator device |
US6423599B1 (en) * | 2001-05-01 | 2002-07-23 | Advanced Micro Devices, Inc. | Method for fabricating a field effect transistor having dual gates in SOI (semiconductor on insulator) technology |
-
2002
- 2002-09-05 US US10/235,169 patent/US6664598B1/en not_active Expired - Lifetime
-
2003
- 2003-06-27 TW TW092117588A patent/TWI255555B/zh not_active IP Right Cessation
- 2003-07-09 KR KR10-2003-0046395A patent/KR100518132B1/ko not_active IP Right Cessation
- 2003-08-05 JP JP2003287201A patent/JP4426789B2/ja not_active Expired - Fee Related
- 2003-08-27 CN CNB031550800A patent/CN1252833C/zh not_active Expired - Lifetime
- 2003-09-11 US US10/659,950 patent/US6815296B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6664598B1 (en) | 2003-12-16 |
JP2004104105A (ja) | 2004-04-02 |
TW200404371A (en) | 2004-03-16 |
US20040046208A1 (en) | 2004-03-11 |
US6815296B2 (en) | 2004-11-09 |
CN1252833C (zh) | 2006-04-19 |
TWI255555B (en) | 2006-05-21 |
CN1487597A (zh) | 2004-04-07 |
KR20040022387A (ko) | 2004-03-12 |
KR100518132B1 (ko) | 2005-10-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4426789B2 (ja) | Soimosfetデバイスおよびその製造方法 | |
US7018873B2 (en) | Method of making a device threshold control of front-gate silicon-on-insulator MOSFET using a self-aligned back-gate | |
US7273785B2 (en) | Method to control device threshold of SOI MOSFET's | |
TWI390666B (zh) | 絕緣體上半導體裝置之製造方法 | |
JP3737721B2 (ja) | 歪みSiCMOS構造の製造方法 | |
US6593192B2 (en) | Method of forming a dual-gated semiconductor-on-insulator device | |
US8790991B2 (en) | Method and structure for shallow trench isolation to mitigate active shorts | |
US7247569B2 (en) | Ultra-thin Si MOSFET device structure and method of manufacture | |
US7202123B1 (en) | Mesa isolation technology for extremely thin silicon-on-insulator semiconductor devices | |
EP1815520A1 (en) | Silicon-on-insulator semiconductor device with silicon layer having defferent crystal orientations and method of forming the silicon-on-insulator semiconductor device | |
US6403485B1 (en) | Method to form a low parasitic capacitance pseudo-SOI CMOS device | |
TWI320953B (en) | Locos isolation for fully-depleted soi devices | |
US6548362B1 (en) | Method of forming MOSFET with buried contact and air-gap gate structure | |
US6483148B2 (en) | Self-aligned elevated transistor | |
US6117715A (en) | Methods of fabricating integrated circuit field effect transistors by performing multiple implants prior to forming the gate insulating layer thereof | |
US6211002B1 (en) | CMOS process for forming planarized twin wells | |
US6376293B1 (en) | Shallow drain extenders for CMOS transistors using replacement gate design | |
US6541348B1 (en) | Semiconductor device and manufacturing method thereof | |
JP2001135821A (ja) | 半導体装置の製造方法 | |
JP2003224135A (ja) | 半導体装置およびその製造方法 | |
JP2005333060A (ja) | 半導体装置および半導体装置の製造方法 | |
KR20040056960A (ko) | 실리콘 산화막으로 격리된 소오스/드레인 형성방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051031 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051108 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060131 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060203 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060428 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061128 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091112 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091211 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4426789 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121218 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121218 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131218 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |