JP2003188114A - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

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JP2003188114A JP2001384956A JP2001384956A JP2003188114A JP 2003188114 A JP2003188114 A JP 2003188114A JP 2001384956 A JP2001384956 A JP 2001384956A JP 2001384956 A JP2001384956 A JP 2001384956A JP 2003188114 A JP2003188114 A JP 2003188114A
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Naokatsu Ikegami
尚克 池上
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】 【課題】 薄膜ＳＯＩ構造を有する半導体素子におけ
るシリサイド上へのコンタクトホール形成方法におい
て，シリサイド上に生じる欠損の発生を防ぎ，コンタク
トホールエッチング時のＢＯＸ層突き抜け不良を低減す
る。 【解決手段】 半導体素子におけるシリサイド上への
コンタクトホール形成方法において，ＢＯＸ層上に形成
された薄膜ＳＯＩ上に，シリサイドを形成するためのア
ニール温度を５５０℃以下で行う工程と，シリサイド上
に層間酸化膜を４００℃以上５５０℃以下で被着する工
程と，コンタクトホール形成のためのマスクとなる，ポ
リシリコン膜を４００℃以上５５０℃以下で被着しパタ
ーン加工する工程と，ポリシリコンをマスクに，コンタ
クトホール形成のためのドライエッチングを行う工程
と，その後，低抵抗のシリサイドを形成するための高温
アニールを行う工程と，を含むことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法にかかり，特に薄膜ＳＯＩ構造を有し，微細コンタク
トホールの形成が必要な，半導体素子の製造方法に関す
る。
【０００２】
【従来の技術】近年のシステムＬＳＩやロジックＬＳＩ
を中心とした半導体デバイスの高性能化に伴い，従来の
バルクＳｉ基板に代わり，ＳＯＩ（Ｓｉｌｉｃｏｎ ｏ
ｎ Ｉｎｓｕｌａｔｏｒ）基板上に電界効果トランジス
タ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：
ＦＥＴ）を形成する技術が用いられている。この手法
は，埋め込み酸化層（ＳｉＯ２）上の薄膜シリコンにＦ
ＥＴを形成する方法であり，従来のバルク基板に比較し
て接合容量を低減できるため，動作速度を高速化でき，
又素子分離を容易に出来るメリットを有している。中で
も，薄膜ＳＯＩ層上に形成した完全空乏型ＦＥＴは寄生
容量が小さくＳ係数（Ｓｕｂ−ｔｈｒｅｓｈｏｌｄ Ｓ
ｗｉｎｇ）がバルクに比べて小さいため低消費電力デバ
イスとして注目されている。更にチャネル空乏層幅がＳ
ＯＩ層の膜厚で決まるため，短チャネル効果抑制などに
有効である。
【０００３】これらのメリットを有するＳＯＩデバイス
の完全空乏動作を実現するためには，デバイスの微細化
に伴ってＳＯＩ層を薄膜化する必要がある。例えば，電
子情報通信学会論文誌Ｃ−II ｖｏｌ.Ｊ８１−Ｃ−II
Ｎｏ.３ ｐｐ.３１３−３１９（１９８８）に示されて
いるように，ゲート長が０．３５μｍ，０．２５μｍ，
０．１８μｍとスケーリングされるに従い，ＳＯＩ層の
膜厚は約６０ｎｍ，５０ｎｍ，４０ｎｍと薄膜化されて
きている。ゲート長０．１μｍ世代では一層薄膜化が進
み，２０ｎｍ以下のＳＯＩ層の膜厚が必要とされてい
る。
【０００４】ＳＯＩ層が薄膜化された場合，ソース／ド
レイン拡散層の寄生抵抗が上昇し，電流駆動能力の低下
が著しくなる。これを回避するため，通常，ＴｉＳｉｘ
やＣｏＳｉｘ等のシリサイドをソース及びドレイン拡散
層上に形成することにより低抵抗化が図られている。Ｃ
ｏＳｉｘシリサイドを例にとると，Ｃｏ２Ｓｉ，ＣｏＳ
ｉ，ＣｏＳｉ２の３つの反応形態で，最も抵抗の低いＣ
ｏＳｉ２層を選択的にＳＯＩ基板上に形成するために
は，Ｃｏを薄膜ＳＯＩ基板上に堆積させ，第１アニール
（５５０℃，３０秒）と第２アニール（７００℃，６０
秒）の熱反応プロセス（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａ
ｎｎｅａｌｉｎｇ：ＲＴＡ）によりＣｏＳｉ２シリサイ
ドが安定的に形成可能である事がＩＥＥＥ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，Ｖｏｌ.１５，
Ｎｏ９（１９４４）３６３にて報告されている。
【０００５】
【発明が解決しようとする課題】ところで，従来方法に
よるＳＯＩ構造を有する半導体素子の製造方法において
デバイスの微細化が進み，ＳＯＩ層が薄膜化すると，反
応により消費されるＳｉ量そのものが少なくなる為，シ
リサイド層形成時のウェハー面内組成制御が非常に困難
となってくる。更にＳＯＩ層はシリサイド層形成前まで
のさまざまなプロセスを経て次第に膜減りするため，組
成制御は益々困難となり，シリサイド層形成のための熱
処理時に欠損に至る場合が発生する。
【０００６】更にＳＯＩ基板には，面内に局所的にＳＯ
Ｉ層の膜厚が薄くなっている個所（ｌｏｃａｌ ｔｈｉ
ｎｎｉｎｇ）が存在する為，この個所でボイド（欠損な
ど）に至る率は極めて高い。その後のコンタクトホール
形成プロセスにおいて，欠損部へコンタクトホールが開
口された場合には，ホール底で欠損を介してＢＯＸ層
（Ｂｕｒｉｅｄ Ｏｘｉｄｅ Ｌａｙｅｒ）の突き抜けを
引き起こし，歩留まり（以下ＢＯＸ歩留まりと呼ぶ）を
著しく低下させる結果となる。
【０００７】本発明は，従来のＳＯＩ構造を有する半導
体素子の製造方法が有する上記問題点に鑑みてなされた
ものであり，本発明の目的は，薄膜ＳＯＩ構造を有する
半導体素子において，コンタクトホール開口時のホール
底のシリサイド層の欠損を減少させることの可能な，新
規かつ改良された半導体素子の製造方法を提供すること
である。
【０００８】
【課題を解決するための手段】上記課題を解決するた
め，本発明の第１の観点によれば，半導体素子の製造方
法において：ＳＯＩ基板のシリコン層上に，Ｃｏシリサ
イドまたは，Ｔｉシリサイドを形成するための第１のア
ニール温度を５５０℃以下にて行う第１工程と；前記シ
リサイド層上に層間酸化膜を４００℃以上５５０℃以下
で被着する第２工程と；前記層間酸化膜上に，コンタク
トホール形成用マスクとなるポリシリコン膜を４００℃
以上５５０℃以下で被着し，所望のパターンに加工する
第３工程と；前記ポリシリコン膜をマスクとして，前記
層間酸化膜にエッチングを行いコンタクトホール形成を
行う第４工程と；前記コンタクトホール形成後，低抵抗
のシリサイドを形成するための第２のアニールを行う第
５工程と；を含むことを特徴とする半導体素子の製造方
法が提供される。
【０００９】上記に説明したように，薄膜ＳＯＩ構造を
有する半導体素子のコンタクトホールエッチング前の製
造工程を，すべて５５０℃以下の温度で行うことによ
り，シリサイド層の欠損を防ぎ，ＢＯＸ突き抜け不良を
低減することが出来る。
【００１０】ここで，第１のアニール温度は，シリサイ
ドがＣｏシリサイドの場合，４５０℃以上５５０℃以下
であり，シリサイドがＴｉシリサイドの場合，４５０℃
以上５５０℃以下であることが好ましい。
【００１１】こうして，第１のアニールをシリサイド形
成のための下限，４５０℃以上で行い，上限，５５０℃
以下で行うことにより，シリサイド層を，欠損の発生す
ることなく形成することができる。
【００１２】また，第２のアニールは，コンタクトホー
ル形成後に行い，シリサイドがＣｏシリサイドの場合，
約８００℃であり，シリサイドがＴｉシリサイドの場
合，約６５０℃と約８００℃の２段階であることが好ま
しい。
【００１３】こうして，コンタクトホール形成後に，第
２のアニールを行うことにより，コンタクトホールエッ
チング工程前に，シリサイド層の欠損を発生することな
く，低抵抗のシリサイド層を形成することが出来る。
【００１４】さらに，コンタクトホール形成用マスク
は，第１のポリシリコン膜被着後，フォトリソグラフィ
とドライエッチングによりパターン加工し，更に第２の
ポリシリコン膜被着後，ドライエッチングにてサイドウ
ォ−ルスペーサを形成することにより得られることが好
ましい。
【００１５】これにより，ＫｒＦステッパの解像限界を
越えた０．１μｍ以下の微細なホールパターンの安定し
た形成が可能となる。
【００１６】また，コンタクトホールのエッチングは，
処理ガス流量と圧力とパワーをそれぞれ，Ｃ４Ｆ８／Ｏ
２／Ａｒ＝２０／１０／５００ｓｃｃｍ，４０ｍＴｏｒ
ｒ，１６００Ｗ，或いはＣＨＦ３／ＣＯ＝３０／１７
０，３５ｍＴｏｒｒ，１６００Ｗの条件で，ドライエッ
チングすることが好ましい。
【００１７】上記条件でドライエッチングすることによ
り，５５０℃以下の低温で堆積したアモルファス状態の
シリコン膜（通常ポリシリコン膜の堆積温度は約６２０
℃）においても，コンタクトホールをエッチングするの
に十分な耐性を持つマスクとして，使用することができ
る。
【００１８】さらに，課題を解決するため，本発明の第
２の観点によれば，半導体素子の製造方法において：Ｓ
ＯＩ構造を有する基板のシリコン層に備えたソースまた
はドレイン上に，シリサイドを形成する第１工程と；前
記シリサイド及び前記シリコン層上に層間酸化膜を形成
する第２工程と；前記層間酸化膜上にマスクとなるシリ
コン膜を形成する第３工程と；前記シリコン膜をマスク
として，前記層間酸化膜にコンタクトホールを形成する
第４工程と；を含んでおり，前記第１〜前記第４工程
は，前記シリコン層にボイドが形成される温度以下で処
理されることを特徴とする半導体素子の製造方法が提供
される。
【００１９】ここで，シリコン膜のマスクは，第１のシ
リコン膜を被着後，フォトリソグラフィとドライエッチ
ングによりパターン加工し，更に第２のシリコン膜を被
着後，ドライエッチングにてサイドウォ−ルスペーサを
形成することにより得られることが好ましい。
【００２０】また，コンタクトホールの形成は，シリコ
ン膜がマスクとして充分な耐性を保持できる条件の，処
理ガス流量と圧力とパワーにて，ドライエッチングする
ことが好ましい。
【００２１】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明の半導体素子の製造方法における好適な実施の形
態について詳細に説明する。なお，本明細書及び図面に
おいて，実質的に同一の機能構成を有する構成要素につ
いては，同一の符号を付することにより重複説明を省略
する。
【００２２】図１は，本実施形態の実施例によるＳＯＩ
構造を有する半導体素子の製造方法を工程順に示したも
のである。先ず，図１（ａ）に示したように支持シリコ
ン基板１０，ＢＯＸ層２０上に形成されたＳＯＩ層３０
上に，ある最適な膜厚のＣｏ４０とキャップＴｉＮ５０
をスパッタ堆積した後，４５０℃以上５５０℃以下，例
えば，５５０℃で，３０ｓｅｃの第１アニール処理によ
り，ＣｏＳｉシリサイド層４５を形成する。ここで４５
０℃はシリサイド層形成のための下限温度であり，５５
０℃はシリサイド層に欠損を発生しないための上限温度
である。次にウェットエッチングにより，未反応Ｃｏ／
キャップＴｉＮを除去した後（図１（ｂ）），層間酸化
膜６０を，４００℃以上５５０℃以下，例えば４４０℃
のプラズマＳｉＯ２膜で形成する（図１（ｃ））。これ
は，一般的に用いられている７００℃のＬＰ−ＴＥＯＳ
ＳｉＯ２膜の形成温度よりも低温度であり，この４０
０℃は，酸化膜を形成するために必要な下限温度であ
り，５５０℃はシリサイド層の欠損を発生しないための
上限温度である。
【００２３】次に層間酸化膜６０上に，コンタクトホー
ル形成のための微細なマスクパターンの形成方法につい
て述べる。システムＬＳＩの高集積化に伴ってコンタク
トホールのサイズは益々微細化が進んでおり，ゲート長
０．１μｍ世代では，一層微細化が進み，現在量産ライ
ンで用いられているＫｒＦステッパの解像限界を遙かに
越えた０．１μｍ以下のホールサイズが要求されてく
る。これを実現するため，フォトリソグラフィで解像可
能なサイズのホールパターンをレジスト上に開口した
後，ＳＡＣ（Ｓｅｌｆ Ａｌｉｇｎ Ｃｏｎｔａｃｔ）エ
ッチングでホールを開口する手法や，テーパエッチング
を行ってホール底のサイズを０．１μｍ以下に迄縮小す
る手法，或いは種種のマスクシュリンクプロセスを導入
すること等が量産レベルで検討されている。この中で多
結晶Ｓｉ（ポリシリコン：Ｐｏｌｙ−Ｓｉ）を用いたマ
スクシュリンクプロセスでは，０．１μｍ以下の微細ホ
ールが安定に開口可能である。
【００２４】図２にＳＯＩ層上に形成したシリサイド層
上への微細ホールの開口に関して，上記Ｐｏｌｙ−Ｓｉ
マスクシュリンクプロセスを応用した場合のプロセスフ
ローを概略的に示す。先ず，ＣｏＳｉシリサイド層４５
上に，層間酸化膜６０を堆積した後，マスクとなる第１
ポリシリコン膜７０を被着し，通常のＫｒＦフォトリソ
グラフィとドライエッチングにより，０．２μｍ程度の
ホールパターン７５を形成したのが図２（ａ）である。
その上全面に第２ポリシリコン膜８０を堆積させる（図
２（ｂ））。その後，全面異方性エッチングによりポリ
シリコンサイドウォールスペーサ８５を形成する。（図
２（ｃ））。このようにして形成されたポリシリコンマ
スクのホールサイズは図２（ａ）で開口したフォトリソ
グラフィで解像できるホールサイズ（〜０．２μｍ）よ
り微細な０．１μｍ以下のパターンが形成されることに
なる。
【００２５】ただしこの時，第１ポリシリコン膜７０，
第２ポリシリコン膜８０の堆積温度は，共に，通常用い
られているポリシリコン膜の堆積温度６２０℃より低温
の４００℃以上５５０℃以下，例えば５４０℃にて行
い，ポリシリコン膜の膜質を確保しつつ，シリサイド層
上の欠損発生を防ぐ。
【００２６】次に，この上記ポリシリコンマスクを用い
てシリサイド層へのコンタクトホール９０の開口を行う
（図２（ｄ））。ところで，前記のような通常のポリシ
リコンマスクの堆積温度６２０℃より低温度領域で堆積
したポリシリコンは，アモルファス状態になっており，
通常のドライエッチング条件では，マスクとしての耐性
が不十分である。そこで，エッチング条件を，例えばダ
イポールリングマグネトロンＲＩＥ装置を用いて，処理
ガス流量と圧力とパワーの条件をそれぞれ，Ｃ ４Ｆ８／
Ｏ２／Ａｒ＝２０／１０／５００ｓｃｃｍ，４０ｍＴｏ
ｒｒ，１６００Ｗ，或いは，ＣＨＦ３／ＣＯ＝３０／１
７０，３５ｍＴｏｒｒ，１６００Ｗ，にて行うことによ
り，１μｍ深さのホールを加工するのに十分なドライエ
ッチング耐性がある事が確認されている。
【００２７】また，図１（ｂ）にて第１アニール温度５
５０℃で形成したＣｏＳｉシリサイド層４５は比抵抗が
高く，デバイスへ応用する上では実用的でない。そこで
一般には比抵抗を低下させる目的で，ＣｏＳｉ層形成
後，さらに第２アニール工程，８００℃のＲＴＡ処理を
行い，低抵抗のＣｏＳｉ２化を行う。しかしここでは，
第２アニール工程は，コンタクトホール開口後に行う。
何故なら，ＣｏＳｉシリサイド層形成直後に行うと，Ｃ
ｏＳｉ２化に伴ってＳｉを消費し，局所的なシリサイド
層の欠損が発生してしまうからである。
【００２８】コンタクトホールの開口後に，第２アニー
ル工程，８００℃のＲＴＡ処理を行い，ＣｏＳｉシリサ
イド層４５のＣｏＳｉ２シリサイド化４８を行う事によ
り（図２（ｅ）），ＣｏＳｉ２層上に発生する欠損に直
接コンタクトホールが開口されるのを避ける事が可能と
なる為，Ｃｏシリサイド下のＢＯＸ層突き抜けを防ぐ事
ができる。
【００２９】図３は，本発明の実施形態を用いて製造し
た，薄膜ＳＯＩ構造を有する半導体素子のＢＯＸ歩留ま
りを種々のＳＯＩ膜厚に対して示した実験結果である。
この図からもわかるように，ＳＯＩ膜厚が２０μｍと薄
膜になった場合においても，従来方法では殆ど０％であ
ったＢＯＸ歩留まりを１００％にする事が出来る。
【００３０】以上，添付図面を参照しながら本発明にか
かる半導体素子の製造方法の好適な実施形態について説
明したが，本発明はかかる例に限定されない。当業者で
あれば，特許請求の範囲に記載された技術的思想の範疇
内において各種の変更例または修正例に想到し得ること
は明らかであり，それらについても当然に本発明の技術
的範囲に属するものと了解される。
【００３１】
【発明の効果】以上説明したように，本発明によれば，
薄膜ＳＯＩ構造を有する半導体素子の製造方法におい
て，コンタクトホール形成前の製造工程をすべて５５０
℃以下の温度で行うことにより，シリサイド層のボイド
発生を防ぎ，コンタクトホール形成時のＢＯＸ不良を低
減することができる。
【図面の簡単な説明】
【図１】本発明の実施形態にかかる，半導体素子の製造
方法を示す工程断面図であり，（ａ）はＳＯＩ層上にＣ
ｏ及びＴＩＮを被着した後の工程断面図，（ｂ）は第１
アニールにより，ＣｏＳｉシリサイド層を形成し，未反
応ＣｏとＴＩＮを除去した後の工程断面図，（ｃ）は層
間酸化膜を被着した後の工程断面図である。
【図２】本発明の実施形態にかかる，半導体素子の製造
方法を示す工程断面図であり，（ａ）は層間酸化膜上に
第１ポリシリコン膜を被着し，パターン形成した後の工
程断面図，（ｂ）は第２ポリシリコン膜を被着した後の
工程断面図，（ｃ）は異方性エッチングにより，ポリシ
リコンサイドウォールスペーサを形成した後の工程断面
図，（ｄ）はポリシリコンをマスクとしてコンタクトホ
ールをエッチングした後の工程断面図であり，（ｅ）は
第２アニールにより，ＣｏＳｉシリサイド層をＣｏＳｉ
２シリサイド層化した後の工程断面図である。
【図３】本発明を用いて製造した半導体素子の，種々の
ＳＯＩ膜厚に対するＢＯＸ歩留まりを示した図である。
【符号の説明】
１０ 支持シリコン基板 ２０ ＢＯＸ層 ３０ ＳＯＩ層 ４０ Ｃｏ ４５ ＣｏＳｉシリサイド層 ４８ ＣｏＳｉ２シリサイド層 ５０ キャップＴＩＮ ６０ 層間酸化膜 ７０ 第１ポリシリコン膜 ７５ ホールパターン ８０ 第２ポリシリコン膜 ８５ ポリシリコンサイドウォールスペーサ ９０ コンタクトホール
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｆターム(参考） 4M104 AA09 BB20 BB25 DD02 DD04 DD07 DD08 DD16 DD79 DD80 DD84 HH04 HH14 5F033 GG03 KK01 KK25 KK27 QQ15 QQ16 QQ27 QQ31 QQ37 QQ70 QQ73 QQ82 RR04 SS13 WW03 WW05 WW07 XX03 XX31 5F110 AA06 HK05 HK33 HK40 NN23 QQ11

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子の製造方法において：ＳＯＩ
    構造を有する基板のシリコン層上に，シリサイドを形成
    するための第１のアニール温度を５５０℃以下にて行う
    第１工程と；前記シリサイド上に層間酸化膜を４００℃
    以上５５０℃以下で被着する第２工程と；前記層間酸化
    膜上に，コンタクトホール形成用マスクとなるポリシリ
    コン膜を４００℃以上５５０℃以下で被着し，所望のパ
    ターンに加工する第３工程と；前記ポリシリコン膜をマ
    スクとして，前記層間酸化膜にエッチングを行いコンタ
    クトホール形成を行う第４工程と；前記コンタクトホー
    ル形成後，低抵抗のシリサイドを形成するための第２の
    アニールを行う第５工程と；を含むことを特徴とする半
    導体素子の製造方法。
  2. 【請求項２】 前記第１工程において，前記シリサイド
    がＣｏシリサイドであり，前記第１のアニール温度が，
    ４５０℃以上５５０℃以下であることを特徴とする請求
    項１に記載の半導体素子の製造方法。
  3. 【請求項３】 前記第５工程において，前記シリサイド
    がＣｏシリサイドの場合，前記第２のアニール温度が，
    約８００℃であることを特徴とする請求項２に記載の半
    導体素子の製造方法。
  4. 【請求項４】 前記第１工程において，前記シリサイド
    がＴｉシリサイドであり，前記第１のアニール温度が，
    ４５０℃以上５５０℃以下であることを特徴とする請求
    項１に記載の半導体素子の製造方法。
  5. 【請求項５】 前記第５工程において，前記シリサイド
    がＴｉシリサイドの場合，前記第２のアニール温度が，
    約６５０℃と約８００℃の２段階であることを特徴とす
    る請求項４に記載の半導体素子の製造方法。
  6. 【請求項６】 前記第３工程において，前記コンタクト
    ホール形成用マスクは，第１のポリシリコン膜を被着
    後，フォトリソグラフィとドライエッチングによりパタ
    ーン加工し，更に第２のポリシリコン膜を被着後，ドラ
    イエッチングによりサイドウォ−ルスペーサを形成する
    ことにより得られることを特徴とする請求項１，２，
    ３，４または５のいずれかに記載の半導体素子の製造方
    法。
  7. 【請求項７】 前記第４工程において，前記エッチング
    は，処理ガス流量と圧力とパワーの条件をそれぞれ，Ｃ
    ４Ｆ８／Ｏ２／Ａｒ＝２０／１０／５００ｓｃｃｍ，４
    ０ｍＴｏｒｒ，１６００Ｗのドライエッチングにて行う
    ことを特徴とする請求項１，２，３，４，５または６の
    いずれかに記載の半導体素子の製造方法。
  8. 【請求項８】 前記第４工程において，前記エッチング
    は，処理ガス流量と圧力とパワーの条件をそれぞれ，Ｃ
    ＨＦ３／ＣＯ＝３０／１７０，３５ｍＴｏｒｒ，１６０
    ０Ｗのドライエッチングにて行うことを特徴とする請求
    項１，２，３，４，５または６のいずれかに記載の半導
    体素子の製造方法。
  9. 【請求項９】 半導体素子の製造方法において：ＳＯＩ
    構造を有する基板のシリコン層に備えたソースまたはド
    レイン上に，シリサイドを形成する第１工程と；前記シ
    リサイド及び前記シリコン層上に層間酸化膜を形成する
    第２工程と；前記層間酸化膜上にマスクとなるシリコン
    膜を形成する第３工程と；前記シリコン膜をマスクとし
    て，前記層間酸化膜にコンタクトホールを形成する第４
    工程と；を含んでおり，前記第１〜前記第４工程は，前
    記シリコン層にボイドが形成される温度以下で処理され
    ることを特徴とする半導体素子の製造方法。
  10. 【請求項１０】 前記第３工程において，前記シリコン
    膜のマスクは，第１のシリコン膜を被着後，フォトリソ
    グラフィとドライエッチングによりパターン加工し，更
    に第２のシリコン膜を被着後，ドライエッチングにより
    サイドウォ−ルスペーサを形成することにより得られる
    ことを特徴とする請求項９に記載の半導体素子の製造方
    法。
  11. 【請求項１１】 前記第４工程において，前記コンタク
    トホールの形成は，前記シリコン膜がマスクとして充分
    な耐性を保持できる条件の，処理ガス流量と圧力とパワ
    ーにて，ドライエッチングすることを特徴とする請求項
    ９または１０のいずれかに記載の半導体素子の製造方
    法。
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