JP3539946B2 - Ｓｏｉ構造を有する半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はSOI構造を有する半導体装置の製造方法、特に完全空乏型SOIデバイスのコンタクトホ−ルを形成する時に有効なドライエッチング方法に関する。
【０００２】
【従来の技術】
近年、完全空乏型SOI（fully depleted-SOI）デバイスは高速、かつ低消費電力を期待できるとあって注目されている。
【０００３】
微細なゲ−ト長の完全空乏型SOIデバイスを実現するためには、チャネル領域の不純物濃度を高め、ソ−ス領域、及びドレイン領域からの空乏層の延びを抑え、チャ−ジシェア係数を大きくすることでショ−トチャネル効果を抑える必要がある。一方、チャネル領域の不純物濃度を高くするとゲ−ト電極下の空乏層の広がりが狭くなるため、完全空乏型動作のためにはSOI層膜厚を薄くする必要がある。ゲ−ト長が200ｎｍ以下では、SOI層膜厚を20〜50ｎｍまで薄くしなければならない。このため、ソ−ス抵抗、及びドレイン抵抗が高くなり、トランジスタ特性が劣化してしまう。
【０００４】
ソ−ス抵抗、及びドレイン抵抗を低減する方法として、例えばソ−ス/ドン領域にチタンやコバルトのような高融点金属を堆積し、熱処理によって選択的に金属シリサイド層を形成するサリサイドプロセスが用いられていた。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述のとおりSOI層の膜厚は20〜50ｎｍ程度まで薄膜化され、結果としてサリサイド工程の際に高融点金属との反応で消費されるシリコン量そのものが不足するため、金属シリサイドの凝集が起こり、金属シリサイドのない部分、つまり凹部が発生する。この凹部とコンタクトホ−ルとの位置が一致する形でコンタクトホ−ルが形成させると、この凹部においてはエッチングがうまくストップせずにシリサイド層下の埋め込み酸化膜もエッチングしてしまうような不良が発生する。埋め込み酸化膜までエッチングしてしまうと、シリコン基板と配線がショートしてしまいSOIデバイスにとって重大な欠陥となる。このような不良はSOI層の薄膜化と共に加速度的に増大してくる。
【０００６】
本発明は、特に完全空乏型SOIデバイスのように、極薄の膜厚を有するSOI層に対してコンタクトホ−ルを形成する工程において、コンタクトホ−ルの形成工程を満足しつつ、コンタクトホ−ル底部にシリサイド凝集による凹部が存在する場合でも埋め込み酸化膜までエッチングされてしまうことがないドライエッチング工程を備えたSOI構造を有する半導体装置の製造方法を提供する目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、本発明のSOI構造を有する半導体装置の製造方法は、SOI層上に高融点金属を形成する工程と、熱処理によって前記高融点金属層を金属シリサイド層に変換する工程と、前記金属シリサイド層上に層間絶縁膜を形成する工程と、前記層間絶縁膜にドライエッチングによりコンタクトホ−ルを形成する工程とを有し、前記ドライエッチングはCHF3/COガスを用いて行うことを特徴とする。
【０００８】
【発明の実施の形態】
本発明のSOI構造を有する半導体装置の製造方法を容易に理解していただくため、完全空乏型SOIデバイスの製造工程のうちサリサイド工程、及びコンタクトホール形成工程について図1を用いて説明する。
【０００９】
図1（ａ）に示すように、シリコン基板１上に埋め込み酸化膜２で絶縁分離されたSOI層３が配置されるように形成される。所謂、SOI基板が準備される。このSOI基板は貼り合わせ法、SIMOX法のどちらで形成されたものでもかわまない。ここで、SOI層３は、例えば２５ｎｍの膜厚を有するように形成される。また、図示はしていないが、SOI層３に備えられた素子形成領域にはゲート電極、ソース領域、及びドレイン領域からなるトランジスタが形成されている。さらに、上述のとおり、サリサイド工程、及びコンタクトホ−ル形成工程について説明していくことを考慮し、図1（ａ）以降の工程図中のSOI層３はドレイン領域であるとして説明を進める。
【００１０】
図1（ｂ）に示すように、ドレイン領域に当たるSOI層３ｄ（以下、SOI層３ｄ）を含むSOI層３の全面に高融点金属として、コバルト４が形成される。
【００１１】
図1（ｃ）に示すように、８００℃程度の熱処理を行うことによって、コバルト４とSOI層３ｄのシリコンが反応し、金属シリサイド層５が形成される。先にも説明したが、この金属シリサイド層５はソース抵抗、及びドレイン抵抗を低減するために形成される。
【００１２】
図1（ｄ）に示すように、層間絶縁膜６として、ＳｉＯ2膜が金属シリサイド層５上に形成される。次にSOI層３ｄのドレイン領域に配線を接続するためのコンタクトホールを形成する。先ず、コンタクトホール形成のためのエッチングマスクとなるレジストパターン７を層間絶縁膜６上に形成する。
【００１３】
図1（ｅ）に示すように、エッチングマスクとなるレジストパターン７を用いて層間絶縁膜６にコンタクトホール８を形成する。
ここで説明しておきたいことは、サリサイド工程の際に高融点金属であるコバルトとの反応で消費されるシリコン量そのものが不足する場合、金属シリサイドの凝集が起こり、金属シリサイドがない部分、つまり埋め込み酸化膜２が露出するような凹部１０（図１（ｃ）参照）が形成されている。このような埋め込み酸化膜２が露出するような凹部１０上にコンタクトホール８が形成されてしまう場合、層間絶縁膜６と埋め込み酸化膜２とは実質的に同じ材料で形成されているため、両者間にはエッチング選択性がなく、エッチング除去部９が埋め込み酸化膜２に形成されてしまう。場合によっては、埋め込み酸化膜2を貫通する程度のエッチング除去部が形成されてしまうこともあった。
【００１４】
本発明の目的は、特に完全空乏型SOIデバイスのように、極薄の膜厚を有するSOI層に対してコンタクトホ−ルを形成する工程において、コンタクトホ−ルの形成工程を満足しつつ、コンタクトホ−ル底部にシリサイド凝集による凹部が存在する場合でも埋め込み酸化膜までエッチングされてしまうことがないドライエッチング工程の確立にある。
【００１５】
先ず、上記目的を達成するために、SOI層とコバルト層の夫々の膜厚を変化させたときのシリサイド凝集による凹部のでき方を測定してみた。
【００１６】
図2は、SOI層の膜厚とシリサイド凝集による凹部径との関係を示した図である。図2から明らかなように、SOI層の膜厚が26ｎｍを境にこれより膜厚が厚くなるとシリサイド凝集による凹部は発生しない。また、SOI層の膜厚が26ｎｍから薄くなる方向で、凹部径は大きくなり始め、SOI層の膜厚が10ｎｍの時が凹部径は最大値、120ｎｍを示すようになる。
【００１７】
SOI層とコバルト層の膜厚の比は、通常、SOI層：コバルト層＝5：1である。しかしながら、今回の実験では、シリサイド凝集が発生しやすい状況で行うために、SOI層とコバルト層の膜厚の比を、SOI層：コバルト層＝3：1とした。従って、SOI膜厚が10ｎｍ〜26ｎｍをベ−スに上記膜厚比から算出すると、コバルト層の膜厚を3ｎｍ〜9ｎｍに変化させたときのシリサイド凝集による凹部の発生状況をみた。
【００１８】
図3は、コバルト層の膜厚とシリサイド凝集による凹部径との関係を示した図である。図3から明らかなように、コバルト層の膜厚が3ｎｍを境にこれより膜厚が薄くなるとシリサイド凝集による凹部は発生しない。また、コバルト層の膜厚が3ｎｍから厚くなる方向で、凹部径は大きくなり始め、コバルト層の膜厚が9ｎｍでは、凹部径は90ｎｍを示すようになる。
【００１９】
上記実験から、SOI層とコバルト層の夫々の層の膜厚を変化させたときの凹部径の最大値は120ｎｍであることが分かった。
【００２０】
先にも説明させていただいたが、今回の実験はシリサイドの凝集が起こりやすい条件のSOI層とコバルト層の膜厚の比を採用し、実験を行った。従って、通常のSOI層とコバルト層の膜厚の比であるSOI層：コバルト層＝5：1の際にできる凹部径の最大値はこの120ｎｍより小さくなる事は言うまでもない。
【００２１】
よって、凹部径の最大値120ｎｍが形成された場合でも、埋め込み酸化膜までエッチングされないドライエッチング工程の確立を目指した。
【００２２】
次に、以下のような実験を試みた。
【００２３】
先にも述べたが上記実験から、SOI層とコバルト層の夫々の層の膜厚を変化させたときの凹部径の最大値は120ｎｍであることが分かった。プロセスマ−ジンを考慮し、凹部径を0〜150ｎｍまで変え、2種類のドライエッチングガスを用いたときの凹部におけるSiO2に対するエッチング速度を測定してみた。２種類のドライエッチングガスは、CHF3/CO（=30/170sccm）とC4F8/O2/Ar（=20/10/500sccm）である。RFパワーは1600W、圧力は40mTorr、電極温度は20℃とした。また、本発明の目的が、極薄の膜厚を有するSOI層に対してコンタクトホ−ルを形成する工程において、コンタクトホ−ルの形成工程を満足しつつ、コンタクトホ−ル底部にシリサイド凝集による凹部が存在する場合でも埋め込み酸化膜までエッチングされてしまうことがないドライエッチング工程の確立にある。従って、測定には、図1（ｄ）で示したようなシリサイド凝集により形成された凹部上にコンタクトホ−ルを形成するような試料を用いて行った。
【００２４】
先ず、2種類のドライエッチングガスを使った場合のシリサイド凝集により形成された凹部径とエッチング速度の関係は以下のとおりである。
【００２５】
図4に示すように、ドライエッチングガスとしてC4F8/O2/Ar を用いた場合は、凹部径が40ｎｍの場合で、既にエッチング速度1300ｎｍ/ｍｉｎに達し、これでは凹部が120nmのものが形成された場合、埋め込み酸化膜までエッチングされてしまうことは容易に理解していただけるであろう。
【００２６】
これに対して、ドライエッチングガスとしてCHF3/COを用いた場合は、図4に示すように、凹部径が40ｎｍで、エッチング速度約400ｎｍ/ｍｉｎを示し、凹部径が40ｎｍより大きくなる方向で、エッチング速度は約400ｎｍ/ｍｉｎで略一定になることが分かった。このエッチング速度400ｎｍ/ｍｉｎは、C4F8/O2/Ar を用いた場合と比較して著しく小さいことは言うまでもない。また、CHF3/COを用いた場合の特徴は、エッチング速度が凹部径に依存せず、略一定の値を示すことである。つまり、凹部径に依存せずに、エッチング速度が一定になることを見出したことにより、凹部におけるエッチング深さの制御が飛躍的に簡単にできる。具体的には、エッチング速度が一定になることを利用し、エッチング条件の設定としてエッチング時間を適宜設定することにより、簡単に埋め込み酸化膜表面でのエッチング深さを制御できる。
【００２７】
また、本発明の目標を達成するため、CHF3/COを用いた場合、層間絶縁膜へのコンタクトホ−ルの形成に支障がないか、つまり所望のコンタクトホ−ルが形成できるかが重要となる。図5に示すように、凹部径に依存せずに一定の値を示したエッチング速度400ｎｍ/ｍｉｎを用いた場合、充分にコンタクトホ−ル径を形成できることが分かった。
【００２８】
本発明の目的が達成できる裏づけについて以下で説明する。
【００２９】
コンタクトホ−ル底部にシリサイド凝集による凹部が存在する場合、エッチング速度が上昇しないCHF3/COガスの方が埋め込み酸化膜へのエッチング突き抜け抑制には向いていると思われる。CHF3/COガス、C4F8/O2/Arガスというガス系によってエッチング速度に違いが見られるメカニズムとしては、コンタクト中へ輸送されるラジカルが異なるためと思われる。エッチング速度の違いは到達するイオンフラックスと、到達するラジカルのCとFの比の違いによって生じる。C4F8/O2/Arガスではコンタクト底までエッチャントであるFを輸送しやすいラジカルが多く存在し、さらにエッチングを阻害するCはコンタクト上部で付着してしまうため、相対的にコンタクト底ではFリッチとなる。従って、コンタクト底に接続した微細孔のエッチングレートは増加することとなる。一方、CHF3/CO ガスではC4F8/O2/Arガスに比べてコンタクト底までエッチャントであるFを輸送しやすいラジカルが多く存在せず、それに加えて、エッチングを阻害するCが一旦はコンタクト上部や側壁に付着するが、側壁からの再スパッタによってコンタクト底まで輸送されやすい。従って、C4F8/O2/Arガスと比べてコンタクト底ではCの比率が多くなる。よって、コンタクト底に接続した微細孔のエッチング速度は極端に上昇するような現象は観察されない。エッチング速度が一定ではなく、エッチング速度が低下するのはイオンの衝撃効果が減少したためと思われる。
【００３０】
以上示してきたように、極薄のＳＯＩ層を用いる半導体素子においてもコンタクトエッチングをプロセスマージンを広く持つようにエッチングプロセスを設定できる。
【００３１】
【発明の効果】
上述したとおり、本発明のSOI構造を有する半導体装置の製造方法では、ドライエッチングガスとしてCHF3/COガスを用いるようにしたので、特に完全空乏型SOIデバイスのように、極薄の膜厚を有するSOI層に対してコンタクトホ−ルを形成する工程において、コンタクトホ−ルの形成工程を満足しつつ、コンタクトホ−ル底部にシリサイド凝集による凹部が存在する場合でも埋め込み酸化膜までエッチングされてしまうことがないドライエッチング工程を確立することができた。
【図面の簡単な説明】
【図1】本発明のSOI構造を有する半導体装置の製造方法の実施の形態を説明するための断面工程図。
【図2】SOI層の膜厚とシリサイド凝集による凹部径との関係を示した図。
【図3】コバルト層の膜厚とシリサイド凝集による凹部径との関係を示した図
【図4】2種類のドライエッチングガスを使った場合のシリサイド凝集により形成された凹部径とエッチング速度の関係を示す図。
【図5】2種類のドライエッチングガスを使った場合のコンタクトホ−ル径とエッチング速度の関係を示す図。
【符号の説明】
1 シリコン基板
2 埋め込む酸化膜
3 SOI層
3ｄ SOI層（ドレイン領域）
4 コバルト
5 金属シリサイド層
6 層間絶縁膜
7 レジストパターン
8 コンタクトホ−ル
9 エッチング除去部
10 凹部
【発明の属する技術分野】
本発明はSOI構造を有する半導体装置の製造方法、特に完全空乏型SOIデバイスのコンタクトホ−ルを形成する時に有効なドライエッチング方法に関する。
【０００２】
【従来の技術】
近年、完全空乏型SOI（fully depleted-SOI）デバイスは高速、かつ低消費電力を期待できるとあって注目されている。
【０００３】
微細なゲ−ト長の完全空乏型SOIデバイスを実現するためには、チャネル領域の不純物濃度を高め、ソ−ス領域、及びドレイン領域からの空乏層の延びを抑え、チャ−ジシェア係数を大きくすることでショ−トチャネル効果を抑える必要がある。一方、チャネル領域の不純物濃度を高くするとゲ−ト電極下の空乏層の広がりが狭くなるため、完全空乏型動作のためにはSOI層膜厚を薄くする必要がある。ゲ−ト長が200ｎｍ以下では、SOI層膜厚を20〜50ｎｍまで薄くしなければならない。このため、ソ−ス抵抗、及びドレイン抵抗が高くなり、トランジスタ特性が劣化してしまう。
【０００４】
ソ−ス抵抗、及びドレイン抵抗を低減する方法として、例えばソ−ス/ドン領域にチタンやコバルトのような高融点金属を堆積し、熱処理によって選択的に金属シリサイド層を形成するサリサイドプロセスが用いられていた。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述のとおりSOI層の膜厚は20〜50ｎｍ程度まで薄膜化され、結果としてサリサイド工程の際に高融点金属との反応で消費されるシリコン量そのものが不足するため、金属シリサイドの凝集が起こり、金属シリサイドのない部分、つまり凹部が発生する。この凹部とコンタクトホ−ルとの位置が一致する形でコンタクトホ−ルが形成させると、この凹部においてはエッチングがうまくストップせずにシリサイド層下の埋め込み酸化膜もエッチングしてしまうような不良が発生する。埋め込み酸化膜までエッチングしてしまうと、シリコン基板と配線がショートしてしまいSOIデバイスにとって重大な欠陥となる。このような不良はSOI層の薄膜化と共に加速度的に増大してくる。
【０００６】
本発明は、特に完全空乏型SOIデバイスのように、極薄の膜厚を有するSOI層に対してコンタクトホ−ルを形成する工程において、コンタクトホ−ルの形成工程を満足しつつ、コンタクトホ−ル底部にシリサイド凝集による凹部が存在する場合でも埋め込み酸化膜までエッチングされてしまうことがないドライエッチング工程を備えたSOI構造を有する半導体装置の製造方法を提供する目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、本発明のSOI構造を有する半導体装置の製造方法は、SOI層上に高融点金属を形成する工程と、熱処理によって前記高融点金属層を金属シリサイド層に変換する工程と、前記金属シリサイド層上に層間絶縁膜を形成する工程と、前記層間絶縁膜にドライエッチングによりコンタクトホ−ルを形成する工程とを有し、前記ドライエッチングはCHF3/COガスを用いて行うことを特徴とする。
【０００８】
【発明の実施の形態】
本発明のSOI構造を有する半導体装置の製造方法を容易に理解していただくため、完全空乏型SOIデバイスの製造工程のうちサリサイド工程、及びコンタクトホール形成工程について図1を用いて説明する。
【０００９】
図1（ａ）に示すように、シリコン基板１上に埋め込み酸化膜２で絶縁分離されたSOI層３が配置されるように形成される。所謂、SOI基板が準備される。このSOI基板は貼り合わせ法、SIMOX法のどちらで形成されたものでもかわまない。ここで、SOI層３は、例えば２５ｎｍの膜厚を有するように形成される。また、図示はしていないが、SOI層３に備えられた素子形成領域にはゲート電極、ソース領域、及びドレイン領域からなるトランジスタが形成されている。さらに、上述のとおり、サリサイド工程、及びコンタクトホ−ル形成工程について説明していくことを考慮し、図1（ａ）以降の工程図中のSOI層３はドレイン領域であるとして説明を進める。
【００１０】
図1（ｂ）に示すように、ドレイン領域に当たるSOI層３ｄ（以下、SOI層３ｄ）を含むSOI層３の全面に高融点金属として、コバルト４が形成される。
【００１１】
図1（ｃ）に示すように、８００℃程度の熱処理を行うことによって、コバルト４とSOI層３ｄのシリコンが反応し、金属シリサイド層５が形成される。先にも説明したが、この金属シリサイド層５はソース抵抗、及びドレイン抵抗を低減するために形成される。
【００１２】
図1（ｄ）に示すように、層間絶縁膜６として、ＳｉＯ2膜が金属シリサイド層５上に形成される。次にSOI層３ｄのドレイン領域に配線を接続するためのコンタクトホールを形成する。先ず、コンタクトホール形成のためのエッチングマスクとなるレジストパターン７を層間絶縁膜６上に形成する。
【００１３】
図1（ｅ）に示すように、エッチングマスクとなるレジストパターン７を用いて層間絶縁膜６にコンタクトホール８を形成する。
ここで説明しておきたいことは、サリサイド工程の際に高融点金属であるコバルトとの反応で消費されるシリコン量そのものが不足する場合、金属シリサイドの凝集が起こり、金属シリサイドがない部分、つまり埋め込み酸化膜２が露出するような凹部１０（図１（ｃ）参照）が形成されている。このような埋め込み酸化膜２が露出するような凹部１０上にコンタクトホール８が形成されてしまう場合、層間絶縁膜６と埋め込み酸化膜２とは実質的に同じ材料で形成されているため、両者間にはエッチング選択性がなく、エッチング除去部９が埋め込み酸化膜２に形成されてしまう。場合によっては、埋め込み酸化膜2を貫通する程度のエッチング除去部が形成されてしまうこともあった。
【００１４】
本発明の目的は、特に完全空乏型SOIデバイスのように、極薄の膜厚を有するSOI層に対してコンタクトホ−ルを形成する工程において、コンタクトホ−ルの形成工程を満足しつつ、コンタクトホ−ル底部にシリサイド凝集による凹部が存在する場合でも埋め込み酸化膜までエッチングされてしまうことがないドライエッチング工程の確立にある。
【００１５】
先ず、上記目的を達成するために、SOI層とコバルト層の夫々の膜厚を変化させたときのシリサイド凝集による凹部のでき方を測定してみた。
【００１６】
図2は、SOI層の膜厚とシリサイド凝集による凹部径との関係を示した図である。図2から明らかなように、SOI層の膜厚が26ｎｍを境にこれより膜厚が厚くなるとシリサイド凝集による凹部は発生しない。また、SOI層の膜厚が26ｎｍから薄くなる方向で、凹部径は大きくなり始め、SOI層の膜厚が10ｎｍの時が凹部径は最大値、120ｎｍを示すようになる。
【００１７】
SOI層とコバルト層の膜厚の比は、通常、SOI層：コバルト層＝5：1である。しかしながら、今回の実験では、シリサイド凝集が発生しやすい状況で行うために、SOI層とコバルト層の膜厚の比を、SOI層：コバルト層＝3：1とした。従って、SOI膜厚が10ｎｍ〜26ｎｍをベ−スに上記膜厚比から算出すると、コバルト層の膜厚を3ｎｍ〜9ｎｍに変化させたときのシリサイド凝集による凹部の発生状況をみた。
【００１８】
図3は、コバルト層の膜厚とシリサイド凝集による凹部径との関係を示した図である。図3から明らかなように、コバルト層の膜厚が3ｎｍを境にこれより膜厚が薄くなるとシリサイド凝集による凹部は発生しない。また、コバルト層の膜厚が3ｎｍから厚くなる方向で、凹部径は大きくなり始め、コバルト層の膜厚が9ｎｍでは、凹部径は90ｎｍを示すようになる。
【００１９】
上記実験から、SOI層とコバルト層の夫々の層の膜厚を変化させたときの凹部径の最大値は120ｎｍであることが分かった。
【００２０】
先にも説明させていただいたが、今回の実験はシリサイドの凝集が起こりやすい条件のSOI層とコバルト層の膜厚の比を採用し、実験を行った。従って、通常のSOI層とコバルト層の膜厚の比であるSOI層：コバルト層＝5：1の際にできる凹部径の最大値はこの120ｎｍより小さくなる事は言うまでもない。
【００２１】
よって、凹部径の最大値120ｎｍが形成された場合でも、埋め込み酸化膜までエッチングされないドライエッチング工程の確立を目指した。
【００２２】
次に、以下のような実験を試みた。
【００２３】
先にも述べたが上記実験から、SOI層とコバルト層の夫々の層の膜厚を変化させたときの凹部径の最大値は120ｎｍであることが分かった。プロセスマ−ジンを考慮し、凹部径を0〜150ｎｍまで変え、2種類のドライエッチングガスを用いたときの凹部におけるSiO2に対するエッチング速度を測定してみた。２種類のドライエッチングガスは、CHF3/CO（=30/170sccm）とC4F8/O2/Ar（=20/10/500sccm）である。RFパワーは1600W、圧力は40mTorr、電極温度は20℃とした。また、本発明の目的が、極薄の膜厚を有するSOI層に対してコンタクトホ−ルを形成する工程において、コンタクトホ−ルの形成工程を満足しつつ、コンタクトホ−ル底部にシリサイド凝集による凹部が存在する場合でも埋め込み酸化膜までエッチングされてしまうことがないドライエッチング工程の確立にある。従って、測定には、図1（ｄ）で示したようなシリサイド凝集により形成された凹部上にコンタクトホ−ルを形成するような試料を用いて行った。
【００２４】
先ず、2種類のドライエッチングガスを使った場合のシリサイド凝集により形成された凹部径とエッチング速度の関係は以下のとおりである。
【００２５】
図4に示すように、ドライエッチングガスとしてC4F8/O2/Ar を用いた場合は、凹部径が40ｎｍの場合で、既にエッチング速度1300ｎｍ/ｍｉｎに達し、これでは凹部が120nmのものが形成された場合、埋め込み酸化膜までエッチングされてしまうことは容易に理解していただけるであろう。
【００２６】
これに対して、ドライエッチングガスとしてCHF3/COを用いた場合は、図4に示すように、凹部径が40ｎｍで、エッチング速度約400ｎｍ/ｍｉｎを示し、凹部径が40ｎｍより大きくなる方向で、エッチング速度は約400ｎｍ/ｍｉｎで略一定になることが分かった。このエッチング速度400ｎｍ/ｍｉｎは、C4F8/O2/Ar を用いた場合と比較して著しく小さいことは言うまでもない。また、CHF3/COを用いた場合の特徴は、エッチング速度が凹部径に依存せず、略一定の値を示すことである。つまり、凹部径に依存せずに、エッチング速度が一定になることを見出したことにより、凹部におけるエッチング深さの制御が飛躍的に簡単にできる。具体的には、エッチング速度が一定になることを利用し、エッチング条件の設定としてエッチング時間を適宜設定することにより、簡単に埋め込み酸化膜表面でのエッチング深さを制御できる。
【００２７】
また、本発明の目標を達成するため、CHF3/COを用いた場合、層間絶縁膜へのコンタクトホ−ルの形成に支障がないか、つまり所望のコンタクトホ−ルが形成できるかが重要となる。図5に示すように、凹部径に依存せずに一定の値を示したエッチング速度400ｎｍ/ｍｉｎを用いた場合、充分にコンタクトホ−ル径を形成できることが分かった。
【００２８】
本発明の目的が達成できる裏づけについて以下で説明する。
【００２９】
コンタクトホ−ル底部にシリサイド凝集による凹部が存在する場合、エッチング速度が上昇しないCHF3/COガスの方が埋め込み酸化膜へのエッチング突き抜け抑制には向いていると思われる。CHF3/COガス、C4F8/O2/Arガスというガス系によってエッチング速度に違いが見られるメカニズムとしては、コンタクト中へ輸送されるラジカルが異なるためと思われる。エッチング速度の違いは到達するイオンフラックスと、到達するラジカルのCとFの比の違いによって生じる。C4F8/O2/Arガスではコンタクト底までエッチャントであるFを輸送しやすいラジカルが多く存在し、さらにエッチングを阻害するCはコンタクト上部で付着してしまうため、相対的にコンタクト底ではFリッチとなる。従って、コンタクト底に接続した微細孔のエッチングレートは増加することとなる。一方、CHF3/CO ガスではC4F8/O2/Arガスに比べてコンタクト底までエッチャントであるFを輸送しやすいラジカルが多く存在せず、それに加えて、エッチングを阻害するCが一旦はコンタクト上部や側壁に付着するが、側壁からの再スパッタによってコンタクト底まで輸送されやすい。従って、C4F8/O2/Arガスと比べてコンタクト底ではCの比率が多くなる。よって、コンタクト底に接続した微細孔のエッチング速度は極端に上昇するような現象は観察されない。エッチング速度が一定ではなく、エッチング速度が低下するのはイオンの衝撃効果が減少したためと思われる。
【００３０】
以上示してきたように、極薄のＳＯＩ層を用いる半導体素子においてもコンタクトエッチングをプロセスマージンを広く持つようにエッチングプロセスを設定できる。
【００３１】
【発明の効果】
上述したとおり、本発明のSOI構造を有する半導体装置の製造方法では、ドライエッチングガスとしてCHF3/COガスを用いるようにしたので、特に完全空乏型SOIデバイスのように、極薄の膜厚を有するSOI層に対してコンタクトホ−ルを形成する工程において、コンタクトホ−ルの形成工程を満足しつつ、コンタクトホ−ル底部にシリサイド凝集による凹部が存在する場合でも埋め込み酸化膜までエッチングされてしまうことがないドライエッチング工程を確立することができた。
【図面の簡単な説明】
【図1】本発明のSOI構造を有する半導体装置の製造方法の実施の形態を説明するための断面工程図。
【図2】SOI層の膜厚とシリサイド凝集による凹部径との関係を示した図。
【図3】コバルト層の膜厚とシリサイド凝集による凹部径との関係を示した図
【図4】2種類のドライエッチングガスを使った場合のシリサイド凝集により形成された凹部径とエッチング速度の関係を示す図。
【図5】2種類のドライエッチングガスを使った場合のコンタクトホ−ル径とエッチング速度の関係を示す図。
【符号の説明】
1 シリコン基板
2 埋め込む酸化膜
3 SOI層
3ｄ SOI層（ドレイン領域）
4 コバルト
5 金属シリサイド層
6 層間絶縁膜
7 レジストパターン
8 コンタクトホ−ル
9 エッチング除去部
10 凹部
Claims (19)
- ＳＯＩ構造を有する半導体装置の製造方法であって、
埋め込み酸化膜上に設けられたＳＯＩ層上に高融点金属層を形成する工程と、
熱処理によって前記高融点金属層を金属シリサイド層に変換する工程と、
前記変換にて径が４０〜１２０ｎｍで、前記埋め込み酸化膜が露出するような凹部が形成された前記金属シリサイド層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜にドライエッチングによりコンタクトホールを形成する工程と、を有し、
前記ドライエッチングはＣＨＦ3／ＣＯガスを用いて行うことを特徴とするＳＯＩ構造を有する半導体装置の製造方法。 - 前記半導体装置は完全空乏型ＳＯＩデバイスであることを特徴とする請求項１記載のＳＯＩ構造を有する半導体装置の製造方法。
- 前記ドライエッチングガスを用いることによってドライエッチング速度が略一定になることを利用し、エッチング時間を設定することを特徴とする請求項１または請求項２記載のＳＯＩ構造を有する半導体装置の製造方法。
- 前記高融点金属層はコバルト層であることを特徴とする請求項１〜３のいずれか１つに記載のＳＯＩ構造を有する半導体装置の製造方法。
- ＳＯＩ構造を有する半導体装置の製造方法であって、
埋め込み酸化膜上に設けられたＳＯＩ層上にソース領域、ドレイン領域、及びゲート電極を備えたトランジスタを形成する工程と、
少なくとも前記ソース領域、またはドレイン領域に位置する前記ＳＯＩ層上に高融点金属層を形成する工程と、
熱処理によって前記高融点金属層を金属シリサイド層に変換する工程と、
前記変換にて径が４０〜１２０ｎｍで、前記埋め込み酸化膜が露出するような凹部が形成された前記金属シリサイド層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜にドライエッチングによりコンタクトホールを形成する工程と、を有し、
前記ドライエッチングはＣＨＦ3／ＣＯガスを用いて行うことを特徴とするＳＯＩ構造を有する半導体装置の製造方法。 - 前記半導体装置は完全空乏型ＳＯＩデバイスであることを特徴とする請求項５記載のＳＯＩ構造を有する半導体装置の製造方法。
- 前記ドライエッチングガスを用いることによってドライエッチング速度が略一定になることを利用し、エッチング時間を設定することを特徴とする請求項５または請求項６記載のＳＯＩ構造を有する半導体装置の製造方法。
- 前記高融点金属層がコバルト層であることを特徴とする請求項５〜７のいずれか１つに記載のＳＯＩ構造を有する半導体装置の製造方法。
- ＳＯＩ構造を有する半導体装置の製造方法であって、
埋め込み酸化膜上に設けられたＳＯＩ層上に高融点金属層を形成する工程と、
熱処理によって前記高融点金属層を金属シリサイド層に変換する工程と、
前記変換にて径が４０〜１２０ｎｍで、前記埋め込み酸化膜が露出するような凹部が形成された前記金属シリサイド層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜にドライエッチングによりコンタクトホールを形成する工程と、を有し、
前記ドライエッチングは前記コンタクトホールの開口径を満足し、かつ前記コンタクトホール底部に前記金属シリサイド層変換工程により形成された前記凹部から埋め込み酸化膜へのオーバーエッチングを抑制するようなドライエッチングガスとしてＣＨＦ 3 ／ＣＯガスを用いて行われることを特徴とするＳＯＩ構造を有する半導体装置の製造方法。 - 前記半導体装置は完全空乏型ＳＯＩデバイスであることを特徴とする請求項９記載のＳＯＩ構造を有する半導体装置の製造方法。
- 前記ドライエッチングガスを用いることによってドライエッチング速度が略一定になることを利用し、エッチング時間を設定することを特徴とする請求項９または請求項１０記載のＳＯＩ構造を有する半導体装置の製造方法。
- 前記高融点金属層がコバルト層であることを特徴とする請求項９〜１１のいずれか１つに記載のＳＯＩ構造を有する半導体装置の製造方法。
- ＳＯＩ構造を有する半導体装置の製造方法であって、
埋め込み酸化膜上に設けられたＳＯＩ層上に高融点金属層を形成する工程と、
熱処理によって前記高融点金属層を金属シリサイド層に変換する工程と、
前記変換にて径が４０〜１２０ｎｍで、前記埋め込み酸化膜が露出するような凹部が形成された前記金属シリサイド層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜にドライエッチングによりコンタクトホールを形成する工程と、を有し、
前記ドライエッチングはＣＨＦ3／ＣＯガスを用い、このＣＨＦ3／ＣＯガスを用いることによってドライエッチング速度が略一定となることを特徴とするＳＯＩ構造を有する半導体装置の製造方法。 - ドライエッチング速度が略一定になることを利用し、エッチング時間を設定することを特徴とする請求項１３記載のＳＯＩ構造を有する半導体装置の製造方法。
- 前記半導体装置は完全空乏型ＳＯＩデバイスであることを特徴とする請求項１３または請求項１４記載のＳＯＩ構造を有する半導体装置の製造方法。
- 前記高融点金属層がコバルト層であることを特徴とする請求項１３〜１５のいずれか１つに記載のＳＯＩ構造を有する半導体装置の製造方法。
- 前記トランジスタのゲート長は２００ｎｍ以下であることを特徴とする請求項５〜８のいずれか１つに記載のＳＯＩ構造を有する半導体装置の製造方法。
- 前記ＳＯＩ層の膜厚は２６ｎｍ以下であることを特徴とする請求項１〜１７のいずれか１つに記載のＳＯＩ構造を有する半導体装置の製造方法。
- 前記ＳＯＩ層の膜厚の最小値は１０ｎｍであることを特徴とする請求項１８記載のＳＯＩ構造を有する半導体装置の製造方法。
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