JP2003224135A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2003224135A JP2003224135A JP2002020850A JP2002020850A JP2003224135A JP 2003224135 A JP2003224135 A JP 2003224135A JP 2002020850 A JP2002020850 A JP 2002020850A JP 2002020850 A JP2002020850 A JP 2002020850A JP 2003224135 A JP2003224135 A JP 2003224135A
- Authority
- JP
- Japan
- Prior art keywords
- film
- source
- drain
- layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 ＳＯＩ−ＭＯＳＦＥＴ等のＬＳＩの高集積
化，高性能化を図る。 【解決手段】 ＳＯＩ基板１におけるＳＯＩ層（Ｓｉ活
性層領域）３aのボディ部，ソース・ドレイン部に各々
の拡散層を形成してＭＯＳＦＥＴを構成した半導体装置
において、前記ボディ部表面に絶縁膜６aを介してゲー
ト電極６bを形成した後、ソース・ドレインエクステン
ション部に第１ソース・ドレインエクステンション層７
を形成する。また、前記ゲート電極６bに第１サイドウ
ォール８を設けてから第２ソース・ドレインエクステン
ション層９を形成した後、前記ソース・ドレイン部表面
に第１シリサイド膜１０を形成する。さらに、前記第１
サイドウォール８表面に第２サイドウォール１１を形成
してから、前記ソース・ドレイン部表面に第２シリサイ
ド膜１２を形成する。
化，高性能化を図る。 【解決手段】 ＳＯＩ基板１におけるＳＯＩ層（Ｓｉ活
性層領域）３aのボディ部，ソース・ドレイン部に各々
の拡散層を形成してＭＯＳＦＥＴを構成した半導体装置
において、前記ボディ部表面に絶縁膜６aを介してゲー
ト電極６bを形成した後、ソース・ドレインエクステン
ション部に第１ソース・ドレインエクステンション層７
を形成する。また、前記ゲート電極６bに第１サイドウ
ォール８を設けてから第２ソース・ドレインエクステン
ション層９を形成した後、前記ソース・ドレイン部表面
に第１シリサイド膜１０を形成する。さらに、前記第１
サイドウォール８表面に第２サイドウォール１１を形成
してから、前記ソース・ドレイン部表面に第２シリサイ
ド膜１２を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関するものであり、例えばＳＯＩ基板を
用いたＭＯＳトランジスタ等のＬＳＩにおいて高集積
化，高性能化を図るためのものである。
その製造方法に関するものであり、例えばＳＯＩ基板を
用いたＭＯＳトランジスタ等のＬＳＩにおいて高集積
化，高性能化を図るためのものである。
【０００２】
【従来の技術】近年、ＭＯＳトランジスタ（以下、ＭＯ
ＳＦＥＴと称する）のＬＳＩにおいて高集積化・高性能
化が求められ、埋め込み酸化膜を介して半導体基板上に
ＳＯＩ（Silicon on Insulator）層が形成された構
造、すなわちＳＯＩ基板を用いたＭＯＳＦＥＴ（以下、
ＳＯＩ−ＭＯＳＦＥＴと称する）が注目されている。こ
のＳＯＩ−ＭＯＳＦＥＴは、絶縁膜（シリコン酸化膜）
によって完全な素子間分離が行われるため、ソフトエラ
ーやラッチアップが抑制され、集積度の高いＬＳＩにお
いても高い信頼性が得られる。また、拡散層の接合容量
を減らすことができるため、スイッチングに伴う充放電
が少なくなり、高速・低消費電力化において有利にな
る。
ＳＦＥＴと称する）のＬＳＩにおいて高集積化・高性能
化が求められ、埋め込み酸化膜を介して半導体基板上に
ＳＯＩ（Silicon on Insulator）層が形成された構
造、すなわちＳＯＩ基板を用いたＭＯＳＦＥＴ（以下、
ＳＯＩ−ＭＯＳＦＥＴと称する）が注目されている。こ
のＳＯＩ−ＭＯＳＦＥＴは、絶縁膜（シリコン酸化膜）
によって完全な素子間分離が行われるため、ソフトエラ
ーやラッチアップが抑制され、集積度の高いＬＳＩにお
いても高い信頼性が得られる。また、拡散層の接合容量
を減らすことができるため、スイッチングに伴う充放電
が少なくなり、高速・低消費電力化において有利にな
る。
【０００３】このようなＳＯＩ−ＭＯＳＦＥＴは、動作
モードによって大きく２種類に分類できる。その一方
は、ゲート電極直下のボディ部に誘起される空乏層が、
そのボディ部の底面、すなわち埋め込み酸化膜との界面
にまで到達する動作モードの完全空乏型（Fully Deple
ted）ＳＯＩ−ＭＯＳＦＥＴである。その他方は、空乏
層がボディ部の底面まで到達せず、そのボディ部におい
て電気的に中性の領域が残存する動作モードの部分空乏
型（Partially Depleted）ＳＯＩ−ＭＯＳＦＥＴであ
る。
モードによって大きく２種類に分類できる。その一方
は、ゲート電極直下のボディ部に誘起される空乏層が、
そのボディ部の底面、すなわち埋め込み酸化膜との界面
にまで到達する動作モードの完全空乏型（Fully Deple
ted）ＳＯＩ−ＭＯＳＦＥＴである。その他方は、空乏
層がボディ部の底面まで到達せず、そのボディ部におい
て電気的に中性の領域が残存する動作モードの部分空乏
型（Partially Depleted）ＳＯＩ−ＭＯＳＦＥＴであ
る。
【０００４】前者の完全空乏型のＳＯＩ−ＭＯＳＦＥＴ
を作製する場合には、前記の中性の領域が残らないよう
にするため、酸化膜（すなわち、埋め込み酸化膜）上に
対し非常に薄いＳＯＩ層を均一な厚さで形成しなければ
ならず、製造プロセス上の難易度は増してしまうが、動
作特性上においてサブスレッシュホールド特性（Ｓ値特
性）が改善されるという大きなメリットが得られる。
を作製する場合には、前記の中性の領域が残らないよう
にするため、酸化膜（すなわち、埋め込み酸化膜）上に
対し非常に薄いＳＯＩ層を均一な厚さで形成しなければ
ならず、製造プロセス上の難易度は増してしまうが、動
作特性上においてサブスレッシュホールド特性（Ｓ値特
性）が改善されるという大きなメリットが得られる。
【０００５】図８は、一般的な完全空乏型ＳＯＩ−ＭＯ
ＳＦＥＴの概略構成図を示すものである。図８におい
て。まず、Ｓｉ基板８０ａ上に埋め込み酸化膜８１を介
してＳＯＩ層８２が形成されたＳＯＩ基板８０を用い、
そのＳＯＩ基板８０の主面側の一部に対して複数個の素
子分離領域８３をそれぞれ所定間隔を隔てて形成する。
ＳＦＥＴの概略構成図を示すものである。図８におい
て。まず、Ｓｉ基板８０ａ上に埋め込み酸化膜８１を介
してＳＯＩ層８２が形成されたＳＯＩ基板８０を用い、
そのＳＯＩ基板８０の主面側の一部に対して複数個の素
子分離領域８３をそれぞれ所定間隔を隔てて形成する。
【０００６】前記の各素子分離領域８３の間に位置する
Ｓｉ活性層領域（ＳＯＩ層）８２ａのボディ部（後述す
るゲート電極８４ａの直下に位置）には、所望のマスク
を用いて、例えばｎＭＯＳまたはｐＭＯＳの不純物を注
入して拡散層（図示省略）を形成し、そのボディ部表面
に対してはゲート絶縁膜８４ａを介してゲート電極８４
ｂを形成する。また、前記ゲート電極８４ｂの側壁側に
サイドウォール８５を形成してから、そのサイドウォー
ル８５および前記素子分離領域８３をマスクとして、Ｓ
ｉ活性層領域８２ａのソース・ドレイン部に不純物を注
入して拡散層（ソース・ドレイン層；図示省略）を形成
する。さらに、前記ソース・ドレイン部のシート抵抗を
低減するために、そのソース・ドレイン部表面に金属膜
を堆積し熱処理（アニール処理）してシリサイド膜８６
（およびゲート・シリサイド膜８４ｃ）を形成する。こ
のシリサイド膜８６は、後述するコンタクト孔（符号８
８）形成におけるエッチングストッパー膜として十分な
厚さに形成する。
Ｓｉ活性層領域（ＳＯＩ層）８２ａのボディ部（後述す
るゲート電極８４ａの直下に位置）には、所望のマスク
を用いて、例えばｎＭＯＳまたはｐＭＯＳの不純物を注
入して拡散層（図示省略）を形成し、そのボディ部表面
に対してはゲート絶縁膜８４ａを介してゲート電極８４
ｂを形成する。また、前記ゲート電極８４ｂの側壁側に
サイドウォール８５を形成してから、そのサイドウォー
ル８５および前記素子分離領域８３をマスクとして、Ｓ
ｉ活性層領域８２ａのソース・ドレイン部に不純物を注
入して拡散層（ソース・ドレイン層；図示省略）を形成
する。さらに、前記ソース・ドレイン部のシート抵抗を
低減するために、そのソース・ドレイン部表面に金属膜
を堆積し熱処理（アニール処理）してシリサイド膜８６
（およびゲート・シリサイド膜８４ｃ）を形成する。こ
のシリサイド膜８６は、後述するコンタクト孔（符号８
８）形成におけるエッチングストッパー膜として十分な
厚さに形成する。
【０００７】そして、前記の素子分離領域５，ソース・
ドレイン部（シリサイド膜８６），ゲート電極８４ｂ，
サイドウォール８５を覆うように層間絶縁膜８７を形成
してから、その層間絶縁膜９におけるソース・ドレイン
部（シリサイド膜８６）が位置する部分に対して、電気
的接続用のコンタクト孔８８を開孔する。
ドレイン部（シリサイド膜８６），ゲート電極８４ｂ，
サイドウォール８５を覆うように層間絶縁膜８７を形成
してから、その層間絶縁膜９におけるソース・ドレイン
部（シリサイド膜８６）が位置する部分に対して、電気
的接続用のコンタクト孔８８を開孔する。
【０００８】前記のような完全空乏型ＳＯＩ−ＭＯＳＦ
ＥＴの場合、ボディ部における電気的中性の領域が残ら
ないようにするため、酸化膜（すなわち、埋め込み酸化
膜）上に対し非常に薄いＳＯＩ層を均一な厚さで形成し
なければならず製造プロセス上の難易度は増してしまう
が、部分空乏型ＳＯＩ−ＭＯＳＦＥＴと比較すると、動
作特性上においてサブスレッシュホールド特性（Ｓ値特
性）が改善されるという大きなメリットが得られる。な
お、完全空乏化型ＳＯＩ−ＭＯＳＦＥＴでは、ゲート直
下の空乏層の厚さが埋め込み酸化膜によって制限される
ため、部分空乏型のものと比較して空乏電荷量が大幅に
減少し、代ってドレイン電流に寄与する可動電荷が増え
る。その結果、急峻なＳ特性が得られるが、例えば０．
１３μｍ世代以降で完全空乏型ＳＯＩ−ＭＯＳＦＥＴを
形成する場合には、そのＳＯＩ層の厚さを３０ｎｍ程度
以下に抑える必要がある。
ＥＴの場合、ボディ部における電気的中性の領域が残ら
ないようにするため、酸化膜（すなわち、埋め込み酸化
膜）上に対し非常に薄いＳＯＩ層を均一な厚さで形成し
なければならず製造プロセス上の難易度は増してしまう
が、部分空乏型ＳＯＩ−ＭＯＳＦＥＴと比較すると、動
作特性上においてサブスレッシュホールド特性（Ｓ値特
性）が改善されるという大きなメリットが得られる。な
お、完全空乏化型ＳＯＩ−ＭＯＳＦＥＴでは、ゲート直
下の空乏層の厚さが埋め込み酸化膜によって制限される
ため、部分空乏型のものと比較して空乏電荷量が大幅に
減少し、代ってドレイン電流に寄与する可動電荷が増え
る。その結果、急峻なＳ特性が得られるが、例えば０．
１３μｍ世代以降で完全空乏型ＳＯＩ−ＭＯＳＦＥＴを
形成する場合には、そのＳＯＩ層の厚さを３０ｎｍ程度
以下に抑える必要がある。
【０００９】すなわち、完全空乏型のＳＯＩ−ＭＯＳＦ
ＥＴによれば、非常に急峻なＳ値特性が得られた場合で
も、オフリーク電流を抑制しながら閾値電圧を下げるこ
とができるため、低い動作電圧においても十分なドレイ
ン電流を確保でき、例えば１Ｖ以下（および閾値電圧
０．３Ｖ以下）で動作するような極めて消費電力の低い
デバイスを作製することが可能となる。
ＥＴによれば、非常に急峻なＳ値特性が得られた場合で
も、オフリーク電流を抑制しながら閾値電圧を下げるこ
とができるため、低い動作電圧においても十分なドレイ
ン電流を確保でき、例えば１Ｖ以下（および閾値電圧
０．３Ｖ以下）で動作するような極めて消費電力の低い
デバイスを作製することが可能となる。
【００１０】従って、将来的に高集積・高性能の超低消
費電力デバイスのＬＳＩを製造する場合には、非常に薄
い（例えば、厚さ３０ｎｍ以下）ＳＯＩ層に対し完全空
乏型のＳＯＩ−ＭＯＳＦＥＴを構成できるプロセスの確
立が重要になってくる。
費電力デバイスのＬＳＩを製造する場合には、非常に薄
い（例えば、厚さ３０ｎｍ以下）ＳＯＩ層に対し完全空
乏型のＳＯＩ−ＭＯＳＦＥＴを構成できるプロセスの確
立が重要になってくる。
【００１１】
【発明が解決しようとする課題】しかし、前記のように
薄いＳＯＩ層を用いた場合、Ｓｉ活性層領域に対して十
分な厚さ（エッチングストッパーとして十分な厚さ）の
シリサイド膜を形成すると、前記Ｓｉ活性層領域（ソー
ス・ドレイン部におけるＳｉ層）の大部分を消費してし
まうことになる。このようにソース・ドレイン部に残存
するＳｉ層が僅かであると、その残存したＳｉ層とシリ
サイド膜との界面におけるコンタクト抵抗が上昇し、ト
ランジスタの寄生抵抗が高くなってしまう。
薄いＳＯＩ層を用いた場合、Ｓｉ活性層領域に対して十
分な厚さ（エッチングストッパーとして十分な厚さ）の
シリサイド膜を形成すると、前記Ｓｉ活性層領域（ソー
ス・ドレイン部におけるＳｉ層）の大部分を消費してし
まうことになる。このようにソース・ドレイン部に残存
するＳｉ層が僅かであると、その残存したＳｉ層とシリ
サイド膜との界面におけるコンタクト抵抗が上昇し、ト
ランジスタの寄生抵抗が高くなってしまう。
【００１２】このような問題を解決する方法として、図
９に示すようにソース・ドレイン部とボディ部との間
（ソース・ドレインエクステンション部；サイドウォー
ルの直下に位置する部分）に、高濃度（例えば、他の拡
散層よりも高濃度）の不純物を注入してソース・ドレイ
ンエクステンション層９１を形成する方法がある。この
方法によれば、前記のコンタクト抵抗を低減することは
可能であるが、トランジスタにおける閾値電圧のロール
オフ特性が急峻になってしまうため、トランジスタ形成
の観点からは適していない方法である。また、ソース・
ドレイン部に対して選択的にＳｉ層を形成し、シリサイ
ド膜８６の直下に位置するＳｉ層を厚くする方法も研究
されているが、実用（例えば、量産）できる程度には達
していない。
９に示すようにソース・ドレイン部とボディ部との間
（ソース・ドレインエクステンション部；サイドウォー
ルの直下に位置する部分）に、高濃度（例えば、他の拡
散層よりも高濃度）の不純物を注入してソース・ドレイ
ンエクステンション層９１を形成する方法がある。この
方法によれば、前記のコンタクト抵抗を低減することは
可能であるが、トランジスタにおける閾値電圧のロール
オフ特性が急峻になってしまうため、トランジスタ形成
の観点からは適していない方法である。また、ソース・
ドレイン部に対して選択的にＳｉ層を形成し、シリサイ
ド膜８６の直下に位置するＳｉ層を厚くする方法も研究
されているが、実用（例えば、量産）できる程度には達
していない。
【００１３】なお、ソース・ドレイン部に十分な厚さの
Ｓｉ層を確保するために、シリサイド膜８６を薄く形成
すると、図１０に示すようにコンタクト孔８８がシリサ
イド膜８６，Ｓｉ活性層領域８２，埋め込み酸化膜８１
を貫通し、そのコンタクト孔８８に形成されるコンタク
トプラグ（図示省略）とＳｉ基板８０ａとが接触して、
Ｓｉ基板８０ａに対するリーク電流が生じる問題があ
る。
Ｓｉ層を確保するために、シリサイド膜８６を薄く形成
すると、図１０に示すようにコンタクト孔８８がシリサ
イド膜８６，Ｓｉ活性層領域８２，埋め込み酸化膜８１
を貫通し、そのコンタクト孔８８に形成されるコンタク
トプラグ（図示省略）とＳｉ基板８０ａとが接触して、
Ｓｉ基板８０ａに対するリーク電流が生じる問題があ
る。
【００１４】本発明は前記課題に基づいてなされたもの
であり、Ｓｉ活性層領域におけるコンタクト孔が形成さ
れる部分に対して十分な厚さ（エッチングストッパーと
して十分な厚さ）のシリサイド膜を形成すると共に、そ
のシリサイド膜とＳｉ層（シリサイド膜形成後に残存す
るＳｉ層）との界面におけるコンタクト抵抗を低減し
て、トランジスタ全体の寄生抵抗を抑制し、かつ閾値電
圧のロールオフ特性を良好にする半導体装置およびその
製造方法を提供することにある。
であり、Ｓｉ活性層領域におけるコンタクト孔が形成さ
れる部分に対して十分な厚さ（エッチングストッパーと
して十分な厚さ）のシリサイド膜を形成すると共に、そ
のシリサイド膜とＳｉ層（シリサイド膜形成後に残存す
るＳｉ層）との界面におけるコンタクト抵抗を低減し
て、トランジスタ全体の寄生抵抗を抑制し、かつ閾値電
圧のロールオフ特性を良好にする半導体装置およびその
製造方法を提供することにある。
【００１５】
【課題を解決するための手段】本発明は前記の課題の解
決を図るために、Ｓｉ基板上に埋め込み酸化膜を介して
ＳＯＩ層が形成されたＳＯＩ基板を用い、そのＳＯＩ層
に複数個の素子分離領域を形成し、それら各素子分離領
域間のＳｉ活性層領域のボディ部，ソース・ドレイン部
に各々の拡散層を形成してＭＯＳＦＥＴを構成した半導
体装置において、前記Ｓｉ活性層領域のボディ部上に対
しゲート絶縁膜を介して形成されたゲート電極と、前記
ゲート電極およびゲート絶縁膜の側壁側に設けられたサ
イドウォールと、前記サイドウォール直下に位置するソ
ース・ドレインエクステンション部の一部に形成された
第１シリサイド膜と、前記ソース・ドレイン部に形成さ
れ第１シリサイド膜よりも厚い第２シリサイド膜と、前
記の素子分離領域，ソース・ドレイン部，ゲート電極，
サイドウォールを覆うように形成された層間絶縁膜と、
前記第２シリサイド膜を介してソース・ドレイン部と電
気的に接続するため前記層間絶縁膜に開孔されたコンタ
クト孔と、を備えたことを特徴とする。
決を図るために、Ｓｉ基板上に埋め込み酸化膜を介して
ＳＯＩ層が形成されたＳＯＩ基板を用い、そのＳＯＩ層
に複数個の素子分離領域を形成し、それら各素子分離領
域間のＳｉ活性層領域のボディ部，ソース・ドレイン部
に各々の拡散層を形成してＭＯＳＦＥＴを構成した半導
体装置において、前記Ｓｉ活性層領域のボディ部上に対
しゲート絶縁膜を介して形成されたゲート電極と、前記
ゲート電極およびゲート絶縁膜の側壁側に設けられたサ
イドウォールと、前記サイドウォール直下に位置するソ
ース・ドレインエクステンション部の一部に形成された
第１シリサイド膜と、前記ソース・ドレイン部に形成さ
れ第１シリサイド膜よりも厚い第２シリサイド膜と、前
記の素子分離領域，ソース・ドレイン部，ゲート電極，
サイドウォールを覆うように形成された層間絶縁膜と、
前記第２シリサイド膜を介してソース・ドレイン部と電
気的に接続するため前記層間絶縁膜に開孔されたコンタ
クト孔と、を備えたことを特徴とする。
【００１６】また、Ｓｉ基板上に埋め込み酸化膜を介し
てＳＯＩ層が形成されたＳＯＩ基板を用い、そのＳＯＩ
層に複数個の素子分離領域を形成し、それら各素子分離
領域間のＳｉ活性層領域のボディ部，ソース・ドレイン
部に各々の拡散層を形成してＭＯＳＦＥＴを構成した半
導体装置の製造方法において、前記Ｓｉ活性層領域のボ
ディ部上にゲート絶縁膜を介してゲート電極を形成する
工程と、前記Ｓｉ活性層領域に不純物を注入してソース
・ドレインエクステンション層を形成する工程と、前記
ゲート電極およびゲート絶縁膜の側壁側に第１サイドウ
ォールを設けてから、前記Ｓｉ活性層領域に第１シリサ
イド膜を形成する工程と、前記第１サイドウォール側壁
側に第２サイドウォールを設けて、前記Ｓｉ活性層領域
に第２シリサイド膜を形成する工程と、前記の素子分離
領域，ソース・ドレイン部，ゲート電極，サイドウォー
ルを覆うように層間絶縁膜を形成し、その層間絶縁膜に
おける前記第２シリサイドが位置する部分に対してコン
タクト孔を開孔する工程と、を有することを特徴とす
る。
てＳＯＩ層が形成されたＳＯＩ基板を用い、そのＳＯＩ
層に複数個の素子分離領域を形成し、それら各素子分離
領域間のＳｉ活性層領域のボディ部，ソース・ドレイン
部に各々の拡散層を形成してＭＯＳＦＥＴを構成した半
導体装置の製造方法において、前記Ｓｉ活性層領域のボ
ディ部上にゲート絶縁膜を介してゲート電極を形成する
工程と、前記Ｓｉ活性層領域に不純物を注入してソース
・ドレインエクステンション層を形成する工程と、前記
ゲート電極およびゲート絶縁膜の側壁側に第１サイドウ
ォールを設けてから、前記Ｓｉ活性層領域に第１シリサ
イド膜を形成する工程と、前記第１サイドウォール側壁
側に第２サイドウォールを設けて、前記Ｓｉ活性層領域
に第２シリサイド膜を形成する工程と、前記の素子分離
領域，ソース・ドレイン部，ゲート電極，サイドウォー
ルを覆うように層間絶縁膜を形成し、その層間絶縁膜に
おける前記第２シリサイドが位置する部分に対してコン
タクト孔を開孔する工程と、を有することを特徴とす
る。
【００１７】本発明のように、Ｓｉ活性層領域に対して
十分な厚さ（コンタクト孔のエッチングストッパー膜と
して十分な厚さ）の第２シリサイド膜を形成すると共
に、ソースドレインエクステンション部（第２シリサイ
ド膜とボディ部との間）に薄い（サイドウォールの直下
に位置する部分に第２シリサイド膜よりも薄い）第１シ
リサイド膜を形成することにより、コンタクト孔形成に
起因するリーク電流を防止できると共に、前記第１シリ
サイド膜の直下に十分な厚さのＳｉ層を確保してシリサ
イド膜とＳｉ層とのコンタクト抵抗を低減することが可
能となる。
十分な厚さ（コンタクト孔のエッチングストッパー膜と
して十分な厚さ）の第２シリサイド膜を形成すると共
に、ソースドレインエクステンション部（第２シリサイ
ド膜とボディ部との間）に薄い（サイドウォールの直下
に位置する部分に第２シリサイド膜よりも薄い）第１シ
リサイド膜を形成することにより、コンタクト孔形成に
起因するリーク電流を防止できると共に、前記第１シリ
サイド膜の直下に十分な厚さのＳｉ層を確保してシリサ
イド膜とＳｉ層とのコンタクト抵抗を低減することが可
能となる。
【００１８】また、ソースドレインエクステンション部
において、第１サイドウォールを設ける前に形成する第
１ソース・ドレインエクステンション層の不純物濃度を
低く設定すると共に、第１サイドウォールを設けた後に
形成する第２ソース・ドレインエクステンション層の不
純物濃度を相対的に高く設定することにより、そのソー
ス・ドレインエクステンション部に注入される各不純物
（第１，第２ソース・ドレインエクステンション層の不
純物）の濃度を制御して、閾値電圧において良好なロー
ルオフ特性を維持できると共に、シリサイド膜とＳｉ層
とのコンタクト抵抗を低減することが可能となる。
において、第１サイドウォールを設ける前に形成する第
１ソース・ドレインエクステンション層の不純物濃度を
低く設定すると共に、第１サイドウォールを設けた後に
形成する第２ソース・ドレインエクステンション層の不
純物濃度を相対的に高く設定することにより、そのソー
ス・ドレインエクステンション部に注入される各不純物
（第１，第２ソース・ドレインエクステンション層の不
純物）の濃度を制御して、閾値電圧において良好なロー
ルオフ特性を維持できると共に、シリサイド膜とＳｉ層
とのコンタクト抵抗を低減することが可能となる。
【００１９】なお、本発明におけるＳＯＩ基板として
は、例えばＳｉやＳｉ−Ｇｅ等のように、内部に埋め込
み絶縁層が存在した各種半導体基板が揚げられる。前記
ゲート絶縁膜においては、例えばＳｉＯ2，ＳｉＮ，Ｓ
ｉＯＮ，ＳｉＯＦ等のＳｉ化合物である絶縁材料、Ｔａ
2Ｏ5等の高誘電率膜、または前記の絶縁材料，高誘電率
膜を一つ以上組み合わせて成る積層膜を挙げることがで
きる。
は、例えばＳｉやＳｉ−Ｇｅ等のように、内部に埋め込
み絶縁層が存在した各種半導体基板が揚げられる。前記
ゲート絶縁膜においては、例えばＳｉＯ2，ＳｉＮ，Ｓ
ｉＯＮ，ＳｉＯＦ等のＳｉ化合物である絶縁材料、Ｔａ
2Ｏ5等の高誘電率膜、または前記の絶縁材料，高誘電率
膜を一つ以上組み合わせて成る積層膜を挙げることがで
きる。
【００２０】本発明のゲート電極材料においては、例え
ばＢ，Ａｓ，Ｐ等の不純物を含んだ多結晶シリコン（ま
たはアモルファスシリコン）、Ｗ，Ｍｏ，Ｔａ，Ｔｉ等
の高融点金属、ＷＳｉ2，ＭｏＳｉ2，ＴｉＳｉ2，Ｃｏ
Ｓｉ2，ＮｉＳｉ等の金属シリサイド、ＷＮ，ＴａＮ，
ＴｉＮ等の金属窒化物、あるいは前記の多結晶シリコ
ン，高融点金属，金属シリサイド，金属窒化物を一つ以
上組み合わせて成る積層膜を挙げることができる。
ばＢ，Ａｓ，Ｐ等の不純物を含んだ多結晶シリコン（ま
たはアモルファスシリコン）、Ｗ，Ｍｏ，Ｔａ，Ｔｉ等
の高融点金属、ＷＳｉ2，ＭｏＳｉ2，ＴｉＳｉ2，Ｃｏ
Ｓｉ2，ＮｉＳｉ等の金属シリサイド、ＷＮ，ＴａＮ，
ＴｉＮ等の金属窒化物、あるいは前記の多結晶シリコ
ン，高融点金属，金属シリサイド，金属窒化物を一つ以
上組み合わせて成る積層膜を挙げることができる。
【００２１】本発明のＳｉ活性層領域に導入する不純物
においては、Ｂ，Ｉｎ，Ｐ，Ａｓ，Ｓｂ等の３Ａ族，５
Ａ族の各種材料を挙げることができる。前記サイドウォ
ール材料としては、ＳｉＯ2，ＳｉＮ，ＳｉＯＮ，Ｓｉ
ＯＦ等のＳｉ化合物である絶縁材料、多結晶シリコン
（またはアモルファスシリコン）、または前記の絶縁材
料，多結晶シリコンを一つ以上組み合わせて成る積層膜
を挙げることができる。
においては、Ｂ，Ｉｎ，Ｐ，Ａｓ，Ｓｂ等の３Ａ族，５
Ａ族の各種材料を挙げることができる。前記サイドウォ
ール材料としては、ＳｉＯ2，ＳｉＮ，ＳｉＯＮ，Ｓｉ
ＯＦ等のＳｉ化合物である絶縁材料、多結晶シリコン
（またはアモルファスシリコン）、または前記の絶縁材
料，多結晶シリコンを一つ以上組み合わせて成る積層膜
を挙げることができる。
【００２２】本発明のＳｉ活性層領域に形成するシリサ
イド膜においては、ＴｉＳｉ2，ＣｏＳｉ2，ＮｉＳｉ，
ＷＳｉ2，ＭｏＳｉ2等の各種材料を挙げることができ
る。
イド膜においては、ＴｉＳｉ2，ＣｏＳｉ2，ＮｉＳｉ，
ＷＳｉ2，ＭｏＳｉ2等の各種材料を挙げることができ
る。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態におけ
る半導体装置およびその製造方法を説明する。
る半導体装置およびその製造方法を説明する。
【００２４】本実施の形態では、Ｓｉ基板上に埋め込み
酸化膜（厚めの酸化膜）を介してＳＯＩ層が形成された
ＳＯＩ基板を用い、そのＳＯＩ基板の主面側の一部に対
して例えばＳＴＩ（Shallow Trench Isolation）法に
より複数個の素子分離領域をそれぞれ所定間隔を隔てて
形成する。
酸化膜（厚めの酸化膜）を介してＳＯＩ層が形成された
ＳＯＩ基板を用い、そのＳＯＩ基板の主面側の一部に対
して例えばＳＴＩ（Shallow Trench Isolation）法に
より複数個の素子分離領域をそれぞれ所定間隔を隔てて
形成する。
【００２５】前記の各素子分離領域の間に位置するＳｉ
活性層領域（ＳＯＩ層）のボディ部（後述するゲート電
極の直下に位置）には、所望のマスクを用いて、例えば
ｎＭＯＳまたはｐＭＯＳの不純物を注入してボディ用の
拡散層を形成し、その拡散層表面に対してはゲート絶縁
膜を介してゲート電極を形成する。
活性層領域（ＳＯＩ層）のボディ部（後述するゲート電
極の直下に位置）には、所望のマスクを用いて、例えば
ｎＭＯＳまたはｐＭＯＳの不純物を注入してボディ用の
拡散層を形成し、その拡散層表面に対してはゲート絶縁
膜を介してゲート電極を形成する。
【００２６】前記Ｓｉ活性層領域のソース・ドレインエ
クステンション部には、前記素子分離領域およびゲート
電極をマスクとして、比較的低濃度（後述する第２ソー
ス・ドレインエクステンション層よりも低濃度）の不純
物を注入し比較的薄膜（後述する第２ソース・ドレイン
エクステンション層およびＳＯＩ層よりも薄膜）の第１
ソース・ドレインエクステンション層を形成する。ま
た、前記ゲート電極の側壁側に第１サイドウォールを形
成してから、その第１サイドウォールおよび前記素子分
離領域をマスクとし、比較的高濃度（前記第１ソース・
ドレインエクステンション層よりも高濃度）の不純物を
注入し比較的厚い（前記第１ソース・ドレインエクステ
ンション層よりも厚い）第２ソース・ドレインエクステ
ンション層を形成する。
クステンション部には、前記素子分離領域およびゲート
電極をマスクとして、比較的低濃度（後述する第２ソー
ス・ドレインエクステンション層よりも低濃度）の不純
物を注入し比較的薄膜（後述する第２ソース・ドレイン
エクステンション層およびＳＯＩ層よりも薄膜）の第１
ソース・ドレインエクステンション層を形成する。ま
た、前記ゲート電極の側壁側に第１サイドウォールを形
成してから、その第１サイドウォールおよび前記素子分
離領域をマスクとし、比較的高濃度（前記第１ソース・
ドレインエクステンション層よりも高濃度）の不純物を
注入し比較的厚い（前記第１ソース・ドレインエクステ
ンション層よりも厚い）第２ソース・ドレインエクステ
ンション層を形成する。
【００２７】さらに、前記第１サイドウォールおよび前
記素子分離領域をマスクとし、前記ソース・ドレイン部
表面に金属膜を堆積し熱処理（アニール処理）して比較
的薄膜（後述する第２シリサイド膜よりも薄膜）の第１
シリサイド膜を形成する。加えて、前記第１サイドウォ
ール表面を覆うように第２サイドウォールを形成してか
ら、その第２サイドウォールおよび前記素子分離領域を
マスクとして、前記ソース・ドレイン部表面に金属膜を
堆積し熱処理（アニール処理）して比較的厚い（前記第
１シリサイド膜よりも厚い）第２シリサイド膜を形成す
る。
記素子分離領域をマスクとし、前記ソース・ドレイン部
表面に金属膜を堆積し熱処理（アニール処理）して比較
的薄膜（後述する第２シリサイド膜よりも薄膜）の第１
シリサイド膜を形成する。加えて、前記第１サイドウォ
ール表面を覆うように第２サイドウォールを形成してか
ら、その第２サイドウォールおよび前記素子分離領域を
マスクとして、前記ソース・ドレイン部表面に金属膜を
堆積し熱処理（アニール処理）して比較的厚い（前記第
１シリサイド膜よりも厚い）第２シリサイド膜を形成す
る。
【００２８】そして、前記の素子分離領域，ソース・ド
レイン部（第１，第２シリサイド膜），ゲート電極，サ
イドウォール（第１，第２サイドウォール）を覆うよう
に層間絶縁膜を形成してから、その層間絶縁膜における
ソース・ドレイン部（第２シリサイド膜）の位置に対し
て電気的接続用のコンタクト孔を開孔する。
レイン部（第１，第２シリサイド膜），ゲート電極，サ
イドウォール（第１，第２サイドウォール）を覆うよう
に層間絶縁膜を形成してから、その層間絶縁膜における
ソース・ドレイン部（第２シリサイド膜）の位置に対し
て電気的接続用のコンタクト孔を開孔する。
【００２９】（実施例）次に、本実施の形態における半
導体装置（ＳＯＩ−ＭＯＳＦＥＴ）およびその製造方法
の実施例を、図面（各製造工程を示す図面）を用いて詳
細に説明する。まず、図１に示すように、Ｓｉ基板１ａ
上に比較的厚い埋め込み酸化膜（例えば、厚さ１００ｎ
ｍの酸化膜）２を介して薄膜（例えば、厚さ３５ｎｍ）
のＳＯＩ層３が形成されたＳＯＩ基板１を用い、そのＳ
ＯＩ層３の表面に対して熱酸化膜４ａ（例えば、厚さ１
０ｎｍ）を形成（なお、この形成時でＳＯＩ層の厚さは
３１ｎｍ程度になる）してから、その熱酸化膜４ａ表面
にＣＭＰ（Chemical Mechanical Polish）用の保護膜
としてＳｉ3Ｎ4膜４ｂ（例えば、厚さ１００ｎｍ）を減
圧ＣＶＤ（Low Pressure Chemical Vapor Depositi
on）法により成膜した。
導体装置（ＳＯＩ−ＭＯＳＦＥＴ）およびその製造方法
の実施例を、図面（各製造工程を示す図面）を用いて詳
細に説明する。まず、図１に示すように、Ｓｉ基板１ａ
上に比較的厚い埋め込み酸化膜（例えば、厚さ１００ｎ
ｍの酸化膜）２を介して薄膜（例えば、厚さ３５ｎｍ）
のＳＯＩ層３が形成されたＳＯＩ基板１を用い、そのＳ
ＯＩ層３の表面に対して熱酸化膜４ａ（例えば、厚さ１
０ｎｍ）を形成（なお、この形成時でＳＯＩ層の厚さは
３１ｎｍ程度になる）してから、その熱酸化膜４ａ表面
にＣＭＰ（Chemical Mechanical Polish）用の保護膜
としてＳｉ3Ｎ4膜４ｂ（例えば、厚さ１００ｎｍ）を減
圧ＣＶＤ（Low Pressure Chemical Vapor Depositi
on）法により成膜した。
【００３０】そして、前記のＳｉ3Ｎ4膜４ｂにおいて後
述する素子分離領域が位置する部分のみを所望のリソグ
ラフィとエッチングとにより除去した後、その除去した
部分を介してエッチングすることにより前記ＳＯＩ層３
（および熱酸化膜４ａ）にトレンチ溝４ｃを形成した。
なお、本実施例では、前記Ｓｉ3Ｎ4膜４ｂの成膜および
エッチング，ＳＯＩ層３のエッチングをそれぞれ下記に
示す条件で行った。
述する素子分離領域が位置する部分のみを所望のリソグ
ラフィとエッチングとにより除去した後、その除去した
部分を介してエッチングすることにより前記ＳＯＩ層３
（および熱酸化膜４ａ）にトレンチ溝４ｃを形成した。
なお、本実施例では、前記Ｓｉ3Ｎ4膜４ｂの成膜および
エッチング，ＳＯＩ層３のエッチングをそれぞれ下記に
示す条件で行った。
【００３１】［Ｓｉ3Ｎ4膜４ｂの成膜条件］
・使用したガス…ＳｉＨ2Ｃｌ2／ＮＨ3／Ｎ2＝５０／２
００／２００ｓｃｃｍ ・圧力…７０Ｐａ ・基板加熱温度…７６０℃ ［Ｓｉ3Ｎ4膜４ｂのエッチング条件］ ・使用したガス…ＣＦ4／Ａｒ＝１００／９００ｓｃｃ
ｍ ・圧力…１０５Ｐａ ・基板加熱温度…１０℃ ・ＲＦ Ｐｏｗｅｒ…６００Ｗ ［ＳＯＩ層３のエッチング条件］ ・使用したガス…Ｃ4Ｆ8／Ｏ2／Ａｒ＝５／４／１００
ｓｃｃｍ ・圧力…５．３Ｐａ ・基板加熱温度…１０℃ ・ＲＦ Ｐｏｗｅｒ…４００Ｗ そして、前記のトレンチ溝４ｃの内壁を酸化して酸化膜
（例えば、厚さ５ｎｍ；図示省略）した後、そのトレン
チ溝４ｃを埋め込むようにＳｉＯ2膜を減圧ＣＶＤ法に
より成膜し、アニール処理してからトレンチ溝４ｃ以外
のＳｉＯ2膜をＣＭＰ法により除去することにより、複
数個の素子分離領域５をそれぞれ所定間隔を隔てて形成
した。なお、本実施例では、前記素子分離領域５に関す
るＳｉＯ 2膜の成膜，アニール処理，ＣＭＰをそれぞれ
下記に示す条件で行った。
００／２００ｓｃｃｍ ・圧力…７０Ｐａ ・基板加熱温度…７６０℃ ［Ｓｉ3Ｎ4膜４ｂのエッチング条件］ ・使用したガス…ＣＦ4／Ａｒ＝１００／９００ｓｃｃ
ｍ ・圧力…１０５Ｐａ ・基板加熱温度…１０℃ ・ＲＦ Ｐｏｗｅｒ…６００Ｗ ［ＳＯＩ層３のエッチング条件］ ・使用したガス…Ｃ4Ｆ8／Ｏ2／Ａｒ＝５／４／１００
ｓｃｃｍ ・圧力…５．３Ｐａ ・基板加熱温度…１０℃ ・ＲＦ Ｐｏｗｅｒ…４００Ｗ そして、前記のトレンチ溝４ｃの内壁を酸化して酸化膜
（例えば、厚さ５ｎｍ；図示省略）した後、そのトレン
チ溝４ｃを埋め込むようにＳｉＯ2膜を減圧ＣＶＤ法に
より成膜し、アニール処理してからトレンチ溝４ｃ以外
のＳｉＯ2膜をＣＭＰ法により除去することにより、複
数個の素子分離領域５をそれぞれ所定間隔を隔てて形成
した。なお、本実施例では、前記素子分離領域５に関す
るＳｉＯ 2膜の成膜，アニール処理，ＣＭＰをそれぞれ
下記に示す条件で行った。
【００３２】［ＳｉＯ2の成膜条件］
・使用したガス…ＳｉＨ4／Ｏ2／Ｎ2＝２５０／２５０
／１００ｓｃｃｍ ・圧力…１３．３Ｐａ ・基板加熱温度…５２０℃ ［ＳｉＯ2のアニール処理条件］ ・アニール温度…１０００℃ ・アニール時間…３０ｍｉｎ ［ＳｉＯ2のＣＭＰ条件］ ・研磨圧力…３００ｇ／ｃｍ2 ・回転数…定盤３０ｒｐｍ，研磨ヘッド３０ｒｐｍ ・使用した研磨パッド…ＩＣ−１０００（商品名） ・使用したスラリー…ＮＨ4ＯＨベースのスラリー（ヒ
ュームドシリカ含有） ・スラリー流量…１００ｃｃ／ｍｉｎ ・スラリー使用温度…２５〜３０℃ 次に、図２に示すように前記の残存したＳｉ3Ｎ4膜４ｂ
を、ＨＯＴリン酸を用いたウェット処理により除去し
て、前記の各素子分離領域５間のＳＯＩ層３、すなわち
Ｓｉ活性層領域３ａにおけるボディ部にｎＭＯＳ用また
はｐＭＯＳ用の不純物を注入して拡散層（図示省略）を
形成した。その後、前記の熱酸化膜４ａを除去し、その
Ｓｉ活性層領域３ａの表面に絶縁膜およびポリシリコン
（減圧ＣＶＤ法によるポリシリコン）を順次成膜してか
ら、それらポリシリコン，絶縁膜をエッチングにより所
望パターンに加工してゲート絶縁膜６ａ，ゲート電極６
ｂをそれぞれ形成した。なお、本実施例では、前記ポリ
シリコンの成膜およびエッチングをそれぞれ下記に示す
条件で行った。
／１００ｓｃｃｍ ・圧力…１３．３Ｐａ ・基板加熱温度…５２０℃ ［ＳｉＯ2のアニール処理条件］ ・アニール温度…１０００℃ ・アニール時間…３０ｍｉｎ ［ＳｉＯ2のＣＭＰ条件］ ・研磨圧力…３００ｇ／ｃｍ2 ・回転数…定盤３０ｒｐｍ，研磨ヘッド３０ｒｐｍ ・使用した研磨パッド…ＩＣ−１０００（商品名） ・使用したスラリー…ＮＨ4ＯＨベースのスラリー（ヒ
ュームドシリカ含有） ・スラリー流量…１００ｃｃ／ｍｉｎ ・スラリー使用温度…２５〜３０℃ 次に、図２に示すように前記の残存したＳｉ3Ｎ4膜４ｂ
を、ＨＯＴリン酸を用いたウェット処理により除去し
て、前記の各素子分離領域５間のＳＯＩ層３、すなわち
Ｓｉ活性層領域３ａにおけるボディ部にｎＭＯＳ用また
はｐＭＯＳ用の不純物を注入して拡散層（図示省略）を
形成した。その後、前記の熱酸化膜４ａを除去し、その
Ｓｉ活性層領域３ａの表面に絶縁膜およびポリシリコン
（減圧ＣＶＤ法によるポリシリコン）を順次成膜してか
ら、それらポリシリコン，絶縁膜をエッチングにより所
望パターンに加工してゲート絶縁膜６ａ，ゲート電極６
ｂをそれぞれ形成した。なお、本実施例では、前記ポリ
シリコンの成膜およびエッチングをそれぞれ下記に示す
条件で行った。
【００３３】［ポリシリコンの成膜条件］
・使用したガス…ＳｉＨ4／Ｎ2／Ｈｅ＝１００／２００
／４００ｓｃｃｍ ・圧力…７０Ｐａ ・基板加熱温度…６１０℃ ［ポリシリコンのエッチング条件］ ・使用したガス…Ｃ2Ｃｌ3Ｆ／ＳＦ6＝６０／１０ｓｃ
ｃｍ ・圧力…１．３Ｐａ ・基板加熱温度…２０℃ ・ＲＦ Ｐｏｗｅｒ…１５０Ｗ 次に、図３に示すように、前記ゲート電極６ｂをマスク
として、前記Ｓｉ活性層領域３ａ（ソース・ドレインエ
クステンション部）に不純物を注入し、厚さがＳｉ活性
層領域３ａよりも薄い第１ソース・ドレインエクステン
ション層７を形成した。なお、前記のように第１ソース
・ドレインエクステンション層７の不純物を注入する
際、ロールオフ特性が低下しないようにするため、その
注入エネルギーは低く抑え、かつ注入される不純物は適
切な濃度（ドーズ量）に設定（例えば、後述する第２ソ
ース・ドレインエクステンション層９よりも低濃度に設
定）する必要がある。また、前記のように第１ソース・
ドレインエクステンション層７を形成した後は、欠陥に
よる増速拡散を防ぐために、短時間熱処理（ＲＴＡ；Ra
pid Thermal Anneal）を行っても良い。本実施例で
は、前記第１ソース・ドレインエクステンション層７の
不純物の注入およびＲＴＡをそれぞれ下記に示す条件で
行った。
／４００ｓｃｃｍ ・圧力…７０Ｐａ ・基板加熱温度…６１０℃ ［ポリシリコンのエッチング条件］ ・使用したガス…Ｃ2Ｃｌ3Ｆ／ＳＦ6＝６０／１０ｓｃ
ｃｍ ・圧力…１．３Ｐａ ・基板加熱温度…２０℃ ・ＲＦ Ｐｏｗｅｒ…１５０Ｗ 次に、図３に示すように、前記ゲート電極６ｂをマスク
として、前記Ｓｉ活性層領域３ａ（ソース・ドレインエ
クステンション部）に不純物を注入し、厚さがＳｉ活性
層領域３ａよりも薄い第１ソース・ドレインエクステン
ション層７を形成した。なお、前記のように第１ソース
・ドレインエクステンション層７の不純物を注入する
際、ロールオフ特性が低下しないようにするため、その
注入エネルギーは低く抑え、かつ注入される不純物は適
切な濃度（ドーズ量）に設定（例えば、後述する第２ソ
ース・ドレインエクステンション層９よりも低濃度に設
定）する必要がある。また、前記のように第１ソース・
ドレインエクステンション層７を形成した後は、欠陥に
よる増速拡散を防ぐために、短時間熱処理（ＲＴＡ；Ra
pid Thermal Anneal）を行っても良い。本実施例で
は、前記第１ソース・ドレインエクステンション層７の
不純物の注入およびＲＴＡをそれぞれ下記に示す条件で
行った。
【００３４】［ボディ部がｎＭＯＳの場合の注入条件］
・不純物…Ａｓ+
・注入エネルギー…３ｋｅＶ
・ドーズ量…１．５×１０15／ｃｍ2
［ボディ部がｐＭＯＳの場合の注入条件］
・不純物…ＢＦ2+
・注入エネルギー…３ｋｅＶ
・ドーズ量…１×１０15／ｃｍ2
［第１ソース・ドレインエクステンション層のＲＴＡ条
件］ ・アニール温度…９５０℃ ・アニール時間…１０ｓｅｃ ・使用雰囲気…Ｎ2雰囲気中 次に、図４に示すように、まず前記ゲート電極６ｂを覆
うようにＳｉＯ2膜８ａ（例えば、厚さ１０ｎｍ）,Ｓｉ
3Ｎ4膜８ｂ（例えば、厚さ３０ｎｍ）を順次成膜し、そ
れらＳｉ3Ｎ4膜８ｂ，ＳｉＯ2膜８ａをエッチングによ
り所望パターンに加工することにより第１サイドウォー
ル８を形成した。なお、本実施例では、ＳｉＯ2膜８ａ
の成膜,Ｓｉ3Ｎ4膜８ｂの成膜を、それぞれ前記の素子
分離領域５におけるＳｉＯ2の成膜，Ｓｉ3Ｎ4膜４ｂの
成膜と同様の条件によって行った。
件］ ・アニール温度…９５０℃ ・アニール時間…１０ｓｅｃ ・使用雰囲気…Ｎ2雰囲気中 次に、図４に示すように、まず前記ゲート電極６ｂを覆
うようにＳｉＯ2膜８ａ（例えば、厚さ１０ｎｍ）,Ｓｉ
3Ｎ4膜８ｂ（例えば、厚さ３０ｎｍ）を順次成膜し、そ
れらＳｉ3Ｎ4膜８ｂ，ＳｉＯ2膜８ａをエッチングによ
り所望パターンに加工することにより第１サイドウォー
ル８を形成した。なお、本実施例では、ＳｉＯ2膜８ａ
の成膜,Ｓｉ3Ｎ4膜８ｂの成膜を、それぞれ前記の素子
分離領域５におけるＳｉＯ2の成膜，Ｓｉ3Ｎ4膜４ｂの
成膜と同様の条件によって行った。
【００３５】そして、前記第１サイドウォール８をマス
クとし、前記Ｓｉ活性層領域３ａ（ソース・ドレインエ
クステンション部）に対して不純物を前記第１ソース・
ドレインエクステンション層７よりも深く（例えば、若
干深く）注入することにより、厚さが前記第１ソース・
ドレインエクステンション層７よりも厚い第２ソース・
ドレインエクステンション層９を形成した。これによ
り、第１サイドウォール８の直下に位置する部分にのみ
第１ソース・ドレインエクステンション層７が残存する
ようになる。
クとし、前記Ｓｉ活性層領域３ａ（ソース・ドレインエ
クステンション部）に対して不純物を前記第１ソース・
ドレインエクステンション層７よりも深く（例えば、若
干深く）注入することにより、厚さが前記第１ソース・
ドレインエクステンション層７よりも厚い第２ソース・
ドレインエクステンション層９を形成した。これによ
り、第１サイドウォール８の直下に位置する部分にのみ
第１ソース・ドレインエクステンション層７が残存する
ようになる。
【００３６】なお、前記第２ソース・ドレインエクステ
ンション層９を形成する際、その不純物注入のＲｐが後
述するシリサイド膜（第１シリサイド膜１０や第２シリ
サイド膜１２）とＳｉ活性層領域３ａ（Ｓｉ層）との界
面付近に到達するようにすると共に、活性化のために前
記第２ソース・ドレインエクステンション層９において
ＲＴＡを行った。本実施例では、前記第１ソース・ドレ
インエクステンション層９の不純物の注入およびＲＴＡ
をそれぞれ下記に示す条件で行った。
ンション層９を形成する際、その不純物注入のＲｐが後
述するシリサイド膜（第１シリサイド膜１０や第２シリ
サイド膜１２）とＳｉ活性層領域３ａ（Ｓｉ層）との界
面付近に到達するようにすると共に、活性化のために前
記第２ソース・ドレインエクステンション層９において
ＲＴＡを行った。本実施例では、前記第１ソース・ドレ
インエクステンション層９の不純物の注入およびＲＴＡ
をそれぞれ下記に示す条件で行った。
【００３７】［ボディ部がｎＭＯＳの場合の注入条件］
・不純物…Ａｓ+
・注入エネルギー…２０ｋｅＶ
・ドーズ量…２×１０15／ｃｍ2
［ボディ部がｐＭＯＳの場合の注入条件］
・不純物…ＢＦ2+
・注入エネルギー…２０ｋｅＶ
・ドーズ量…２×１０15／ｃｍ2
［第１ソース・ドレインエクステンション層９のＲＴＡ
条件］ ・アニール温度…１０００℃ ・アニール時間…１０ｓｅｃ ・使用雰囲気…Ｎ2雰囲気中 次に、図５に示すように、前記Ｓｉ活性層領域３ａのソ
ース・ドレインエクステンション部（第１ソース・ドレ
インエクステンション層７，第２ソース・ドレインエク
ステンション層９）表面やゲート電極６ｂを覆うよう
に、後述する第２シリサイド膜１２に用いるものよりも
薄膜のＣｏ膜（例えば、厚さ３ｎｍ）をスパッタリング
により成膜した。そして、前記Ｃｏ膜におけるソース・
ドレインエクステンション部表面（およびゲート電極６
ｂ表面）をＲＴＡによりシリサイド化してＣｏＳｉから
成る第１シリサイド膜１０（およびゲート・シリサイド
膜６ｃ）を形成した後、そのソース・ドレイン部表面
（およびゲート電極６ｂ表面）以外のＣｏ膜（素子分離
領域５および第１サイドウォール８表面のＣｏ膜）を硫
酸加水により除去した。本実施例では、第１シリサイド
膜１０（およびゲート・シリサイド膜６ｃ）における成
膜，ＲＴＡをそれぞれ下記に示す条件で行った。
条件］ ・アニール温度…１０００℃ ・アニール時間…１０ｓｅｃ ・使用雰囲気…Ｎ2雰囲気中 次に、図５に示すように、前記Ｓｉ活性層領域３ａのソ
ース・ドレインエクステンション部（第１ソース・ドレ
インエクステンション層７，第２ソース・ドレインエク
ステンション層９）表面やゲート電極６ｂを覆うよう
に、後述する第２シリサイド膜１２に用いるものよりも
薄膜のＣｏ膜（例えば、厚さ３ｎｍ）をスパッタリング
により成膜した。そして、前記Ｃｏ膜におけるソース・
ドレインエクステンション部表面（およびゲート電極６
ｂ表面）をＲＴＡによりシリサイド化してＣｏＳｉから
成る第１シリサイド膜１０（およびゲート・シリサイド
膜６ｃ）を形成した後、そのソース・ドレイン部表面
（およびゲート電極６ｂ表面）以外のＣｏ膜（素子分離
領域５および第１サイドウォール８表面のＣｏ膜）を硫
酸加水により除去した。本実施例では、第１シリサイド
膜１０（およびゲート・シリサイド膜６ｃ）における成
膜，ＲＴＡをそれぞれ下記に示す条件で行った。
【００３８】［第１シリサイド膜１０の成膜条件］
・使用したガス…Ａｒ＝１００ｓｃｃｍ
・圧力…０．４Ｐａ
・基板加熱温度…４５０℃
・ＤＣ Ｐｏｗｅｒ…０．８ｋＷ
［第１シリサイド膜１０のＲＴＡ条件］
・アニール温度…５５０℃
・アニール時間…３０ｓｅｃ
・使用雰囲気…Ｎ2またはＮ2／Ａｒ雰囲気中
次に、図６に示すように、前記ゲート・シリサイド膜６
ｃ，第１サイドウォール８を覆うようにＳｉ3Ｎ4膜１１
ａを成膜し、そのＳｉ3Ｎ4膜１１ａにおける第１サイド
ウォール８の部分のみを残すようにエッチバックして、
第２サイドウォール１１を形成した。なお、本実施例で
は前記Ｓｉ3Ｎ4膜１１ａを前記Ｓｉ3Ｎ4膜４ｂと同様の
条件で成膜したが、第１サイドウォール８以外の下地が
第１シリサイド膜１０（ＣｏＳｉ）であるため、基板加
熱温度は６５０℃程度以下に設定することが好ましい。
ｃ，第１サイドウォール８を覆うようにＳｉ3Ｎ4膜１１
ａを成膜し、そのＳｉ3Ｎ4膜１１ａにおける第１サイド
ウォール８の部分のみを残すようにエッチバックして、
第２サイドウォール１１を形成した。なお、本実施例で
は前記Ｓｉ3Ｎ4膜１１ａを前記Ｓｉ3Ｎ4膜４ｂと同様の
条件で成膜したが、第１サイドウォール８以外の下地が
第１シリサイド膜１０（ＣｏＳｉ）であるため、基板加
熱温度は６５０℃程度以下に設定することが好ましい。
【００３９】その後、前記Ｓｉ活性層領域３ａのソース
・ドレイン部（第１シリサイド膜１０）表面，ゲート・
シリサイド膜６ｃを覆うように、前記第１シリサイド膜
１０に用いたものよりも厚いＣｏ膜（例えば、厚さ５ｎ
ｍ）をスパッタリングにより成膜した。そして、前記Ｃ
ｏ膜におけるソース・ドレイン部表面（およびゲート・
シリサイド膜６ｃ表面）のみをＲＴＡによりシリサイド
化して、ＣｏＳｉから成る第２シリサイド膜１２（およ
びゲート・シリサイド膜６ｄ）を形成した後、そのソー
ス・ドレイン部表面（およびゲート・シリサイド膜６ｄ
表面）以外のＣｏ膜（素子分離領域５および第２サイド
ウォール１１表面のＣｏ膜）を硫酸加水により除去し
た。本実施例では、前記第２シリサイド膜１２における
成膜，ＲＴＡを、それぞれ前記第１シリサイド膜１０と
同様の条件によって行った。
・ドレイン部（第１シリサイド膜１０）表面，ゲート・
シリサイド膜６ｃを覆うように、前記第１シリサイド膜
１０に用いたものよりも厚いＣｏ膜（例えば、厚さ５ｎ
ｍ）をスパッタリングにより成膜した。そして、前記Ｃ
ｏ膜におけるソース・ドレイン部表面（およびゲート・
シリサイド膜６ｃ表面）のみをＲＴＡによりシリサイド
化して、ＣｏＳｉから成る第２シリサイド膜１２（およ
びゲート・シリサイド膜６ｄ）を形成した後、そのソー
ス・ドレイン部表面（およびゲート・シリサイド膜６ｄ
表面）以外のＣｏ膜（素子分離領域５および第２サイド
ウォール１１表面のＣｏ膜）を硫酸加水により除去し
た。本実施例では、前記第２シリサイド膜１２における
成膜，ＲＴＡを、それぞれ前記第１シリサイド膜１０と
同様の条件によって行った。
【００４０】その後、前記のように形成した第１シリサ
イド膜１０，第２シリサイド膜１２において再びＲＴＡ
（以下、再ＲＴＡと称する）を行って、それらＣｏＳｉ
膜をさらにＳｉ活性層領域のＳｉ層と反応させることに
よりＣｏＳｉ2膜に変換し、前記の第１シリサイド膜１
０，第２シリサイド膜１２を十分に低抵抗化させた。本
実施例では、前記の再ＲＴＡを下記に示す条件で行っ
た。
イド膜１０，第２シリサイド膜１２において再びＲＴＡ
（以下、再ＲＴＡと称する）を行って、それらＣｏＳｉ
膜をさらにＳｉ活性層領域のＳｉ層と反応させることに
よりＣｏＳｉ2膜に変換し、前記の第１シリサイド膜１
０，第２シリサイド膜１２を十分に低抵抗化させた。本
実施例では、前記の再ＲＴＡを下記に示す条件で行っ
た。
【００４１】［再ＲＴＡ条件］
・アニール温度…７００℃
・アニール時間…３０ｓｅｃ
・使用雰囲気…Ｎ2またはＮ2／Ａｒ雰囲気中
なお、シリサイド化によりＣｏＳｉ2膜を形成する際に
消費されるＳｉ層の厚さは、スパッタリングにより成膜
されたＣｏ膜の約３．６４倍となり、得られるＣｏＳｉ
2膜の厚さにおいては前記Ｃｏ膜の約３．５２倍となる
ことが判っている。
消費されるＳｉ層の厚さは、スパッタリングにより成膜
されたＣｏ膜の約３．６４倍となり、得られるＣｏＳｉ
2膜の厚さにおいては前記Ｃｏ膜の約３．５２倍となる
ことが判っている。
【００４２】したがって、本実施例で厚さ３５ｎｍのＳ
ＯＩ層３を用いた場合、第１シリサイド膜１０において
厚さ３ｎｍのＣｏ膜を成膜すると、第２サイドウォール
の直下に位置する部分には厚さ約１０．５ｎｍ程度のＣ
ｏＳｉ2膜が形成されるため、そのＣｏＳｉ2膜の直下に
位置する部分には厚さ２０ｎｍ程度のＳｉ層が残存する
ことになる。また、第２シリサイド膜１２において５ｎ
ｍのＣｏ膜を用いると、Ｓｉ活性層領域における第１サ
イドウォール８，第２サイドウォール１１に覆われてい
ない部分に成膜されるＣｏ膜の厚さ（第１シリサイド膜
１０，第２シリサイド膜１２に用いたＣｏ膜の合計の厚
さ）は８ｎｍとなり、厚さ約２８．２ｎｍ程度のＣｏＳ
ｉ2膜が形成されるため、そのＣｏＳｉ2膜の直下に位置
する部分には極めて僅かなＳｉ層のみが残存することに
なる。
ＯＩ層３を用いた場合、第１シリサイド膜１０において
厚さ３ｎｍのＣｏ膜を成膜すると、第２サイドウォール
の直下に位置する部分には厚さ約１０．５ｎｍ程度のＣ
ｏＳｉ2膜が形成されるため、そのＣｏＳｉ2膜の直下に
位置する部分には厚さ２０ｎｍ程度のＳｉ層が残存する
ことになる。また、第２シリサイド膜１２において５ｎ
ｍのＣｏ膜を用いると、Ｓｉ活性層領域における第１サ
イドウォール８，第２サイドウォール１１に覆われてい
ない部分に成膜されるＣｏ膜の厚さ（第１シリサイド膜
１０，第２シリサイド膜１２に用いたＣｏ膜の合計の厚
さ）は８ｎｍとなり、厚さ約２８．２ｎｍ程度のＣｏＳ
ｉ2膜が形成されるため、そのＣｏＳｉ2膜の直下に位置
する部分には極めて僅かなＳｉ層のみが残存することに
なる。
【００４３】次に、図７に示すように、ＳＯＩ基板１に
おけるＳｉ活性層領域３ａのソース・ドレイン部表面，
素子分離領域５，ゲート・シリサイド膜６ｄ，第１サイ
ドウォール８，第２サイドウォール１１の表面を覆うよ
うに、減圧ＣＶＤ法により例えばＳｉＯ2膜を堆積して
層間絶縁膜１３（例えば、厚さ７００ｎｍ）を形成した
後、所望のリソグラフィとエッチングとにより、その層
間絶縁膜１３において第２シリサイド膜１２上に電気的
接続用のコンタクト孔１３ａを開孔した。本実施例で
は、コンタクト孔１３ａにおけるエッチングを下記に示
す条件で行った。
おけるＳｉ活性層領域３ａのソース・ドレイン部表面，
素子分離領域５，ゲート・シリサイド膜６ｄ，第１サイ
ドウォール８，第２サイドウォール１１の表面を覆うよ
うに、減圧ＣＶＤ法により例えばＳｉＯ2膜を堆積して
層間絶縁膜１３（例えば、厚さ７００ｎｍ）を形成した
後、所望のリソグラフィとエッチングとにより、その層
間絶縁膜１３において第２シリサイド膜１２上に電気的
接続用のコンタクト孔１３ａを開孔した。本実施例で
は、コンタクト孔１３ａにおけるエッチングを下記に示
す条件で行った。
【００４４】［コンタクト孔１３ａにおけるエッチング
条件］ ・使用したガス…Ｃ4Ｆ8／ＣＯ／Ａｒ＝１０／１００／
２００ｓｃｃｍ ・圧力…６Ｐａ ・基板加熱温度…２０℃ ・ＲＦ Ｐｏｗｅｒ…１６００Ｗ その後、前記コンタクト孔１３ａの内壁（および底部）
表面に対して、スパッタリングによるＴｉ膜（例えば、
厚さ２０ｎｍ）とＣＶＤ法によるＴｉＮ膜（例えば、厚
さ３０ｎｍ）とから成るバリアメタル１４ａを成膜し
た。そして、前記コンタクト孔１３ａに埋め込むように
ＣＶＤ法によりＷ膜を成膜し、そのコンタクト孔１３ａ
以外のＷ膜をエッチバックによって除去しコンタクトプ
ラグ１４を形成することにより。本実施例では、前記バ
リアメタル１１ａ（Ｔｉ膜およびＴｉＮ膜）における成
膜，コンタクトプラグ１１（Ｗ膜）における成膜および
エッチングを、それぞれ下記に示す条件で行った。
条件］ ・使用したガス…Ｃ4Ｆ8／ＣＯ／Ａｒ＝１０／１００／
２００ｓｃｃｍ ・圧力…６Ｐａ ・基板加熱温度…２０℃ ・ＲＦ Ｐｏｗｅｒ…１６００Ｗ その後、前記コンタクト孔１３ａの内壁（および底部）
表面に対して、スパッタリングによるＴｉ膜（例えば、
厚さ２０ｎｍ）とＣＶＤ法によるＴｉＮ膜（例えば、厚
さ３０ｎｍ）とから成るバリアメタル１４ａを成膜し
た。そして、前記コンタクト孔１３ａに埋め込むように
ＣＶＤ法によりＷ膜を成膜し、そのコンタクト孔１３ａ
以外のＷ膜をエッチバックによって除去しコンタクトプ
ラグ１４を形成することにより。本実施例では、前記バ
リアメタル１１ａ（Ｔｉ膜およびＴｉＮ膜）における成
膜，コンタクトプラグ１１（Ｗ膜）における成膜および
エッチングを、それぞれ下記に示す条件で行った。
【００４５】［Ｔｉ膜の成膜条件］
・使用したガス…Ａｒ＝１００ｓｃｃｍ
・圧力…０．４Ｐａ
・基板加熱温度…２００℃
・ＤＣ Ｐｏｗｅｒ…６ｋＷ
［ＴｉＮ膜の成膜条件］
・使用したガス…Ａｒ／Ｎ2＝２０／７０ｓｃｃｍ
・圧力…０．４Ｐａ
・基板加熱温度…２００℃
・μ波…１２ｋＷ
［Ｗ膜の成膜条件］
・使用したガス…ＷＦ6／Ｈ2／Ａｒ＝８０／５００／２
８００ｓｃｃｍ ・圧力…１０６４０Ｐａ ・基板加熱温度…４００℃ ［Ｗ膜のエッチバック条件］ ・使用したガス…ＳＦ6／Ａｒ＝１１０／９０ｓｃｃｍ ・圧力…３５Ｐａ ・ＲＦ Ｐｏｗｅｒ…２７５Ｗ 以上示したように本実施の形態によれば、ソース・ドレ
イン部におけるコンタクト孔１３ａが開孔される部分に
十分な厚さ（例えば、３０ｎｍ程度）の第２シリサイド
膜１２が形成されるため、Ｓｉ基板１ａに対するリーク
電流の発生を防止することができる。また、第２サイド
ウォール８の直下に位置する部分に形成される第１シリ
サイド膜１０を薄膜（例えば、１０ｎｍ程度）にし、そ
の第１シリサイド膜１０の直下に位置する部分に対して
十分な厚さ（例えば、２０ｎｍ程度）のＳｉ層を確保で
きるため、第１シリサイド膜１０，第２シリサイド膜１
２とＳｉ層とのコンタクト抵抗を低減することができ
る。さらに、第１サイドウォール８を形成する前に注入
する不純物のドーズ量を低く（例えば、１×１０１５／
ｃｍ２程度）抑えられるため、トランジスタ全体の寄生
抵抗を抑制し閾値電圧において良好なロールオフ特性を
保ことができる。
８００ｓｃｃｍ ・圧力…１０６４０Ｐａ ・基板加熱温度…４００℃ ［Ｗ膜のエッチバック条件］ ・使用したガス…ＳＦ6／Ａｒ＝１１０／９０ｓｃｃｍ ・圧力…３５Ｐａ ・ＲＦ Ｐｏｗｅｒ…２７５Ｗ 以上示したように本実施の形態によれば、ソース・ドレ
イン部におけるコンタクト孔１３ａが開孔される部分に
十分な厚さ（例えば、３０ｎｍ程度）の第２シリサイド
膜１２が形成されるため、Ｓｉ基板１ａに対するリーク
電流の発生を防止することができる。また、第２サイド
ウォール８の直下に位置する部分に形成される第１シリ
サイド膜１０を薄膜（例えば、１０ｎｍ程度）にし、そ
の第１シリサイド膜１０の直下に位置する部分に対して
十分な厚さ（例えば、２０ｎｍ程度）のＳｉ層を確保で
きるため、第１シリサイド膜１０，第２シリサイド膜１
２とＳｉ層とのコンタクト抵抗を低減することができ
る。さらに、第１サイドウォール８を形成する前に注入
する不純物のドーズ量を低く（例えば、１×１０１５／
ｃｍ２程度）抑えられるため、トランジスタ全体の寄生
抵抗を抑制し閾値電圧において良好なロールオフ特性を
保ことができる。
【００４６】以上、本発明において、記載された具体例
に対してのみ詳細に説明したが、本発明の技術思想の範
囲で多彩な変形および修正が可能であることは、当業者
にとって明白なことであり、このような変形および修正
が特許請求の範囲に属することは当然のことである。
に対してのみ詳細に説明したが、本発明の技術思想の範
囲で多彩な変形および修正が可能であることは、当業者
にとって明白なことであり、このような変形および修正
が特許請求の範囲に属することは当然のことである。
【００４７】例えば、本実施の形態では、第１，第２シ
リサイド膜においてＣｏＳｉ2を形成したフルサリサイ
ド構造を示したが、ゲート電極や第１，第２シリサイド
膜における材料や構造を限定するものではない。また、
ＳＯＩ基板（Ｓｉ基板，埋め込み酸化膜，ＳＯＩ層），
ゲート絶縁膜，ゲート電極材料，ボディ層，ソース・ド
レイン層等においても本実施の形態に記載した材料に限
定されるものではなく、それぞれ前記［課題を解決する
ための手段］の欄に記載した各種材料を適用した場合に
おいても、本実施の形態と同様の作用効果が得られる。
リサイド膜においてＣｏＳｉ2を形成したフルサリサイ
ド構造を示したが、ゲート電極や第１，第２シリサイド
膜における材料や構造を限定するものではない。また、
ＳＯＩ基板（Ｓｉ基板，埋め込み酸化膜，ＳＯＩ層），
ゲート絶縁膜，ゲート電極材料，ボディ層，ソース・ド
レイン層等においても本実施の形態に記載した材料に限
定されるものではなく、それぞれ前記［課題を解決する
ための手段］の欄に記載した各種材料を適用した場合に
おいても、本実施の形態と同様の作用効果が得られる。
【００４８】
【発明の効果】以上示したように本発明によれば、ＳＯ
Ｉ基板（Ｓｉ活性層領域）のコンタクト孔が位置する部
分に対して十分な厚さのシリサイド膜を形成し、そのシ
リサイド膜とＳｉ層との界面におけるコンタクト抵抗を
低減して、Ｓｉ基板に対するリーク電流やコンタクト抵
抗・寄生抵抗の上昇を抑え、閾値電圧のロールオフ特性
を良好にできるため、例えば高速・低消費電力の完全空
乏型ＳＯＩ−ＭＯＳＦＥＴを得ることが可能となる。
Ｉ基板（Ｓｉ活性層領域）のコンタクト孔が位置する部
分に対して十分な厚さのシリサイド膜を形成し、そのシ
リサイド膜とＳｉ層との界面におけるコンタクト抵抗を
低減して、Ｓｉ基板に対するリーク電流やコンタクト抵
抗・寄生抵抗の上昇を抑え、閾値電圧のロールオフ特性
を良好にできるため、例えば高速・低消費電力の完全空
乏型ＳＯＩ−ＭＯＳＦＥＴを得ることが可能となる。
【図１】本実施例における半導体装置の製造工程図（素
子分離領域の形成）。
子分離領域の形成）。
【図２】本実施例における半導体装置の製造工程図（ゲ
ート電極の形成）。
ート電極の形成）。
【図３】本実施例における半導体装置の製造工程図（第
１ソース・ドレインエクステンション層の形成）。
１ソース・ドレインエクステンション層の形成）。
【図４】本実施例における半導体装置の製造工程図（第
２ソース・ドレインエクステンション層の形成）。
２ソース・ドレインエクステンション層の形成）。
【図５】本実施例における半導体装置の製造工程図（第
１シリサイド膜の形成）。
１シリサイド膜の形成）。
【図６】本実施例における半導体装置の製造工程図（第
２シリサイド膜の形成）。
２シリサイド膜の形成）。
【図７】本実施例における半導体装置の製造工程図（コ
ンタクトプラグの形成）。
ンタクトプラグの形成）。
【図８】一般的な完全空乏型ＳＯＩ−ＭＯＳＦＥＴの概
略断面図。
略断面図。
【図９】ソース・ドレインエクステンション層を形成し
た完全空乏型ＳＯＩ−ＭＯＳＦＥＴの概略断面図。
た完全空乏型ＳＯＩ−ＭＯＳＦＥＴの概略断面図。
【図１０】薄いシリサイド膜を形成した完全空乏型ＳＯ
Ｉ−ＭＯＳＦＥＴの概略断面図。
Ｉ−ＭＯＳＦＥＴの概略断面図。
１…ＳＯＩ基板
１ａ…Ｓｉ基板
２…埋め込み酸化膜
３…ＳＯＩ層
３ａ…Ｓｉ活性層領域
５…素子分離領域
６ｂ…ゲート電極
７…第１ソース・ドレインエクステンション層
８…第１サイドウォール
９…第２ソース・ドレインエクステンション層
１０…第１シリサイド膜
１１…第２サイドウォール
１２…第２シリサイド膜
１３…層間絶縁膜
１３ａ…コンタクト孔
１４…コンタクトプラグ
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 27/08 ３２１Ｆ
27/092
29/786
Ｆターム(参考） 4M104 AA09 BB01 BB14 BB16 BB17
BB18 BB20 BB21 BB25 BB26
BB28 BB30 BB32 BB33 BB40
CC01 CC05 DD04 DD16 DD37
DD84 EE09 GG09 GG10 GG14
HH16 HH20
5F032 AA01 AA34 AA44 CA17 CA20
DA03 DA23 DA25 DA33 DA74
5F033 GG03 HH04 HH18 HH19 HH20
HH21 HH25 HH27 HH28 HH29
JJ18 JJ19 JJ33 KK25 LL04
NN06 NN07 PP15 QQ09 QQ37
QQ70 RR04 SS11 TT08 XX10
5F048 AA01 AA04 AC04 BB06 BB07
BB08 BB09 BB11 BB12 BC06
BF06 BF16 DA25 DA27 DA30
5F110 AA03 AA08 BB04 CC02 DD05
DD13 EE05 EE09 EE15 EE32
EE44 EE45 EE48 GG02 GG12
GG25 HJ01 HJ04 HJ13 HJ23
HK05 HK21 HK33 HK40 HL01
HL04 HL12 HL23 HL24 HM15
NN04 NN23 NN62 NN65 QQ19
Claims (5)
- 【請求項１】 Ｓｉ基板上に埋め込み酸化膜を介してＳ
ＯＩ層が形成されたＳＯＩ基板を用い、そのＳＯＩ層に
複数個の素子分離領域を形成し、それら各素子分離領域
間のＳｉ活性層領域のボディ部，ソース・ドレイン部に
各々の拡散層を形成してＭＯＳＦＥＴを構成した半導体
装置において、 前記Ｓｉ活性層領域のボディ部上に対しゲート絶縁膜を
介して形成されたゲート電極と、 前記ゲート電極およびゲート絶縁膜の側壁側に設けられ
たサイドウォールと、 前記サイドウォール直下に位置するソース・ドレインエ
クステンション部の一部に形成された第１シリサイド膜
と、 前記ソース・ドレイン部に形成され第１シリサイド膜よ
りも厚い第２シリサイド膜と、 前記の素子分離領域，ソース・ドレイン部，ゲート電
極，サイドウォールを覆うように形成された層間絶縁膜
と、 前記第２シリサイド膜を介してソース・ドレイン部と電
気的に接続するため前記層間絶縁膜に開孔されたコンタ
クト孔と、を備えたことを特徴とする半導体装置。 - 【請求項２】 前記ソース・ドレインエクステンション
部にソース・ドレインと同極性の不純物層を形成したこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項３】 Ｓｉ基板上に埋め込み酸化膜を介してＳ
ＯＩ層が形成されたＳＯＩ基板を用い、そのＳＯＩ層に
複数個の素子分離領域を形成し、それら各素子分離領域
間のＳｉ活性層領域のボディ部，ソース・ドレイン部に
各々の拡散層を形成してＭＯＳＦＥＴを構成した半導体
装置の製造方法において、 前記Ｓｉ活性層領域のボディ部上にゲート絶縁膜を介し
てゲート電極を形成する工程と、 前記Ｓｉ活性層領域に不純物を注入してソース・ドレイ
ンエクステンション層を形成する工程と、 前記ゲート電極およびゲート絶縁膜の側壁側に第１サイ
ドウォールを設けてから、前記Ｓｉ活性層領域に第１シ
リサイド膜を形成する工程と、 前記第１サイドウォール側壁側に第２サイドウォールを
設けて、前記Ｓｉ活性層領域に第２シリサイド膜を形成
する工程と、 前記の素子分離領域，ソース・ドレイン部，ゲート電
極，サイドウォールを覆うように層間絶縁膜を形成し、
その層間絶縁膜における前記第２シリサイドが位置する
部分に対してコンタクト孔を開孔する工程と、を有する
ことを特徴とする半導体装置の製造方法。 - 【請求項４】 前記第２シリサイド膜は第１シリサイド
膜よりも厚いことを特徴とする請求項３記載の半導体装
置の製造方法。 - 【請求項５】 前記のゲート電極を形成する工程後、前
記Ｓｉ活性層領域に不純物を注入して第１ソース・ドレ
インエクステンション層を形成し、 前記ゲート電極およびゲート絶縁膜の側壁側に第１サイ
ドウォールを設けてから前記Ｓｉ活性層領域に不純物を
注入して第２ソース・ドレインエクステンション層を形
成したことを特徴とする請求項３記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002020850A JP2003224135A (ja) | 2002-01-30 | 2002-01-30 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002020850A JP2003224135A (ja) | 2002-01-30 | 2002-01-30 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003224135A true JP2003224135A (ja) | 2003-08-08 |
Family
ID=27744235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002020850A Pending JP2003224135A (ja) | 2002-01-30 | 2002-01-30 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003224135A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007180506A (ja) * | 2005-12-02 | 2007-07-12 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| KR100809330B1 (ko) | 2006-09-04 | 2008-03-05 | 삼성전자주식회사 | 게이트 스페이서로 인한 응력이 배제된 반도체 소자 및 그제조 방법 |
| US8569170B2 (en) | 2005-12-02 | 2013-10-29 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device comprising silicide layer with varied thickness |
-
2002
- 2002-01-30 JP JP2002020850A patent/JP2003224135A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007180506A (ja) * | 2005-12-02 | 2007-07-12 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| US8569170B2 (en) | 2005-12-02 | 2013-10-29 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device comprising silicide layer with varied thickness |
| KR100809330B1 (ko) | 2006-09-04 | 2008-03-05 | 삼성전자주식회사 | 게이트 스페이서로 인한 응력이 배제된 반도체 소자 및 그제조 방법 |
| US7655525B2 (en) | 2006-09-04 | 2010-02-02 | Samsung Electronics Co., Ltd. | Semiconductor device free of gate spacer stress and method of manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7056774B2 (en) | Method of manufacturing semiconductor device | |
| JP3547419B2 (ja) | 半導体装置及びその製造方法 | |
| US6777283B2 (en) | Semiconductor device and method of manufacturing same | |
| US20050164441A1 (en) | Semiconductor device and process for producing the same | |
| US7253049B2 (en) | Method for fabricating dual work function metal gates | |
| JP3873771B2 (ja) | 半導体装置の製造方法 | |
| US8044470B2 (en) | Semiconductor device and method of fabricating the same | |
| JP2003008012A (ja) | 隆起したソース／ドレーン領域を有するトランジスタを形成する方法 | |
| US20090075477A1 (en) | Method of manufacturing semiconductor device | |
| JP2006128427A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JPH11284179A (ja) | 半導体装置およびその製造方法 | |
| JP4491858B2 (ja) | 半導体装置の製造方法 | |
| JP2008288364A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP4818499B2 (ja) | 半導体装置の製造方法 | |
| JP2003224135A (ja) | 半導体装置およびその製造方法 | |
| JP2003188386A (ja) | 半導体装置およびその製造方法 | |
| JPH10313117A (ja) | Ｍｉｓトランジスタ及びその製造方法 | |
| JP2001135821A (ja) | 半導体装置の製造方法 | |
| JP2004303799A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2003332579A (ja) | 半導体装置 | |
| JPS6362379A (ja) | 半導体装置の製造方法 | |
| JPH11297987A (ja) | 半導体装置およびその製造方法 | |
| US7960280B2 (en) | Process method to fully salicide (FUSI) both N-poly and P-poly on a CMOS flow | |
| KR100903279B1 (ko) | 반도체 소자의 제조 방법 | |
| JP2004079722A (ja) | 絶縁ゲート電界効果トランジスタの製造方法、および、当該トランジスタ |