KR100955934B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 FBC(Floating Body Cell)의 제조시 제조 단가를 절감할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 측벽에 보호막을 형성하는 단계; 및 상기 트렌치의 측벽에 보호막이 형성된 반도체 기판을 산화시켜서 노출된 트렌치 저면의 반도체 기판 부분 및 이에 수평 방향으로 연장하는 반도체 기판 활성 영역 부분 내에 서로 연결된 매몰 산화막을 형성하는 단계;를 포함한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, FBC(Floating Body Cell)의 제조시 제조 단가를 절감할 수 있는 반도체 소자의 제조방법에 관한 것이다.
최근의 반도체 산업은 반도체 소자의 집적도를 향상시키고 제조 수율을 증가시키는 방향으로 나아가고 있다. 그 한 예로서, 플로팅 바디 셀(Floating Body Cell; 이하 FBC) 구조를 갖는 반도체 소자가 제안되었다.
상기 FBC 구조를 갖는 반도체 소자는 정보를 저장하기 위한 캐패시터가 필요치 않으며, 따라서, 통상의 디램 소자와 비교해서 고집적 소자의 제조에 적용하기 유리하다는 장점이 있다.
이하에서는, 도 1을 참조하여 종래의 FBC 구조를 갖는 반도체 소자 및 그의 동작 원리를 간략하게 설명하도록 한다.
먼저, 상기 FBC 구조를 갖는 반도체 소자는, 반도체 기판(102)과 소자가 형성되는 실리콘층(106) 사이에 매몰산화막(104)이 개재된 SOI(Silicon On Insulator) 웨이퍼(100)에 구현되며, 이에 따라, 소오스 영역(112)과 드레인 영 역(114) 사이의 영역에 해당되는 트랜지스터의 바디(116)가 플로팅된 구조를 갖는다. 특별히, FBC 구조를 갖는 반도체 소자는 전하를 저장하기 위한 캐패시터가 형성되지 않는다.
이와 같은 FBC 구조를 갖는 반도체 소자에 있어서, 워드 라인(WL)을 통해 게이트(110)에 전압이 인가되어 트랜지스터가 온(On)된 후, 비트 라인(BL)을 통해 드레인 영역(114)에 전압이 인가되면, 커런트(Current)가 발생하게 된다. 그리고, 상기 커런트에 의한 드레인 영역(114)의 높은 전계(Electric Field)에 의해 전자와 정공(Hole)이 발생되며, 이렇게 발생된 정공은 소오스 영역(112)과 드레인 영역(114) 사이의 플로팅 바디(116) 내에 축적된다.
여기서, 상기 플로팅 바디(116) 내에 축적된 정공은 트랜지스터의 바디 바이어스(Body Bias)에 영향을 미치게 된다. 구체적으로, 정공이 많을수록 바디 바이어스가 증가되어 트랜지스터의 문턱전압이 낮아지며, 그 결과, 동일 전압에서의 커런트가 증가하게 된다.
이러한 FBC 구조를 갖는 반도체 소자는 캐패시터 없이도 디램 셀 동작이 가능하다는 장점을 가지며, 이러한 장점은 향후 고집적 소자를 제조하기 위한 미세 공정에서 더욱 유리하게 작용하게 될 것이다.
그러나, 종래의 FBC 구조를 갖는 반도체 소자는 각 셀마다 발생된 정공을 독립적으로 보관할 수 있도록 SOI(Silicon On Insulator) 웨이퍼를 사용해야 하는데, 상기 SOI 웨이퍼는 일반적인 실리콘 웨이퍼에 비해 제조 단가가 약 10배 이상 높기 때문에 제조 비용의 부담이 크다.
본 발명은 FBC(Floating Body Cell)의 제조시 제조 단가를 절감할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 측벽에 보호막을 형성하는 단계; 및 상기 트렌치의 측벽에 보호막이 형성된 반도체 기판을 산화시켜서 노출된 트렌치 저면의 반도체 기판 부분 및 이에 수평 방향으로 연장하는 반도체 기판 활성 영역 부분 내에 서로 연결된 매몰 산화막을 형성하는 단계;를 포함한다.
상기 보호막은 질화막으로 형성한다.
상기 트렌치의 측벽에 보호막을 형성하는 단계는, 상기 트렌치의 표면을 포함한 반도체 기판 상에 보호막을 형성하는 단계; 및 상기 보호막이 트렌치의 측벽에만 잔류되도록 상기 보호막을 스페이서 식각하는 단계;를 포함한다.
상기 트렌치의 표면을 포함한 반도체 기판 상에 보호막을 형성하는 단계 전, 상기 트렌치의 표면 상에 측벽 산화막을 형성하는 단계;를 더 포함한다.
상기 측벽 산화막은 상기 보호막의 스페이서 식각시 함께 스페이서 식각된다.
상기 보호막을 형성하는 단계 후, 상기 보호막을 스페이서 식각하는 단계 전, 상기 보호막 상에 선형 산화막을 형성하는 단계;를 더 포함한다.
상기 선형 산화막은 상기 보호막의 스페이서 식각시 함께 스페이서 식각된다.
상기 매몰 산화막을 형성하는 단계는, 습식 산화 방식으로 수행한다.
상기 매몰 산화막을 형성하는 단계 후, 상기 매몰 산화막 상에 상기 트렌치를 매립하는 소자분리막을 형성하는 단계;를 더 포함한다.
이상에서와 같이, 본 발명은 FBC(Floating Body Cell) 구조를 갖는 반도체 소자의 제조시, 종래의 SOI(Silicon On Insulator) 웨이퍼를 사용하는 대신에 활성 영역의 하부를 산화시킴으로써 반도체 기판의 활성 영역 부분이 반도체 기판 하부 전기적으로 분리되어 트랜지스터의 바디(Body)가 플로팅된 구조를 갖는 반도체 소자를 제조할 수 있다.
따라서, 본 발명은 FBC 구조를 갖는 반도체 소자를 제조시 고가의 SOI 웨이퍼 대신에 일반 웨이퍼를 사용할 수 있으며, 이를 통해, 반도체 소자의 제조 단가를 절감할 수 있다.
본 발명은, 반도체 기판의 소자분리 영역을 식각하여 트렌치를 형성한 후에 상기 트렌치의 측벽에만 산화막을 형성해서 트렌치 저면의 반도체 기판 부분을 노출시킨다. 그런 다음, 상기 노출된 반도체 기판 부분 및 상기 노출된 반도체 기판 활성 영역 부분을 산화시켜 매몰 산화막을 형성한다.
이렇게 하면, 반도체 기판의 활성 영역이 상기 활성 영역 부분에 형성된 매 몰 산화막에 의해 전기적으로 분리되어 트랜지스터의 바디가 플로팅된 플로팅 바디가 형성된다. 따라서, 본 발명은 고가의 SOI(Silicon On Insulator) 대신에 일반 웨이퍼를 사용해서 FBC(Floating Body Cell) 구조를 갖는 반도체 소자를 제조할 수 있으며, 이를 통해, 반도체 소자의 제조단가를 절감할 수 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2는 반도체 기판의 활성 영역 및 소자분리 영역이 도시된 평면도이다. 도 2의 도면부호 200은 활성 영역을, 그리고, 210은 소자분리 영역을 각각 의미한다.
도 3a 내지 도 3f는 도 2의 A―A′선에 대응하는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이며, 도 4a 내지 도 4f는 도 2의 B―B′선에 대응하는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3a 및 도 4a를 참조하면, 활성 영역 및 소자분리 영역을 갖는 반도체 기판(300) 상에 하드마스크(306)를 형성한다. 상기 하드마스크(306)는 패드 산화막(302)과 패드 질화막(304)의 적층 구조로 형성함이 바람직하며, 상기 패드 질화막(304)은, 예컨데, Si3N4막으로 형성한다. 그런 다음, 상기 하드마스크(306)를 패터닝하여 상기 반도체 기판(300)의 소자분리 영역을 노출시킨 후, 상기 노출된 소자분리 영역의 반도체 기판(300) 부분을 식각하여 트렌치(T)를 형성한다.
도 3b 및 도4b를 참조하면, 상기 트렌치(T)의 표면 상에, 예컨데, 열산 화(Thermal Oxidation) 공정을 통해 측벽 산화막(308)을 형성한다. 이어서, 상기 측벽 산화막(308)을 포함한 하드마스크(306) 상에 선형 질화막(310)을 형성하며, 그리고 나서, 상기 선형 질화막(310) 상에 선형 질화막(310)을 보호하는 선형 산화막(도시안됨)을 형성할 수도 있다.
도 3c 및 도 4c를 참조하면, 상기 선형 산화막과 선형 질화막(310) 및 측벽 산화막(308)을 스페이서 식각한다. 상기 스페이스 식각은 상기 트렌치(T)의 저면 및 하드마스크(306) 상에 형성된 선형 산화막과 선형 질화막(310) 및 측벽 산화막(308) 부분이 제거되도록 수행하며, 그 결과, 상기 트렌치(T)의 측벽에만 상기 선형 산화막과 선형 질화막(310) 및 측벽 산화막(308)이 잔류된다.
이렇게 잔류된 선형 질화막(310)은 후속으로 수행되는 습식 산화 공정시 상기 트렌치(T)의 측벽이 산화되는 것을 방지하는 보호막 역할을 한다.
도 3d 및 도 4d를 참조하면, 상기 선형 산화막과 선형 질화막(310) 및 측벽 산화막(308)이 제거되어 노출된 트렌치(T) 저면의 반도체 기판(300) 부분의 표면이 산화되도록 산화 공정을 수행하여 매몰 산화막(312)을 형성한다. 상기 산화 공정은 H2O 분위기의 습식 산화 방식으로 수행하며, 이때, 상기 습식 산화는 상기 노출된 트렌치(T) 저면의 반도체 기판(300) 부분으로부터 수평 방향으로 진행된다.
이렇게 하면, 상기 노출된 트렌치(T) 저면의 반도체 기판(300) 부분 및 상기 노출된 반도체 기판(300) 부분으로부터 수평방향으로 연장된 반도체 기판(300) 활성 영역 부분 내에 매몰 산화막(312)이 형성된다. 이러한 습식 산화 방식은 종래의 소자분리막을 형성하기 위한 로코스(LOCOS) 공정과 유사한 방식으로 진행된다.
도 5는 로코스 공정을 설명하기 위한 반도체 소자의 단면도이다.
도시된 바와 같이, 상기 로코스 공정은 반도체 기판(400) 상에 소자분리 영역을 노출시키는 하드마스크(402)를 형성한 후, 상기 노출된 반도체 기판(400) 부분을 산화시켜 산화막(404)을 형성하는 방식으로 진행한다. 이때, 상기 산화는 반도체 기판(400)의 수평 방향으로도 함께 진행되어 상기 산화막(404)의 가장자리가 뾰족해지는 버즈 빅(Bird's Beak) 현상(C)이 유발되며, 이에 따라, 활성 영역의 크기가 감소된다.
다시, 도 3d 및 도 4d를 참조하면, 본 발명은 상기 로코스 공정처럼 수평방향으로도 산화가 진행되는 습식 산화 방식을 통해, 소정 깊이의 반도체 기판(300) 활성 영역 내에, 즉, 트렌치(T)의 저면과 유사한 깊이의 반도체 기판(300) 활성 영역 내에 트렌치(T) 저면으로부터 수평방향으로 연장되는 매몰 산화막(312)을 형성할 수 있다.
상기 매몰 산화막(312)은 반도체 소자의 고집적화 추세에 따라 크기가 감소된 활성 영역의 하부의 반도체 기판(300) 내에 장축 방향(A―A′선에 대응하는 단면도) 및 단축 방향(B―B′선에 대응하는 단면도)에서 전체적으로 형성되며, 따라서, 본 발명은 반도체 기판(300)의 활성 영역을 상기 매몰 산화막(312)을 통해 전기적으로 분리할 수 있다.
도 3e 및 도 4e를 참조하면, 상기 매몰 산화막(312) 상에 상기 트렌치를 매립하도록 절연막을 증착한 후, 상기 절연막을 하드마스크가 노출될 때까지 CMP(Chemical Mechanical Polishing), 또는, 에치백(Etch Back)을 통해 제거한다. 그리고 나서, 상기 하드마스크를 제거하여 반도체 기판(300)의 활성 영역을 정의하는 소자분리막(314)을 형성한다.
도 3f 및 도 4f를 참조하면, 상기 소자분리막(314)에 의해 정의된 활성 영역에 게이트 절연막(316)과 게이트 도전막(318) 및 게이트 하드마스크막(320)을 포함하는 게이트(G)를 형성한 후, 상기 게이트(G) 양측의 활성 영역 내에 소오스 영역 및 드레인 영역(322)을 형성한 다음, 상기 게이트(G)의 측벽에 스페이서(324)를 형성한다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
여기서, 본 발명은 상기 매몰 산화막에 의해 전기적으로 분리된 활성 영역 내에 소오스 영역 및 드레인 영역을 형성함으로써, 상기 소오스 영역 및 드레인 영역 사이의 영역에 해당되는 트랜지스터의 바디(Body)가 플로팅된 FBC(Floating Body Cell)구조를 형성할 수 있다.
또한, 본 발명은 상기 FBC 구조를 갖는 반도체 소자를 형성함으로써, 소오스 영역 및 드레인 영역과 매몰 산화막으로 둘러싸인 바디 부분에 전하를 저장할 수 있으므로 캐패시터를 형성할 필요가 없으며, 이에 따라, 셀 사이즈를 감소시킬 수 있다.
게다가, 본 발명은 상기 FBC 구조를 갖는 반도체 소자를 형성함으로써, 단채널효과를 개선하고 소오스/드레인 영역 간의 간섭이 일어나는 DIBL(Drain-Induced Barrier Lowering) 현상을 최소화시킬 수 있으며, 작은 접합 용량(Junction Capacitance)을 통해 동작 속도를 개선하고 낮은 문턱 전압을 통해 소자의 저전압화를 얻을 수 있다.
아울러, 본 발명은 일반적인 실리콘 웨이퍼를 사용하여 FBC 구조를 갖는 반도체 소자를 제조함으로써, 일반적인 실리콘 웨이퍼에 비해 제조 비용이 10배 이상 큰 고가의 SOI(Silicon On Insulator) 웨이퍼를 사용하는 종래의 경우보다 제조 비용의 부담을 줄여 제조 단가를 절감할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 종래의 반도체 소자 및 그의 동작 원리를 설명하기 위한 단면도.
도 2는 반도체 기판의 활성 영역 및 소자분리 영역이 도시된 평면도.
도 3a 내지 도 3f는 도 2의 A―A′선에 대응하는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 4a 내지 도 4f는 도 2의 B―B′선에 대응하는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 5는 로코스 공정을 설명하기 위한 반도체 소자의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
300 : 반도체 기판 302 : 패드 산화막
304 : 패드 질화막 306 : 하드마스크
T : 트렌치 308 : 측벽 산화막
310 : 선형 질화막 312 : 매몰 산화막
314 : 소자분리막 316 : 게이트 절연막
318 : 게이트 도전막 320 : 게이트 하드마스크막
G : 게이트 322 : 소오스 영역 및 드레인 영역
324 : 스페이서

Claims (9)

  1. 활성 영역 및 소자분리 영역을 갖는 반도체 기판의 상기 소자분리 영역을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 측벽에 보호막을 형성하는 단계;
    상기 트렌치의 측벽에 보호막이 형성된 반도체 기판을 습식 산화 방식으로 산화시켜서, 노출된 트렌치 저면의 반도체 기판 부분 및 이에 수평 방향으로 연장하는 반도체 기판 활성 영역 부분 내에 서로 연결된 매몰 산화막을 형성하는 단계; 및
    상기 트렌치 저면의 매몰 산화막 부분 상에 상기 트렌치를 매립하는 소자분리막을 형성하는 단계;를 포함하며,
    상기 매몰 산화막은 상기 반도체 기판의 활성 영역 및 소자분리 영역 내에서 동일한 깊이에 배치되도록 형성하는 것을 특징으로 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 보호막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 트렌치의 측벽에 보호막을 형성하는 단계는,
    상기 트렌치의 표면을 포함한 반도체 기판 상에 보호막을 형성하는 단계; 및
    상기 보호막이 트렌치의 측벽에만 잔류되도록 상기 보호막을 스페이서 식각하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 트렌치의 표면을 포함한 반도체 기판 상에 보호막을 형성하는 단계 전,
    상기 트렌치의 표면 상에 측벽 산화막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 측벽 산화막은 상기 보호막의 스페이서 식각시 함께 스페이서 식각되는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 3 항에 있어서,
    상기 보호막을 형성하는 단계 후, 상기 보호막을 스페이서 식각하는 단계 전,
    상기 보호막 상에 선형 산화막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 선형 산화막은 상기 보호막의 스페이서 식각시 함께 스페이서 식각되는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 삭제
  9. 삭제
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