KR100960930B1 - Ｓｏｉ 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 센싱 마진을 증가시킬 수 있는 SOI(Silicon On Insulator) 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 SOI 소자는, 실리콘 기판 상에 매몰 산화막과 실리콘층이 차례로 적층된 구조를 가지며, 상기 매몰 산화막 내에 홈이 구비된 SOI 기판; 상기 홈 상부의 실리콘층 상에 형성된 게이트; 및 상기 게이트 양측의 실리콘층 부분 내에 상기 매몰 산화막과 그 하단부가 접하도록 형성된 접합 영역;을 포함한다.
Description
본 발명은 SOI 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 센싱 마진을 증가시킬 수 있는 SOI 소자 및 그의 제조방법에 관한 것이다.
반도체 소자의 고집적화, 고속화 및 저전력화가 진행됨에 따라, 벌크 실리콘(Bulk Silicon)으로 이루어진 기판을 대신하여 SOI 기판 이용한 반도체 소자(이하, SOI 소자)가 주목되었다. 이것은 상기 SOI 기판에 형성된 소자가 벌크 실리콘으로 이루어진 기판에 형성된 소자와 비교해서 작은 접합 용량(Junction Capacitance)에 의한 고속화, 낮은 문턱 전압에 의한 저전압화 및 완전한 소자분리에 의한 래치-업(latch-up)의 제거 등의 장점을 갖기 때문이다.
상기 SOI 소자는 소자 전체를 지지하는 실리콘 기판과, 게이트가 형성되는 실리콘층 및 상기 실리콘 기판과 실리콘층 사이에 형성된 매몰 산화막으로 이루어지는 SOI 기판 상에 형성된다. 상기 SOI 기판 상에는 게이트가 형성되며, 상기 게이트 양측 실리콘층 내에 접합 영역이 형성된다. 그리고, 상기 게이트의 양 측벽에는 스페이서가 형성된다.
이와 같은 SOI 소자는 트랜지스터의 유효 채널 길이(Effective Channel Length)를 증가시켜 상기 단채널효과를 개선할 수 있으며, 또한, 소오스 영역 및 드레인 영역 간의 간섭이 일어나는 DIBL 현상을 최소화시킨다. 또한, 상기 SOI 소자는 바디(Body) 부분이 접합 영역과 매몰 산화막에 의해 차단되어 상기 바디 부분이 플로팅되는 플로팅 바디 효과를 얻을 수 있으므로, 상기 플로팅된 바디 부분에 전하를 저장할 수 있으므로 캐패시터를 형성할 필요가 없으며, 이에 따라, 셀 사이즈를 6F2, 4F2 까지 감소시킬 수 있다는 장점이 있다.
한편, 이러한 SOI 소자의 제조시 실리콘층의 두께를 증가시켜 플로팅된 바디 부분의 부피를 증가시키는 방법이 제안된 바 있다. 상기 바디 부분의 부피가 증가되면, 바디 부분에 더 많은 전하를 저장할 수 있으므로 캐패시턴스(Capacitance)가 증가되며, 또한, 소자의 읽기 동작시 시그널(Signal)이 증가되어 센싱 마진 측면에서 우수하다.
그러나, 전술한 종래 기술은 상기 두께가 증가된 실리콘층 내에 그 아래의 매몰 산화막과 접하도록 깊은 깊이의 접합 영역을 형성하기가 용이하지 않으며, 이 때문에, 상기 바디 부분이 접합 영역과 매몰 산화막에 의해 차단되지 못해 플로팅 바디 효과를 얻을 수 없다. 게다가, 전술한 종래 기술은 상기 접합 영역이 매몰 산화막과 접하도록 깊은 깊이로 형성하기 위해 이온주입 공정을 높은 도우즈로 수행하기 때문에 접합 영역의 부피가 증가하며, 이로 인해, 상기 접합 영역 간의 간격이 감소되어 펀치-쓰루(Punch-Through) 현상이 유발된다.
본 발명은 센싱 마진을 증가시킬 수 있는 SOI 소자 및 그의 제조방법을 제공한다.
본 발명의 실시예에 따른 SOI(Silicon On Insulator) 소자는, 실리콘 기판 상에 매몰 절연막과 실리콘층이 차례로 적층된 구조를 가지며, 상기 매몰 절연막 내에 홈이 구비된 SOI 기판; 상기 홈 상부의 실리콘층 상에 형성된 게이트; 및 상기 게이트 양측의 실리콘층 부분 내에 상기 매몰 절연막과 그 하단부가 접하도록 형성된 접합 영역;을 포함한다.
상기 매몰 절연막은 산화막을 포함한다.
상기 매몰 절연막은 700∼1000Å의 두께를 갖는다.
상기 홈 아래의 매몰 절연막 부분은 100∼200Å의 두께를 갖는다.
상기 홈은 구 형상을 갖는다.
본 발명의 실시예에 따른 SOI 소자의 제조방법은, 실리콘 기판 상에 홈을 구비한 매몰 절연막을 형성하는 단계; 상기 홈을 포함한 매몰 절연막 상에 실리콘층을 형성하여, 상기 실리콘 기판 상에 홈을 구비한 매몰 절연막과 실리콘층이 차례로 적층된 구조를 갖는 SOI 기판을 형성하는 단계; 상기 홈 상부의 실리콘층 상에 게이트를 형성하는 단계; 및 상기 게이트 양측의 실리콘층 부분 내에 상기 매몰 절연막과 그 하단부가 접하도록 접합 영역을 형성하는 단계;를 포함한다.
상기 매몰 절연막은 산화막을 포함한다.
상기 실리콘 기판 상에 홈을 구비한 매몰 절연막을 형성하는 단계는, 상기 실리콘 기판 상에 매몰 절연막을 형성하는 단계; 및 상기 매몰 절연막을 식각하여 홈을 형성하는 단계;를 포함한다.
상기 매몰 절연막은 700∼1000Å의 두께를 갖도록 형성한다.
상기 홈을 형성하는 단계는, 비등방성 식각 공정으로 수행한다.
상기 비등방성 식각 공정은 습식 방식으로 수행한다.
상기 홈을 형성하는 단계는, 상기 홈 아래에 100∼200Å의 매몰 절연막이 잔류되도록 수행한다.
상기 홈은 구 형상을 갖도록 형성한다.
상기 SOI 기판을 형성하는 단계는, 상기 홈을 포함한 매몰 절연막 상에 실리콘층을 형성하는 단계; 및 상기 실리콘층과 상기 매몰 절연막 간의 접착이 이루어지도록 열처리하는 단계;를 포함한다.
상기 열처리는 열산화 방식으로 수행한다.
상기 열처리하는 단계 후, 상기 열처리시 상기 실리콘층의 상면에 형성된 산화막을 제거하는 단계;를 더 포함한다.
상기 열처리하는 단계 후, 상기 실리콘층의 표면을 평탄화하는 단계;를 더 포함한다.
본 발명은 게이트 형성 영역 아래의 매몰 산화막 부분을 식각하여 홈을 형성 한 후에 상기 홈을 매립하도록 실리콘층을 형성함으로써, 상기 게이트 형성 영역 아래의 실리콘층 부분의 부피를 증가시킬 수 있다.
또한, 본 발명은 종래보다 실리콘층의 두께를 증가시키지 않고도 게이트 형성 영역 아래의 실리콘층 부분의 부피를 증가시킬 수 있으므로, 상기 게이트 형성 영역 아래의 실리콘층 부분이 플로팅되도록 충분한 깊이의 접합 영역을 펀치-쓰루(Punch-Through) 현상 없이 용이하게 형성할 수 있다.
따라서, 본 발명은 상기 접합 영역 및 매몰 산화막에 의해 플로팅된 바디 부분에 종래보다 많은 양의 전하를 저장할 수 있으므로 캐패시턴스(Capacitance)를 증가시킬 수 있으며, 이를 통해, 소자의 읽기 동작시 시그널(Signal)을 증가시켜 센싱 마진을 증가시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 SOI 소자를 설명하기 위한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 실리콘 기판(100) 상에 매몰 산화막(102)과 실리콘층(104)이 차례로 적층된 구조를 갖는 SOI 기판(106)이 형성되어 있다. 상기 매몰 산화막(102) 내에는 홈(H)이 구비되어 있으며, 상기 홈(H)은, 예컨대, 구 형상을 갖는다. 그리고, 상기 실리콘층(104)은 상기 홈(H)을 포함한 매몰 산화막(102) 상에 상기 홈(H)을 매립하도록 형성되어 있다. 여기서, 상기 매몰 산화막(102)은, 바 람직하게, 700∼1000Å의 두께를 가지며, 상기 홈(H) 아래의 매몰 산화막(102) 부분은, 바람직하게, 100∼200Å의 두께를 갖는다.
상기 홈(H) 상부의 실리콘층(104) 상에 게이트(114)가 형성되어 있다. 상기 게이트(114)는 게이트 절연막(108)과 게이트 도전막(110) 및 게이트 하드마스크막(112)의 다층 구조를 포함하며, 상기 게이트(114)의 양측벽에 스페이서(116)가 형성되어 있다. 상기 스페이서(116)를 포함한 게이트(114) 양측의 실리콘층(104) 부분 내에 접합 영역(118)이 형성되어 있다. 상기 접합 영역(118)은 상기 매몰 산화막(102)과 그 하단부가 접하도록 형성되어 있다.
여기서, 본 발명의 실시예에 따른 SOI 소자는 바디(120) 부분이 상기 접합 영역(118)과 상기 매몰 산화막(102)에 의해 차단되어 플로팅되는 플로팅 바디 효과를 얻을 수 있다. 이에 따라, 본 발명은 상기 플로팅된 바디(120) 부분에 전하를 저장할 수 있으므로 캐패시터를 형성할 필요가 없으며, 이에 따라, 셀 사이즈를 감소시킬 수 있다.
또한, 본 발명의 실시예에 따른 SOI 소자는 홈(H)이 구비된 매몰 산화막(102)을 포함하는 SOI 기판(106)에 구현되므로, 상기 게이트(114) 아래의 홈(H) 내부까지도 바디(120) 부분으로 활용할 수 있다. 그러므로, 본 발명은 상기 바디(120) 부분의 부피가 증가되어 바디(120) 부분에 더 많은 전하를 저장할 수 있으므로 캐패시턴스(Capacitance)를 증가시킬 수 있으며, 이를 통해, 소자의 읽기 동작시 시그널(Signal)을 증가시켜 센싱 마진을 증가시킬 수 있다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 SOI 소자의 제조방법을 설명하 기 위한 공정별 단면도이다.
도 2a를 참조하면, 실리콘 기판(100) 상에 매몰 절연막, 예컨대, 매몰 산화막(102)을 형성한다. 상기 매몰 산화막(102)은, 바람직하게,700∼1000Å의 두께를 갖도록 형성한다.
도 2b를 참조하면, 상기 매몰 산화막(102) 상에 상기 매몰 산화막(102)의 일부를 노출시키는 마스크 패턴(도시안됨)을 형성한 다음, 상기 마스크 패턴에 의해 노출된 매몰 산화막(102) 부분을 식각하여 홈(H)을 형성한다. 상기 홈(H)은, 예컨대, 비등방성 식각 공정으로 형성하며, 상기 비등방성 식각 공정은, 예컨대, 습식 방식으로 수행한다. 그 결과, 상기 매몰 산화막(102) 내에 구 형상을 갖는 홈(H)이 형성되며, 상기 홈(H) 아래에는 100∼200Å의 매몰 산화막(102)이 잔류된다. 상기 마스크 패턴을 제거한다.
도 2c를 참조하면, 상기 홈(H)을 포함한 매몰 산화막(102) 상에 상기 홈(H)을 매립하도록 실리콘층(104)을 형성한다. 그런 다음, 상기 실리콘층(104)과 매몰 산화막(102) 간의 접착이 이루어지도록 열처리한다. 상기 열처리는, 예컨대, 열산화 방식으로 수행하며, 상기 열산화 방식의 열처리가 수행된 후에는 실리콘층(104) 상에 산화막(104a)이 형성된다.
도 2d를 참조하면, 상기 열처리시 상기 실리콘층(104)의 상면에 형성된 산화막을 제거한다. 그리고 나서, 상기 산화막이 제거된 실리콘층(104)의 표면을 평탄화하여, 실리콘 기판(100) 상에 홈(H)을 구비한 매몰 산화막(102)과 실리콘층(104)이 차례로 적층된 구조를 갖는 SOI 기판(106)을 형성한다.
도 2e를 참조하면, 상기 SOI 기판(106)의 실리콘층(104) 상에 게이트 절연막(108)과 게이트 도전막(110)과 게이트 하드마스크막(112)을 차례로 형성한다. 다음으로, 상기 게이트 하드마스크막(112)과 게이트 도전막(110) 및 게이트 절연막(108)을 식각하여 상기 홈(H) 상부의 실리콘층(104) 부분 상에 게이트(114)를 형성한다. 상기 게이트(114)의 측벽에 스페이서(116)를 형성한다.
도 2f를 참조하면, 상기 스페이서(116)를 포함한 게이트(114) 양측의 실리콘층(104) 부분 내에 접합 영역(118)을 형성한다. 상기 접합 영역(118)은 상기 매몰 산화막(102)과 그 하단부가 접하도록 형성하며, 그 결과, 바디 부분(120)이 상기 접합 영역(118)과 매몰 산화막(102)에 의해 차단되어 플로팅된다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 SOI 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명의 실시예에서는 홈을 구비한 매몰 산화막 상에 상기 홈을 매립하도록 실리콘층을 형성하며, 상기 홈 상부의 실리콘층 상에 게이트를 형성하고 상기 게이트 양측의 실리콘층 내에 상기 매몰 산화막과 그 하단부가 접하도록 접합 영역을 형성한다.
그 결과, 본 발명은 상기 접합 영역과 매몰 산화막에 의해 차단되어 플로팅된 게이트 하부의 바디 부분의 부피가 상기 홈의 부피만큼 증가하였으므로, 상기 바디 부분에 더 많은 양의 전하를 저장할 수 있다. 그러므로, 본 발명은 캐패시턴스를 증가시킬 수 있으며, 이를 통해, 소자의 읽기 동작시 시그널을 증가시켜 센싱 마진을 증가시킬 수 있다.
또한, 본 발명은 실리콘층의 두께를 증가시키지 않고도 상기 바디 부분의 부피를 증가시킬 수 있으므로, 상기 접합 영역을 그 하단부가 매몰 산화막과 접하도록 충분한 깊이로 형성하기 위해 이온주입 도우즈를 증가시킬 필요가 없다. 따라서, 본 발명은 펀치-쓰루 현상 없이 바디 부분의 부피를 효과적으로 증가시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 SOI 소자를 설명하기 위한 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 SOI 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 실리콘 기판 102 : 매몰 산화막
H : 홈 104 : 실리콘층
104a : 산화막 106 : SOI 기판
108 : 게이트 절연막 110 : 게이트 도전막
112 : 게이트 하드마스크막 114 : 게이트
116 : 스페이서 118 : 접합 영역
120 : 바디
Claims (17)
- 실리콘 기판 상에 매몰 절연막과 실리콘층이 차례로 적층된 구조를 가지며, 상기 매몰 절연막 내에 상기 매몰 절연막의 상단부가 선택적으로 리세스되어 상기 실리콘 기판을 노출시키지 않는 홈이 구비된 SOI(Silicon On Insulator) 기판;상기 홈 상부의 실리콘층 상에 형성된 게이트; 및상기 게이트 양측의 실리콘층 부분 내에 상기 매몰 절연막과 그 하단부가 접하도록 형성된 접합 영역;을 포함하며,상기 홈 내부의 실리콘층 부분을 포함한 상기 게이트 하부의 실리콘층 부분은 상기 매몰 산화막과 상기 접합 영역에 의해 차단된 것을 특징으로 하는 SOI 소자.
- 제 1 항에 있어서,상기 매몰 절연막은 산화막을 포함하는 것을 특징으로 하는 SOI 소자.
- 제 1 항에 있어서,상기 매몰 절연막은 700∼1000Å의 두께를 갖는 것을 특징으로 하는 SOI 소자.
- 제 1 항에 있어서,상기 홈 아래의 매몰 절연막 부분은 100∼200Å의 두께를 갖는 것을 특징으로 하는 SOI 소자.
- 제 1 항에 있어서,상기 홈은 구 형상을 갖는 것을 특징으로 하는 SOI 소자.
- 실리콘 기판 상에 매몰 절연막을 형성하는 단계;상기 매몰 절연막의 상단부를 선택적으로 식각하여, 상기 매몰 절연막 내에 상기 실리콘 기판 부분을 노출시키지 않는 홈을 형성하는 단계;상기 홈을 포함한 매몰 절연막 상에 상기 홈을 매립하도록 실리콘층을 형성하여, 상기 실리콘 기판 상에 홈을 구비한 매몰 절연막과 실리콘층이 차례로 적층된 구조를 갖는 SOI 기판을 형성하는 단계;상기 홈 상부의 실리콘층 상에 게이트를 형성하는 단계; 및상기 게이트 양측의 실리콘층 부분 내에 상기 매몰 절연막과 그 하단부가 접하도록 접합 영역을 형성하는 단계;를 포함하며,상기 홈 내부의 실리콘층 부분을 포함한 상기 게이트 하부의 실리콘층 부분은 상기 매몰 산화막과 상기 접합 영역에 의해 차단되는 것을 특징으로 하는 SOI 소자의 제조방법.
- 제 6 항에 있어서,상기 매몰 절연막은 산화막을 포함하는 것을 특징으로 하는 SOI 소자의 제조방법.
- 삭제
- 제 6 항에 있어서,상기 매몰 절연막은 700∼1000Å의 두께를 갖도록 형성하는 것을 특징으로 하는 SOI 소자의 제조방법.
- 제 6 항에 있어서,상기 홈을 형성하는 단계는, 비등방성 식각 공정으로 수행하는 것을 특징으로 하는 SOI 소자의 제조방법.
- 제 10 항에 있어서,상기 비등방성 식각 공정은 습식 방식으로 수행하는 것을 특징으로 하는 SOI 소자의 제조방법.
- 제 6 항에 있어서,상기 홈을 형성하는 단계는, 상기 홈 아래에 100∼200Å의 매몰 절연막이 잔류되도록 수행하는 것을 특징으로 하는 SOI 소자의 제조방법.
- 제 6 항에 있어서,상기 홈은 구 형상을 갖도록 형성하는 것을 특징으로 하는 SOI 소자의 제조방법.
- 제 6 항에 있어서,상기 SOI 기판을 형성하는 단계는,상기 홈을 포함한 매몰 절연막 상에 실리콘층을 형성하는 단계; 및상기 실리콘층과 상기 매몰 절연막 간의 접착이 이루어지도록 열처리하는 단계;를 포함하는 것을 특징으로 하는 SOI 소자의 제조방법.
- 제 14 항에 있어서,상기 열처리는 열산화 방식으로 수행하는 것을 특징으로 하는 SOI 소자의 제조방법.
- 제 14 항에 있어서,상기 열처리하는 단계 후,상기 열처리시 상기 실리콘층의 상면에 형성된 산화막을 제거하는 단계;를 더 포함하는 것을 특징으로 하는 SOI 소자의 제조방법.
- 제 14 항에 있어서,상기 열처리하는 단계 후,상기 실리콘층의 표면을 평탄화하는 단계;를 더 포함하는 것을 특징으로 하는 SOI 소자의 제조방법.
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| KR1020080014581A KR100960930B1 (ko) | 2008-02-18 | 2008-02-18 | Ｓｏｉ 소자 및 그의 제조방법 |
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2008
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Patent Citations (1)
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