KR101052868B1 - Ｓｏｉ 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 전하 저장 능력을 향상시키고 트랜지스터의 동작 특성을 개선할 수 있는 SOI(Silicon On Insulator) 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 SOI 소자는, 실리콘 기판 상에 매몰 절연막과 제1실리콘층이 차례로 적층된 구조를 가지며, 상기 제1실리콘층의 표면으로부터 상기 매몰 절연막 내부까지 연장된 깊이를 갖는 홈이 구비된 SOI(Silicon On Insulator) 기판과, 상기 홈에 의해 한정된 매몰 절연막 부분과 제1실리콘층 하단부의 내측면에 형성된 절연막과, 상기 절연막 및 제1실리콘층 상단부 상에 상기 홈을 매립하도록 형성된 제2실리콘층과, 상기 제2실리콘층 상에 형성된 게이트 및 상기 게이트 양측의 제1실리콘층 내에 상기 절연막과 양측에서 접하도록 형성된 접합 영역을 포함한다.

Description

ＳＯＩ 소자 및 그의 제조방법{SOI DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 SOI 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 전하 저장 능력을 향상시키고 트랜지스터의 동작 특성을 개선할 수 있는 SOI 소자 및 그의 제조방법에 관한 것이다.
반도체 소자의 고집적화, 고속화 및 저전력화가 진행됨에 따라, 벌크 실리콘(Bulk Silicon)으로 이루어진 기판을 대신하여 SOI(Silicon On Insulator) 기판 이용한 반도체 소자(이하, SOI 소자)가 주목되고 있다. 이는, 상기 SOI 기판에 형성된 소자가 벌크 실리콘으로 이루어진 기판에 형성된 소자와 비교해서 작은 접합 용량(Junction Capacitance)에 의한 동작 속도의 고속화, 낮은 문턱 전압에 의한 저전압화 및 완전한 소자분리에 의한 래치-업(latch-up)의 제거 등의 장점을 갖기 때문이다.
이하에서는, 종래 기술에 따른 SOI 소자를 간략하게 설명하도록 한다.
상기 SOI 소자는 소자 전체를 지지하는 실리콘 기판과, 소자가 형성되는 실리콘층 및 상기 실리콘 기판과 실리콘층 사이에 형성된 매몰 절연막으로 이루어지 는 SOI 기판 상에 형성된다. 그리고, 상기 SOI 소자는 상기 SOI 기판의 실리콘층에 형성된 게이트와 상기 게이트 양측의 실리콘층 내에 형성된 접합 영역을 포함한다. 여기서, 상기 접합 영역은 상기 매몰 절연막과 그 하단부가 접하도록 형성되기 때문에, 상기 SOI 소자의 바디(Body) 부분은 상기 접합 영역과 매몰 산화막에 의해 차단되어 플로팅된다.
그러므로, 이러한 SOI 소자는 상기 접합 영역과 매몰 절연막에 의해 차단된 바디 부분이 플로팅된 FBC(Floating Body Cell) 구조를 가지며, 상기 플로팅된 바디 부분에 전하를 저장할 수 있으므로 캐패시터를 형성할 필요가 없으며, 이에 따라, 셀 사이즈를 감소시킬 수 있다.
그러나, 전술한 종래 기술은 반도체 소자의 고집적화 추세에 부합하여 셀 사이즈가 감소함에 따라 상기 바디 부분의 부피가 감소하며, 이 때문에, 상기 바디 부분의 전하 저장 능력이 저하된다.
또한, 전술한 종래 기술의 경우에는 바디 부분이 플로팅되기 위해 상기 접합 영역이 그 아래의 매몰 산화막과 접하도록 충분히 깊은 깊이로 형성되어야 한다. 이 때문에, 전술한 종래 기술은 상기 접합 영역을 형성하기 위한 이온주입 공정을 높은 도우즈로 수행해야 하며, 이에 따라 접합 영역의 부피가 증가하여 접합 영역 간의 펀치-쓰루(Punch-Through) 현상이 유발되고, 그 결과, 트랜지스터의 동작 특성이 열화된다.
본 발명은 전하 저장 능력을 향상시킬 수 있는 SOI 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 접합 영역 간의 펀치-쓰루 현상을 방지할 수 있는 SOI 소자 및 그의 제조방법을 제공한다.
게다가, 본 발명은 트랜지스터의 동작 특성을 개선할 수 있는 SOI 소자 및 그의 제조방법을 제공한다.
본 발명의 실시예에 따른 SOI 소자는, 실리콘 기판 상에 매몰 절연막과 제1실리콘층이 차례로 적층된 구조를 가지며, 상기 제1실리콘층의 표면으로부터 상기 매몰 절연막 내부까지 연장된 깊이를 갖는 홈이 구비된 SOI(Silicon On Insulator) 기판과, 상기 홈에 의해 한정된 매몰 절연막 부분과 제1실리콘층 하단부의 내측면에 형성된 절연막과, 상기 절연막 및 제1실리콘층 상단부 상에 상기 홈을 매립하도록 형성된 제2실리콘층과, 상기 제2실리콘층 상에 형성된 게이트 및 상기 게이트 양측의 제1실리콘층 내에 상기 절연막과 양측에서 접하도록 형성된 접합 영역을 포함한다.
상기 매몰 절연막은 산화막을 포함한다.
상기 홈은 수직형 홈과 상기 수직형 홈 아래에 배치된 구형 홈을 포함하는 벌브 형상을 갖는다.
상기 수직형 홈은 제1실리콘층의 상단부에 배치되며, 상기 구형 홈은 제1실리콘층의 하단부 및 매몰 절연막 내부에 배치된다.
상기 절연막은 산화막을 포함한다.
상기 제2실리콘층은 에피 실리콘층으로 이루어진다.
상기 접합 영역은 상기 매몰 절연막과 접하도록 형성된다.
본 발명의 실시예에 따른 SOI 소자의 제조방법은, 실리콘 기판 상에 매몰 절연막과 제1실리콘층이 차례로 적층된 구조를 갖는 SOI 기판의 상기 제1실리콘층과 매몰 절연막 부분을 식각하여, 상기 제1실리콘층의 표면으로부터 상기 매몰 절연막 내부까지 연장된 깊이를 갖는 홈을 형성하는 단계와, 상기 홈에 의해 한정된 매몰 절연막 부분과 제1실리콘층 하단부의 내측면에 절연막을 형성하는 단계와, 상기 절연막 및 제1실리콘층 상단부 상에 상기 홈을 매립하도록 제2실리콘층을 형성하는 단계와, 상기 제2실리콘층 상에 게이트를 형성하는 단계 및 상기 게이트 양측의 제1실리콘층 내에 상기 절연막과 양측에서 접하도록 접합 영역을 형성하는 단계를 포함한다.
상기 매몰 절연막은 산화막을 포함한다.
상기 홈은 수직형 홈과 상기 수직형 홈 아래에 배치된 구형 홈을 포함하는 벌브 형상을 갖도록 형성한다.
상기 홈을 형성하는 단계는, 상기 제1실리콘층의 상단부를 비등방성 식각하여 수직형 홈을 형성하는 단계; 및 상기 수직형 홈 저면의 제1실리콘층 하단부 및 그 아래의 매몰 절연막 부분을 등방성 식각하여 구형 홈을 형성하는 단계;를 포함한다.
상기 절연막은 산화막으로 형성한다.
상기 제2실리콘층은 에피 실리콘층으로 형성한다.
상기 에피 실리콘층은 SEG(Selective Epitaxial Growth) 공정으로 형성한다.
상기 접합 영역은 상기 매몰 절연막과 접하도록 형성한다.
본 발명은 게이트 형성 영역 아래의 실리콘층 및 매몰 산화막 부분을 식각한 후, 식각된 부분에 에피 실리콘층을 형성하여 바디 부분의 부피를 증가시킬 수 있다. 따라서, 본 발명은 상기 부피가 증가된 바디 부분에 종래보다 많은 양의 전하를 저장할 수 있으므로, 상기 바디 부분의 전하 저장 능력을 향상시킬 수 있다.
또한, 본 발명은 상기 식각된 실리콘층 및 매몰 산화막 부분에 절연막을 형성함으로써, 상기 절연막을 통해 접합 영역 간의 펀치-쓰루(Punch-Through) 현상을 방지할 수 있으며, 이를 통해, 트랜지스터의 동작 특성을 개선할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 SOI 소자를 설명하기 위한 단면도로서, 이를 설명하면, 다음과 같다.
도시된 바와 같이, 실리콘 기판(100) 상에 매몰 절연막(102)과 제1실리콘층(104)이 차례로 적층된 구조를 갖는 SOI 기판(106)이 제공되어 있다. 상기 매몰 절연막(102)은, 예컨대, 산화막을 포함하여 이루어진다. 상기 SOI 기판(106)에는 상기 제1실리콘층(104)의 표면으로부터 상기 매몰 절연막(102) 내부까지 연장된 깊 이를 갖는 홈(H)이 구비되어 있다. 상기 홈(H)은 수직형 홈(H1)과 상기 수직형 홈(H1) 아래에 배치된 구형 홈(H2)을 포함하는 벌브 형상을 가지며, 상기 수직형 홈(H1)은 제1실리콘층(104)의 상단부에 배치되어 있으며, 상기 구형 홈(H2)은 제1실리콘층(104)의 하단부 및 매몰 절연막(102) 내부에 배치되어 있다.
상기 홈(H)에 의해 한정된 매몰 절연막(102) 부분과 제1실리콘층(104) 하단부의 내측면, 즉, 상기 홈(H)의 하단부에 절연막(112)이 형성되어 있다. 상기 절연막(112)은, 예컨대, 산화막을 포함하여 이루어진다. 상기 절연막(112) 및 제1실리콘층(104) 상단부 상에 상기 홈(H)을 매립하도록 제2실리콘층(114)이 형성되어 있다. 상기 제2실리콘층(114)은 에피 실리콘층으로 이루어진다.
상기 제2실리콘층(114) 상에 게이트(G)가 형성되어 있으며, 상기 게이트(G)의 측벽에 스페이서(122)가 형성되어 있다. 상기 게이트(G)는, 바람직하게, 게이트 절연막(116)과 게이트 도전막(118) 및 게이트 하드마스크막(120)의 다층 구조를 포함한다. 상기 게이트(G) 양측의 제1실리콘층(104) 내에 접합 영역(124)이 형성되어 있다. 여기서, 상기 접합 영역(124)은 상기 절연막(112) 및 상기 매몰 절연막(102)과 접하도록 형성되어 있으므로, SOI 소자의 바디(126) 부분이 상기 접합 영역(124)과 상기 매몰 절연막(102)에 의해 차단되어 플로팅되어 있다.
이상에서와 같이, 전술한 본 발명의 실시예에 따른 SOI 소자는 홈(H)이 구비된 매몰 절연막(102)을 포함하는 SOI 기판(104)에 구현되므로, 게이트 아래의 홈(H) 내부에 형성된 제2실리콘층(114)까지도 바디(126) 부분으로 활용할 수 있다. 그러므로, 본 발명은 상기 바디 부분의 부피가 증가되어 바디(126) 부분에 더 많은 전하를 저장할 수 있으며, 이에 따라, 본 발명은 SOI 소자의 전하 저장 능력을 향상시킬 수 있다.
도 2a 내지 2f는 본 발명의 실시예에 따른 SOI 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 실리콘 기판(100) 상에 매몰 절연막(102)과 제1실리콘층(104)이 차례로 형성된 SOI 기판(106)을 마련한다. 상기 매몰 절연막(102)은, 예컨대, 산화막으로 형성한다. 상기 제1실리콘층(104) 상에 제1실리콘층(104)의 일부를 노출시키는 마스크 패턴(108)을 형성한 다음, 상기 마스크 패턴(108)에 의해 노출된 제1실리콘층(104)의 상단부를 비등방성 식각하여 수직형 제1홈(H1)을 형성한다.
도 2b를 참조하면, 상기 마스크 패턴(108) 및 상기 수직형 제1홈(H1)의 측벽에 스페이서막(110)을 형성한다. 상기 수직형 제1홈(H1) 저면의 제1실리콘층(104) 하단부 및 그 아래의 매몰 절연막(102) 부분을 등방성 식각하여 구형 제2홈(H2)을 형성한다. 그 결과, 상기 SOI 기판(106)에 상기 제1실리콘층(104)의 표면으로부터 상기 매몰 절연막(102) 내부까지 연장된 깊이를 갖는 벌브형 홈(H)이 형성된다.
도 2c를 참조하면, 상기 마스크 패턴 및 스페이서막을 제거한다. 상기 구형 제2홈(H2)에 의해 한정된 매몰 절연막(102) 부분과 제1실리콘층(104) 하단부의 내측면, 즉, 상기 구형 제2홈(H2)의 표면 상에 절연막(112)을 형성한다. 상기 절연막(112)은, 예컨대, 산화막으로 형성한다.
도 2d를 참조하면, 상기 절연막(112) 및 제1실리콘층(104) 상단부 상에 상기 수직형 제1홈(H1)과 구형 제2홈(H2)을 포함하는 벌브형 홈(H)을 매립하도록 제2실리콘층(114)을 형성한다. 상기 제2실리콘층(114)은, 예컨대, 에피 실리콘층으로 형성하며, 상기 에피 실리콘층은, 바람직하게, SEG(Selective Epitaxial Growth) 공정으로 성장시킨다. 그리고, 상기 에피 실리콘층을 성장시킨 후에, 상기 에피 실리콘층을 상기 제1실리콘층(104)이 노출될 때까지 평탄화한다.
도 2e를 참조하면, 상기 제1 및 제2실리콘층(104, 114) 상에 게이트 절연막(116)과 게이트 도전막(118) 및 게이트 하드마스크막(120)을 차례로 형성한다. 상기 게이트 하드마스크막(120)과 게이트 도전막(118) 및 게이트 절연막(116)을 식각하여 상기 제2실리콘층(114) 상에 게이트(G)를 형성한다. 상기 게이트(G)의 측벽에 스페이서(122)를 형성한다.
도 2f를 참조하면, 상기 게이트(G) 양측의 제1실리콘층(104) 내에 상기 절연막(112)과 양측에서 접하도록 접합 영역(124)을 형성한다. 상기 접합 영역(124)은, 예컨대, 이온주입 공정으로 형성한다. 또한, 상기 접합 영역(124)은 그 아래이 매몰 절연막(102) 부분과 접하도록 형성하며, 그 결과, SOI 소자의 바디(126) 부분이 상기 절연막(112) 및 매몰 절연막(102)에 의해 차단되어 플로팅된다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 SOI 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명의 실시예에서는 SOI 기판에 구비된 홈 내에 에피 실리콘층을 형성함으로써, SOI 소자의 바디 부피를 종래보다 증가시킬 수 있으며, 이를 통해, 상기 부피가 증가된 바디 부분에 종래보다 많은 양의 전하를 저장할 수 있다. 따라서, 본 발명은 SOI 소자의 전하 저장 능력을 향상시킬 수 있다.
또한, 본 발명은 상기 SOI 소자의 전하 저장 능력을 향상시킴으로써, 센싱 마진을 개선할 수 있을 뿐 아니라 트랜지스터의 문턱 전압을 낮출 수 있다.
게다가, 본 발명은 상기 홈의 하단부에 절연막을 형성하고 상기 절연막과 접하도록 접합 영역을 형성함으로써, 상기 바디 부분이 플로팅되기 위한 접합 영역의 깊이를 종래보다 감소시킬 수 있다. 이에 따라, 본 발명은 상기 접합 영역 간의 펀치-쓰루 현상을 방지할 수 있으므로, 트랜지스터의 동작 특성을 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 SOI 소자를 설명하기 위한 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 SOI 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 실리콘 기판 102 : 매몰 절연막
104 : 제1실리콘층 106 : SOI 기판
108 : 마스크 패턴 H1 : 수직형 제1홈
110 : 스페이서막 H2 : 구형 제2홈
H : 벌브형 홈 112 : 절연막
114 : 제2실리콘층 116 : 게이트 절연막
118 : 게이트 도전막 120 : 게이트 하드마스크막
G : 게이트 122 : 스페이서
124 : 접합 영역 126 : 바디

Claims (15)

  1. 실리콘 기판 상에 매몰 절연막과 제1실리콘층이 차례로 적층된 구조를 가지며, 상기 제1실리콘층의 표면으로부터 상기 매몰 절연막 내부까지 연장된 깊이를 갖는 홈이 구비된 SOI(Silicon On Insulator) 기판;
    상기 홈에 의해 한정된 매몰 절연막 부분과 제1실리콘층 하단부의 내측면에 형성된 절연막;
    상기 절연막 및 제1실리콘층 상단부 상에 상기 홈을 매립하도록 형성된 제2실리콘층;
    상기 제2실리콘층 상에 형성된 게이트; 및
    상기 게이트 양측의 제1실리콘층 내에 상기 절연막과 양측에서 접하도록 형성된 접합 영역;
    을 포함하며,
    상기 제1실리콘층에 배치된 부분과 상기 매몰 절연막 내부에 배치된 부분을 모두 포함하는 제2실리콘층은 상기 절연막과 상기 접합 영역에 의해 차단된 것을 특징으로 하는 SOI 소자.
  2. 제 1 항에 있어서,
    상기 매몰 절연막은 산화막을 포함하는 것을 특징으로 하는 SOI 소자.
  3. 제 1 항에 있어서,
    상기 홈은 수직형 홈과 상기 수직형 홈 아래에 배치된 구형 홈을 포함하는 벌브 형상을 갖는 것을 특징으로 하는 SOI 소자.
  4. 제 3 항에 있어서,
    상기 수직형 홈은 제1실리콘층의 상단부에 배치되며, 상기 구형 홈은 제1실리콘층의 하단부 및 매몰 절연막 내부에 배치된 것을 특징으로 하는 SOI 소자.
  5. 제 1 항에 있어서,
    상기 절연막은 산화막을 포함하는 것을 특징으로 하는 SOI 소자.
  6. 제 1 항에 있어서,
    상기 제2실리콘층은 에피 실리콘층으로 이루어진 것을 특징으로 하는 SOI 소자.
  7. 제 1 항에 있어서,
    상기 접합 영역은 상기 매몰 절연막과 접하도록 형성된 것을 특징으로 하는 SOI 소자.
  8. 실리콘 기판 상에 매몰 절연막과 제1실리콘층이 차례로 적층된 구조를 갖는 SOI 기판의 상기 제1실리콘층과 매몰 절연막 부분을 식각하여, 상기 제1실리콘층의 표면으로부터 상기 매몰 절연막 내부까지 연장된 깊이를 갖는 홈을 형성하는 단계;
    상기 홈에 의해 한정된 매몰 절연막 부분과 제1실리콘층 하단부의 내측면에 절연막을 형성하는 단계;
    상기 절연막 및 제1실리콘층 상단부 상에 상기 홈을 매립하도록 제2실리콘층을 형성하는 단계;
    상기 제2실리콘층 상에 게이트를 형성하는 단계; 및
    상기 게이트 양측의 제1실리콘층 내에 상기 절연막과 양측에서 접하도록 접합 영역을 형성하는 단계;
    를 포함하며,
    상기 제1실리콘층에 배치된 부분과 상기 매몰 절연막 내부에 배치된 부분을 모두 포함하는 제2실리콘층은 상기 절연막과 상기 접합 영역에 의해 차단되는 것을 특징으로 하는 SOI 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 매몰 절연막은 산화막을 포함하는 것을 특징으로 하는 SOI 소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 홈은 수직형 홈과 상기 수직형 홈 아래에 배치된 구형 홈을 포함하는 벌브 형상을 갖도록 형성하는 것을 특징으로 하는 SOI 소자의 제조방법.
  11. 제 8 항에 있어서,
    상기 홈을 형성하는 단계는,
    상기 제1실리콘층의 상단부를 비등방성 식각하여 수직형 홈을 형성하는 단계; 및
    상기 수직형 홈 저면의 제1실리콘층 하단부 및 그 아래의 매몰 절연막 부분을 등방성 식각하여 구형 홈을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 SOI 소자의 제조방법.
  12. 제 8 항에 있어서,
    상기 절연막은 산화막으로 형성하는 것을 특징으로 하는 SOI 소자의 제조방법.
  13. 제 8 항에 있어서,
    상기 제2실리콘층은 에피 실리콘층으로 형성하는 것을 특징으로 하는 SOI 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 에피 실리콘층은 SEG(Selective Epitaxial Growth) 공정으로 형성하는 것을 특징으로 하는 SOI 소자의 제조방법.
  15. 제 8 항에 있어서,
    상기 접합 영역은 상기 매몰 절연막과 접하도록 형성하는 것을 특징으로 하는 SOI 소자의 제조방법.
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