KR100891525B1 - 반도체 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 리프레쉬(Refresh) 특성을 개선할 수 있는 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명의 실시예에 따른 반도체 소자는, 실리콘 기판 상에 매몰 산화막과 실리콘층이 차례로 적층된 구조를 갖는 SOI 기판; 상기 실리콘층 내에 상기 매몰 산화막과 접촉하도록 형성되어 활성 영역을 정의하는 소자분리막; 상기 소자분리막을 포함한 상기 활성 영역 상에 형성된 게이트; 상기 게이트 하부의 소자분리막 내에 형성된 제1마그네틱층; 상기 게이트 양측의 실리콘층 내에 형성된 소오스 영역과 드레인 영역; 및 상기 소오스 영역과 드레인 영역 내에 형성된 제2마그네틱층;을 포함한다.
Description
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 리프레쉬(Refresh) 특성을 개선할 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 소자의 고집적화, 고속화 및 저전력화가 진행됨에 따라 게이트 채널 길이가 감소하여 단채널효과(Short Channel Effect)와 DIBL(Drain-Induced Barrier Lowering) 현상이 증가하게 되었다. 이에, 상기 단채널효과 및 DIBL 현상을 최소화할 수 있는 SOI(Silicon On Insulator) 기판을 적용한 반도체 소자(이하, SOI 소자라 칭함)가 제안된 바 있다. 상기 SOI 소자는 작은 접합 용량(Junction Capacitance)에 의한 고속화, 낮은 문턱 전압에 의한 저전압화 및 완전한 소자분리에 의한 래치-업(latch-up)의 제거 등의 장점들을 가지고 있다.
여기서, 상기 SOI 기판은, 전체를 지지하는 실리콘 기판과, 소자가 형성되는 실리콘층 사이에 매몰 산화막이 개재되어 있는 구조이며, 통상, SIMOX(seperation by implanted oxygen)법과, 본딩(Bonding)법을 통해 형성한다.
상기 SIMOX법은 벌크 실리콘으로 이루어진 기판에 산소이온을 주입하고, 이어서, 상기 기판을 열처리하여 산소이온과 실리콘을 반응시킴으로써 기판 내에 상기 기판을 분리시키는 매몰 산화막을 형성하여 SOI 기판을 얻는 방법이다.
그리고, 상기 본딩법은 준비된 두 장의 실리콘 기판들 중에서 전체를 지지하기 위한 제1실리콘 기판 상에 산화막을 형성하고, 상기 산화막 상에 제2실리콘 기판을 본딩시킨 후, 그라인딩(Grinding) 및 CMP(Chemical Mechanical Polishing) 공정을 통해 상기 제2실리콘 기판의 후면을 연마해서 원하는 두께의 실리콘층을 형성하여 SOI 기판을 얻는 방법이다.
이하에서는, 종래 기술에 따른 SOI 소자를 간략하게 설명하도록 한다.
먼저, SOI 소자는 반도체 소자 전체를 지지하는 실리콘 기판, 게이트가 형성되는 실리콘층, 상기 실리콘 기판과 실리콘층 사이에 형성된 매몰 산화막으로 이루어지는 SOI 기판과, 상기 SOI 기판 상에 형성된 게이트 및 상기 게이트 양측 기판 내에 형성된 소오스 영역 및 드레인 영역을 포함한다. 상기 게이트는 게이트절연막, 게이트도전막 및 하드마스크막의 적층구조로 이루어지며, 상기 게이트의 양측벽에는 스페이서가 형성된다.
이러한 SOI 소자는 소오스 영역 및 드레인 영역과 매몰 산화막으로 둘러싸인 바디(Body) 부분에 전하를 저장할 수 있으므로 캐패시터를 형성할 필요가 없으며, 이에 따라, 셀 사이즈를 6F2, 4F2 까지 감소시킬 수 있다는 장점이 있다.
그러나, 전술한 종래 기술의 경우에는 상기 SOI 소자의 바디 부분에 저장된 정공(Hole)이 소오스 영역 및 드레인 영역으로 재조합되며, 이 때문에, 매우 퓨어(Pure)해야 할 필요가 있는 바디 부분의 특성이 열악해져 소자의 리프레쉬(Refresh) 특성이 취약하다는 한계가 있다.
본 발명은 리프레쉬(Refresh) 특성을 개선할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자는, 실리콘 기판 상에 매몰 산화막과 실리콘층이 차례로 적층된 구조를 갖는 SOI 기판; 상기 실리콘층 내에 상기 매몰 산화막과 접촉하도록 형성되어 활성 영역을 정의하는 소자분리막; 상기 소자분리막을 포함한 상기 활성 영역 상에 형성된 게이트; 상기 게이트 하부의 소자분리막 내에 형성된 제1마그네틱층; 상기 게이트 양측의 실리콘층 내에 형성된 소오스 영역과 드레인 영역; 및 상기 소오스 영역과 드레인 영역 내에 형성된 제2마그네틱층;을 포함한다.
여기서, 상기 제1마그네틱층은 상기 매몰 산화막과 접하면서 상기 소자분리막 내에 매몰된 형태로 형성된다.
상기 제1마그네틱층은 Fe, 또는, Co로 이루어진다.
상기 제1마그네틱층의 표면 상에는 상기 제1마그네틱층을 둘러싸는 절연막이 형성된다.
상기 절연막은 산화막, 또는, 질화막 중 선택된 적어도 하나 이상의 막으로 이루어진다.
상기 제2마그네틱층은 상기 소오스 영역과 드레인 영역의 표면으로부터 상기 매몰 산화막까지 연장된 비아 패턴의 형상으로 형성된다.
상기 비아 패턴은 상기 소오스 영역과 드레인 영역 각각의 중심부에 배치된 다.
상기 제2마그네틱층은 Ni, MnBi, MnAl 및 Cu2MnAl 중 하나로 이루어진다.
상기 제2마그네틱층의 표면 상에는 상기 제2마그네틱층을 둘러싸는 절연막이 형성된다.
상기 절연막은 산화막, 또는, 질화막 중 선택된 적어도 하나 이상의 막으로 이루어진다.
또한, 본 발명의 실시예에 따른 반도체 소자의 제조방법은, 실리콘 기판 상에 매몰 산화막과 실리콘층이 차례로 적층된 구조를 가지며, 게이트 영역을 갖는 SOI 기판을 제공하는 단계; 상기 실리콘층 내에 상기 매몰 산화막과 접촉하여 활성 영역을 정의하는 소자분리막을 형성하는 단계; 상기 게이트 영역 하부의 소자분리막 내에 제1마그네틱층을 형성하는 단계; 상기 게이트 영역 양측의 실리콘층 내에 제2마그네틱층을 형성하는 단계; 상기 소자분리막을 포함하는 활성 영역의 게이트 영역 상에 게이트를 형성하는 단계; 및 상기 게이트 양측의 실리콘층 내에 소오스 영역과 드레인 영역을 형성하는 단계;를 포함한다.
여기서, 상기 소자분리막을 형성하는 단계는, 상기 실리콘층을 식각하여 상기 매몰 산화막을 노출시키는 트렌치를 형성하는 단계; 상기 트렌치를 포함한 실리콘층의 표면 상에 산화막과 질화막을 차례로 형성하는 단계; 상기 질화막 상에 상기 트렌치를 매립하도록 소자분리용 절연막을 증착하는 단계; 및 상기 소자분리용 절연막을 상기 질화막이 노출될 때까지 CMP(Chemical Mechanical Polishing)하는 단계;를 포함한다.
상기 제1마그네틱층을 형성하는 단계는, 상기 게이트 영역에 형성된 소자분리막을 제거하는 단계; 상기 소자분리막이 제거되어 노출된 매몰 산화막 상에 제1마그네틱층을 증착하는 단계; 상기 제1마그네틱층이 상기 소자분리막보다 얕은 깊이로 잔류되도록 상기 제1마그네틱층을 에치백(Etch Back)하는 단계; 상기 에치백된 제1마그네틱층을 덮도록 절연막을 형성하는 단계; 및 상기 절연막을 상기 실리콘층이 노출될 때까지 CMP하는 단계;를 포함한다.
상기 소자분리막을 제거하는 단계 후, 그리고, 상기 제1마그네틱층을 증착하는 단계 전, 상기 소자분리막이 제거되어 노출된 매몰 산화막과 실리콘층의 표면 상에 절연막을 형성하는 단계;를 더 포함한다.
상기 절연막은 산화막, 또는, 질화막 중 선택된 적어도 하나 이상의 막으로 형성한다.
상기 제1마그네틱층은 상기 매몰 산화막과 접하면서 상기 소자분리막 내에 매몰된 형태로 형성한다.
상기 제1마그네틱층은 Fe, 또는, Co로 형성한다.
상기 제2마그네틱층을 형성하는 단계는, 상기 게이트 영역 양측의 실리콘층을 상기 매몰 산화막이 노출될 때까지 식각하는 단계; 상기 실리콘층의 식각된 부분을 매립하도록 제2마그네틱층을 증착하는 단계; 및 상기 제2마그네틱층을 상기 실리콘층이 노출될 때까지 CMP하는 단계;를 포함한다.
상기 실리콘층을 식각하는 단계 후, 그리고, 상기 제2마그네틱층을 증착하는 단계 전, 상기 노출된 매몰 산화막과 실리콘층의 표면 상에 절연막을 형성하는 단계;를 더 포함한다.
상기 절연막은 산화막, 또는, 질화막 중 선택된 적어도 하나 이상의 막으로 형성한다.
상기 제2마그네틱층은 상기 소오스 영역과 드레인 영역의 표면으로부터 상기 매몰 산화막까지 연장된 비아 패턴의 형상으로 형성한다.
상기 비아 패턴은 상기 소오스 영역과 드레인 영역 각각의 중심부에 배치되도록 형성한다.
상기 제2마그네틱층은 Ni, MnBi, MnAl 및 Cu2MnAl 중 하나로 형성한다.
이상에서와 같이, 본 발명은 SOI(Silicon On Insulator) 소자의 제조시 게이트 하부의 소자분리막 부분과 게이트 양측의 소오스 영역 및 드레인 영역 내에 형성된 마그네틱층에 자기장을 걸어줌으로써, 상기 SOI 소자의 바디 부분에 저장된 정공(Hole)이 소오스 영역 및 드레인 영역으로 재조합되는 것을 방지할 수 있다.
따라서, 본 발명은 상기 바디 부분을 퓨어(Pure)하게 유지할 수 있으므로, 소자의 리프레쉬(Refresh) 특성을 개선할 수 있으며, 이를 통해, 소자의 동작 특성 및 신뢰성을 향상시킬 수 있다.
본 발명은 SOI 기판을 이용한 반도체 소자의 제조시 게이트 하부의 소자분리막 내에 제1마그네틱층을 형성하고, 상기 게이트 양측의 소오스 영역 및 드레인 영역 내에 제2마그네틱층을 형성하며, 상기 제1 및 제2마그네틱층에 서로 반대 방향의 자기장을 걸어준다.
이렇게 하면, 상기 반도체 소자의 바디 부분에 저장된 정공이 소오스 영역 및 드레인 영역으로 재조합되는 것을 방지할 수 있으므로 상기 바디 부분을 퓨어하게 유지할 수 있으며, 따라서, 본 발명은 SOI 기판에 형성된 반도체 소자의 리프레쉬 특성을 개선할 수 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 평면도 및 A-A´선, B-B´선, C-C´선 및 D-D´선에 대응하는 단면도이다.
도시된 바와 같이, 실리콘 기판(100) 상에 매몰 산화막(102)과 실리콘층(104)이 차례로 적층된 구조를 갖는 SOI 기판의 실리콘층(104) 내에 활성 영역을 정의하는 소자분리막(108)이 형성된다. 상기 소자분리막(108)은 상기 매몰 산화막(102)과 그 하부가 접촉하도록 형성된다.
그리고, 상기 소자분리막(108)을 포함한 활성 영역 상에 게이트(G)가 형성된다. 상기 게이트(G)는 게이트 절연막(118)과 게이트 도전막(120) 및 게이트 하드마스크막(122)의 적층 구조로 이루어진다. 또한, 상기 게이트(G)의 측벽에는 스페이서(126)가 형성되며, 게이트(G) 양측의 실리콘층(104) 내에는 소오스 영역 및 드레인 영역(124)이 형성된다.
여기서, 본 발명은 상기 게이트(G) 하부의 소자분리막(108) 내에 제1마그네틱층(110)이 형성되며, 게이트(G) 양측의 소오스 영역과 드레인 영역(124) 내에 제2마그네틱층(116)이 형성된다.
상기 제1마그네틱층(110)은 상기 매몰 산화막(102)과 접하면서 절연막(114)에 의해 소자분리막(108) 내에 매몰된 형태로 형성되며, Fe, 또는, Co로 이루어진다. 상기 제2마그네틱층(116)은 상기 소오스 영역과 드레인 영역(124)의 표면으로부터 매몰 산화막(102)까지 연장된 비아 패턴의 형상으로 형성되며, Ni, MnBi, MnAl 및 Cu2MnAl 중 하나로 이루어진다. 이때, 상기 비아 패턴은 소오스 영역 및 드레인 영역(124) 각각의 중심부에 배치됨이 바람직하다.
상기 제1 및 제2마그네틱층(110, 116)의 표면 상에는 제1 및 제2마그네틱층(110, 116)이 다른 부분을 어택(Attack)하는 것을 방지하기 위해 상기 제1 및 제2마그네틱층(110, 116)을 둘러싸는 제2질화막(112)이 형성된다. 상기 제2질화막(112) 대신 산화막(도시안됨)을 형성하는 것도 가능하며, 산화막과 제2질화막(112)의 적층막을 형성해도 무방하다.
본 발명은 상기 제1 및 제2마그네틱층(110, 116)을 각각 임계 온도(Tc)까지 가열한 후 수직, 또는, 수평 방향의 서로 반대 방향의 자기장을 걸어주며, 이를 통해, 소자의 바디 부분에 저장된 정공(Hole)이 소오스 영역 및 드레인 영역(124)으로 재조합되는 것을 방지할 수 있다.
여기서, 도 1의 미설명된 도면부호 106은 제1질화막을, 그리고, 112는 제2질화막을 각각 의미한다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 평면도 및 A-A´선, B-B´선, C-C´선 및 D-D´선에 대응하는 공정별 단면도이다.
도 2a를 참조하면, 실리콘 기판(100) 상에 매몰 산화막(102)과 실리콘층(104)을 차례로 적층하여 SOI 기판을 형성한다. 여기서, 상기 SOI 기판은 SIMOX(seperation by implanted oxygen)법과 본딩(Bonding)법을 통해 형성하며, 게이트 영역을 포함한 활성 영역 및 소자분리 영역을 갖는다.
도 2b를 참조하면, 상기 소자분리 영역의 실리콘층(104)을 식각하여 상기 매몰 산화막(102)을 노출시키는 트렌치를 형성한다. 그런 다음, 상기 식각된 실리콘층(104)의 스트레스를 완화시키고 데미지를 보완하기 위해 트렌치를 포함한 실리콘층(104)의 표면 상에 산화막(도시안됨)과 제1질화막(106)을 차례로 형성한다.
이어서, 상기 제1질화막(106) 상에 상기 트렌치를 매립하도록 소자분리용 절연막을 증착한 후, 상기 소자분리용 절연막을 상기 제1질화막(106)이 노출될 때까지 CMP(Chemical Mechanical Polishing)한다. 그 결과, 상기 실리콘층(104) 내에 상기 매몰 산화막(102)과 접촉하여 라인 타입의 활성 영역을 정의하는 소자분리막(108)이 형성된다.
도 2c를 참조하면, 상기 소자분리막(108)을 포함한 실리콘층(104) 상에 게이트 영역을 노출시키는 제1마스크패턴(도시안됨)을 형성한 후, 상기 제1마스크패턴에 의해 노출된 게이트 영역의 소자분리막(108) 부분을 선택적으로 제거한다. 이때, 상기 소자분리막(108) 부분은 상기 게이트 영역 하부의 매몰 산화막(102), 또는, 제1질화막(106)이 노출될 때까지 제거됨이 바람직하다. 그리고 나서, 상기 제1마스크패턴을 제거한다.
도 2d를 참조하면, 상기 소자분리막(108)이 제거되어 노출된 매몰 산화막(102)과 제1질화막(106) 및 실리콘층(104)의 표면 상에 버퍼막(도시안됨)을 형성한다. 상기 버퍼막은 후속으로 증착되는 제1마그네틱층(110)이 다른 부분을 어택하는 것을 방지하기 위한 역할을 하며, 산화막, 또는, 질화막 중 선택된 적어도 하나 이상의 막으로 형성한다.
다음으로, 상기 버퍼막이 형성된 실리콘 기판(100)의 결과물 상에 제1마그네틱층(110)을 증착한다. 상기 제1마그네틱층(110)은 임계 온도(Tc)가 1000∼1400k 이상인 Fe, 또는, Co로 증착한다. 그리고 나서, 상기 제1마그네틱층(110)이 상기 소자분리막(108)보다 얕은 깊이로 잔류되도록 제1마그네틱층(110)을 에치백(Etch Back)한다.
도 2e를 참조하면, 상기 제1마그네틱층(110)을 임계 온도(Tc), 예컨데, 1000∼1400K 이상의 온도로 열처리한 후, 상기 제1마그네틱층(110)에 수직, 또는, 수평 방향의 자기장(Magnetic Field)를 걸어준다. 계속해서, 상기 제1마그네틱층(110)을 포함한 제1질화막(106) 상에 제2질화막(112)을 형성한다. 상기 제2질화막(112)은 제1마그네틱층(110)이 다른 부분으로 어택하는 것을 방지하는 역할을 한다.
그런 다음, 상기 제2질화막(112) 상에 식각된 소자분리 영역을 덮도록 절연막(114)을 증착한 다음, 상기 절연막(114)을 상기 실리콘층(104)이 노출될 때까지 CMP한다. 그 결과, 상기 매몰 산화막(102)과 하부가 접하면서 절연막(114)에 의해 게이트 하부의 소자분리 영역에 매몰된 형태의 제1마그네틱층(110)이 형성된다.
도 2f를 참조하면, 상기 절연막(114)과 소자분리막(108) 및 실리콘층(104) 상에 게이트 영역 양측의 실리콘층(104)의 일부 영역을 노출시키는 제2마스크패턴(도시안됨)을 형성한다. 이어서, 상기 제2마스크패턴에 의해 노출된 실리콘층(104) 부분을 상기 매몰 산화막(102)이 노출될 때까지 식각하여 홀(H)을 형성한 후, 상기 제2마스크패턴을 제거한다. 상기 홀(H)은 상기 게이트 영역 양측의 실리콘층(104) 내부의 중심부에 형성함이 바람직하다.
도 2g를 참조하면, 상기 홀(H)을 포함한 실리콘층(104)의 표면 상에 버퍼막(도시안됨)을 형성한다. 상기 버퍼막은 후속으로 증착되는 제2마그네틱층(116)이 다른 부분을 어택하는 것을 방지하는 역할을 하며, 산화막, 또는, 질화막 중 선택된 적어도 하나 이상의 막으로 형성한다.
계속해서, 상기 버퍼막 상에 상기 홀(H)을 매립하도록 제2마그네틱층(116)을 증착한다. 상기 제2마그네틱층(116)은 임계 온도(Tc)가 650K 정도 이상인 Ni, MnBi, MnAl 및 Cu2MnAl 중 하나로 증착한다. 다음으로, 상기 제2마그네틱층(116)을 상기 실리콘층(104)이 노출될 때까지 CMP한다.
그 결과, 상기 게이트 영역 양측의 실리콘층(104) 표면으로부터 상기 매몰 산화막(102)까지 연장된 비아 패턴 형상의 제2마그네틱층(116)이 형성된다. 이때, 상기 비아 패턴 형상의 제2마그네틱층(116)은 상기 게이트 영역 양측의 실리콘층(104) 내부의 중심부에 배치되도록 형성함이 바람직하다.
도 2h를 참조하면, 상기 제2마그네틱층(116)이 형성된 실리콘 기판(100)의 결과물 상에 게이트 절연막(118)과 게이트 도전막(120) 및 게이트 하드마스크막(122)을 차례로 형성한 후, 상기 게이트 하드마스크막(122)과 게이트 도전막(120) 및 게이트 절연막(118)을 식각하여 상기 활성 영역과 수직하는 방향으로 연장하는 라인 타입의 게이트(G)를 형성한다.
도 2i를 참조하면, 상기 게이트(G) 양측의 실리콘층(104) 내에 불순물을 이온주입하여 소오스 영역 및 드레인 영역(124)을 형성한다. 이렇게 하면, 상기 소오스 영역 및 드레인 영역(124) 각각의 중심부에 소오스 영역 및 드레인 영역(124)의 표면으로부터 매몰 산화막(102)까지 연장되게 형성된 비아 패턴 형상의 제2마그네틱층(116)이 삽입된 구조의 반도체 소자가 형성된다.
이어서, 상기 게이트(G)의 양측벽에 스페이서(126)을 형성한 다음, 게이트(G) 사이의 공간에 형성된 제2마그네틱층(116)과 소오스 영역 및 드레인 영역(124) 상에 콘택 플러그(도시안됨)를 형성한다.
그리고 나서, 상기 제2마그네틱층(116)을 임계 온도(Tc), 예컨데, 650K 이상의 온도로 열처리한 후, 제2마그네틱층(116)에 수직, 또는, 수평 방향의 자기장을 걸어준다. 이때, 상기 제2마그네틱층(116)에는 상기 제1마그네틱층(110)과 반대 방향의 자기장을 걸어줌이 바람직하다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
여기서, 본 발명은 SOI 기판을 이용한 반도체 소자의 제조시 게이트 하부의 소자분리막 내에 제1마그네틱층을 형성함과 아울러 상기 게이트 양측의 소오스 영역 및 드레인 영역 내에 제2마그네틱층을 형성하며, 상기 제1 및 제2마그네틱층에 서로 반대 방향의 자기장을 걸어줌으로써, 반도체 소자의 바디 부분에 저장된 정공이 상기 소오스 영역 및 드레인 영역으로 재조합되는 것을 방지할 수 있다.
구체적으로, 상기 제1 및 제2마그네틱층에 걸린 자기장을 통해 스핀 토크(Spin Torque) 현상을 발생시키며, 이에 따라, 상기 바디 부분에 저장된 정공의스캐터링(Scattering)을 유도하여 상기 정공이 소오스 영역 및 드레인 영역으로 재조합되는 것을 억제할 수 있다.
따라서, 본 발명은 상기 바디 부분을 퓨어(Pure)하게 유지할 수 있으므로 소자의 리프레쉬(Refresh) 특성을 개선할 수 있으며, 이를 통해, 소자의 동작 특성 및 신뢰성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 평면도 및 A-A´선, B-B´선, C-C´선 및 D-D´선에 대응하는 단면도.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 평면도 및 A-A´선, B-B´선, C-C´선 및 D-D´선에 대응하는 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 실리콘 기판 102 : 매몰 산화막
104 : 실리콘층 106 : 제1질화막
108 : 소자분리막 110 : 제1마그네틱층
112 : 제2질화막 114 : 절연막
H : 홀 116 : 제2마그네틱층
118 : 게이트 절연막 120 : 게이트 도전막
122 : 게이트 하드마스크막 G : 게이트
124 : 소오스 영역 및 드레인 영역
126 : 스페이서
Claims (23)
- 실리콘 기판 상에 매몰 산화막과 실리콘층이 차례로 적층된 구조를 갖는 SOI 기판;상기 실리콘층 내에 상기 매몰 산화막과 접촉하도록 형성되어 활성 영역을 정의하는 소자분리막;상기 소자분리막을 포함한 상기 활성 영역 상에 형성된 게이트;상기 게이트 하부의 소자분리막 내에 형성된 제1마그네틱층;상기 게이트 양측의 실리콘층 내에 형성된 소오스 영역과 드레인 영역; 및상기 소오스 영역과 드레인 영역 내에 형성된 제2마그네틱층;을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 제1마그네틱층은 상기 매몰 산화막과 접하면서 상기 소자분리막 내에 매몰된 형태로 형성된 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 제1마그네틱층은 Fe, 또는, Co로 이루어진 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 제1마그네틱층의 표면 상에는 상기 제1마그네틱층을 둘러싸는 절연막이 형성된 것을 특징으로 하는 반도체 소자.
- 제 4 항에 있어서,상기 절연막은 산화막, 또는, 질화막 중 선택된 적어도 하나 이상의 막으로 이루어진 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 제2마그네틱층은 상기 소오스 영역과 드레인 영역의 표면으로부터 상기 매몰 산화막까지 연장된 비아 패턴의 형상으로 형성된 것을 특징으로 하는 반도체 소자.
- 제 6 항에 있어서,상기 비아 패턴은 상기 소오스 영역과 드레인 영역 각각의 중심부에 배치된 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 제2마그네틱층은 Ni, MnBi, MnAl 및 Cu2MnAl 중 하나로 이루어진 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 제2마그네틱층의 표면 상에는 상기 제2마그네틱층을 둘러싸는 절연막이 형성된 것을 특징으로 하는 반도체 소자.
- 제 9 항에 있어서,상기 절연막은 산화막, 또는, 질화막 중 선택된 적어도 하나 이상의 막으로 이루어진 것을 특징으로 하는 반도체 소자.
- 실리콘 기판 상에 매몰 산화막과 실리콘층이 차례로 적층된 구조를 가지며, 게이트 영역을 갖는 SOI 기판을 제공하는 단계;상기 실리콘층 내에 상기 매몰 산화막과 접촉하여 활성 영역을 정의하는 소자분리막을 형성하는 단계;상기 게이트 영역 하부의 소자분리막 내에 제1마그네틱층을 형성하는 단계;상기 게이트 영역 양측의 실리콘층 내에 제2마그네틱층을 형성하는 단계;상기 소자분리막을 포함하는 활성 영역의 게이트 영역 상에 게이트를 형성하는 단계; 및상기 게이트 양측의 실리콘층 내에 소오스 영역과 드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 11 항에 있어서,상기 소자분리막을 형성하는 단계는,상기 실리콘층을 식각하여 상기 매몰 산화막을 노출시키는 트렌치를 형성하는 단계;상기 트렌치를 포함한 실리콘층의 표면 상에 산화막과 질화막을 차례로 형성하는 단계;상기 질화막 상에 상기 트렌치를 매립하도록 소자분리용 절연막을 증착하는 단계; 및상기 소자분리용 절연막을 상기 질화막이 노출될 때까지 CMP(Chemical Mechanical Polishing)하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 11 항에 있어서,상기 제1마그네틱층을 형성하는 단계는,상기 게이트 영역에 형성된 소자분리막을 제거하는 단계;상기 소자분리막이 제거되어 노출된 매몰 산화막 상에 제1마그네틱층을 증착 하는 단계;상기 제1마그네틱층이 상기 소자분리막보다 얕은 깊이로 잔류되도록 상기 제1마그네틱층을 에치백(Etch Back)하는 단계;상기 에치백된 제1마그네틱층을 덮도록 절연막을 형성하는 단계; 및상기 절연막을 상기 실리콘층이 노출될 때까지 CMP하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 13 항에 있어서,상기 소자분리막을 제거하는 단계 후, 그리고, 상기 제1마그네틱층을 증착하는 단계 전,상기 소자분리막이 제거되어 노출된 매몰 산화막과 실리콘층의 표면 상에 절연막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 14 항에 있어서,상기 절연막은 산화막, 또는, 질화막 중 선택된 적어도 하나 이상의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 11 항에 있어서,상기 제1마그네틱층은 상기 매몰 산화막과 접하면서 상기 소자분리막 내에 매몰된 형태로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 11 항에 있어서,상기 제1마그네틱층은 Fe, 또는, Co로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 11 항에 있어서,상기 제2마그네틱층을 형성하는 단계는,상기 게이트 영역 양측의 실리콘층을 상기 매몰 산화막이 노출될 때까지 식각하는 단계;상기 실리콘층의 식각된 부분을 매립하도록 제2마그네틱층을 증착하는 단계; 및상기 제2마그네틱층을 상기 실리콘층이 노출될 때까지 CMP하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 18 항에 있어서,상기 실리콘층을 식각하는 단계 후, 그리고, 상기 제2마그네틱층을 증착하는 단계 전,상기 노출된 매몰 산화막과 실리콘층의 표면 상에 절연막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 19 항에 있어서,상기 절연막은 산화막, 또는, 질화막 중 선택된 적어도 하나 이상의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 11 항에 있어서,상기 제2마그네틱층은 상기 소오스 영역과 드레인 영역의 표면으로부터 상기 매몰 산화막까지 연장된 비아 패턴의 형상으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 21 항에 있어서,상기 비아 패턴은 상기 소오스 영역과 드레인 영역 각각의 중심부에 배치되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 11 항에 있어서,상기 제2마그네틱층은 Ni, MnBi, MnAl 및 Cu2MnAl 중 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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|---|---|---|---|---|
| CN113471289A (zh) * | 2021-05-19 | 2021-10-01 | 广东省大湾区集成电路与系统应用研究院 | 一种绝缘体上硅衬底及其制备方法、应用 |
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|---|---|---|---|---|
| JP2003197639A (ja) | 2001-12-10 | 2003-07-11 | Hynix Semiconductor Inc | 半導体素子及びその形成方法 |
| KR20050063315A (ko) * | 2003-12-22 | 2005-06-28 | 매그나칩 반도체 유한회사 | 고전압 트랜지스터 및 그 제조 방법 |
| JP2006148064A (ja) | 2004-10-18 | 2006-06-08 | Renesas Technology Corp | 半導体装置及びその製造方法、並びにメモリ回路 |
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| KR20050063315A (ko) * | 2003-12-22 | 2005-06-28 | 매그나칩 반도체 유한회사 | 고전압 트랜지스터 및 그 제조 방법 |
| JP2006148064A (ja) | 2004-10-18 | 2006-06-08 | Renesas Technology Corp | 半導体装置及びその製造方法、並びにメモリ回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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