KR100950757B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR100950757B1
KR100950757B1 KR1020080005903A KR20080005903A KR100950757B1 KR 100950757 B1 KR100950757 B1 KR 100950757B1 KR 1020080005903 A KR1020080005903 A KR 1020080005903A KR 20080005903 A KR20080005903 A KR 20080005903A KR 100950757 B1 KR100950757 B1 KR 100950757B1
Authority
KR
South Korea
Prior art keywords
region
trench
etching
silicon substrate
bulb
Prior art date
Application number
KR1020080005903A
Other languages
English (en)
Other versions
KR20090079730A (ko
Inventor
신민정
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080005903A priority Critical patent/KR100950757B1/ko
Priority to US12/332,555 priority patent/US7968421B2/en
Publication of KR20090079730A publication Critical patent/KR20090079730A/ko
Application granted granted Critical
Publication of KR100950757B1 publication Critical patent/KR100950757B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 실리콘기판의 소자분리영역 내에 하단 부가 둥근 형태인 벌브 형 트렌치를 형성하는 단계와, 상기 벌브형 트렌치의 둥근 부분을 산화시키는 단계와, 상기 벌브형 트렌치의 전면 상에 절연막을 형성하는 단계 및 상기 절연막을 식각하여 상기 그 주변이 산화된 벌브형 트렌치의 하단부에 도달하는 소자분리용 트렌치를 형성함과 아울러 상기 소자분리용 트렌치들 사이의 활성영역 부분을 실리콘기판의 중간에 절연막이 개재된 SOI 구조로 형성하는 단계를 포함한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 소망하는 영역에 SOI 구조를 구현할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화, 고속화 및 저전력화가 진행됨에 따라, 더욱더 작은 면적에서 원하는 동작을 구현하기 위해 많은 노력이 진행되고 있다.
최근 DRAM 구조 중 캐패시터(capacitor) 없이 플로우팅 바디(floating body)에 다수의 캐리어(carrier)를 차지 업(charge-up)하여 셀의 문턱전압(Vt)에 변화를 줌으로써 데이타를 기억하는 캐패시터리스 메모리 소자(capacitorless memory device)가 활발히 연구되고 있다.
일반적으로 캐패시터리스 메모리 소자는 SOI(Silicon On Insulator) 기판, 즉, 벌크 실리콘으로 이루어진 단결정 실리콘 기판를 대신하여 실리콘 기판과 매몰산화막 및 실리콘층의 적층 구조로 이루어진 SOI 기판을 사용한다.
이러한 캐패시터리스 메모리 소자는 디램(DRAM)에 비해 작은 접합 용량(Junction Capacitance)에 의한 고속화를 이룰 수 있고, 낮은 문턱 전압에 의한 저전압화 및 완전한 소자분리에 의한 래치-업 (latch-up)을 제거할 수 있는 장점들 을 가지고 있다.
그러나, 상기 캐패시터리스 메모리 소자는 상기와 같은 장점들을 가지고도 있지만, 플로팅 바디 이펙트(Floating Body Effect, FBE)와 같은 부작용이 발생하기도 한다.
구체적으로, NMOSFET 트랜지스터에서 게이트 전극에 전압이 인가되어 드레인 영역에서 소스 영역으로 채널 영역을 통해 전류가 흐르면서 전자와 바디를 이루는 원자가 부딪혀 홀과 전자의 쌍이 발생한다.
그러나, SOI 기판을 이용한 반도체 장치에서는 각 구역의 고립된 반도체 층인 바디의 저전위 영역, 즉 소스 영역과 채널 영역 경계면의 하부를 중심으로 홀이 계속 축적된다.
이렇게 축적된 홀은 채널의 전위를 높이는 역할을 하고 Vt를 낮추게 되며, 킹크 현상(KINK EFFECT) 같은 트랜지스터의 드레인 전압-전류 특성 변화를 가져올 수 있다.
한편, 만들고자 하는 소자의 성격에 따라 FBE가 많이 발생해서 문제가 되는 경우가 있고, 반면, FBE가 발생하여도 SOI 기판 상에 소자를 적용하는 것이 더욱 유리한 경우가 있다.
그래서, 쓰임새에 따라 선택적으로 원하는 영역에만 SOI 기판을 형성하여 하나의 반도체 기판 내에서 여러 종류의 소자를 구현할 수 있는 연구가 진행되고 있으나, 실질적으로는, 쓰임새에 따라 소망하는 영역에만 선택적으로 SOI 기판을 형성할 수 있는데는 어려움이 있다.
본 발명은 쓰임새에 따라 소망하는 영역에 SOI 기판을 적용할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
본 발명은, 실리콘기판의 소자분리영역 내에 하단 부가 둥근 형태인 벌브 형 트렌치를 형성하는 단계; 상기 벌브형 트렌치의 둥근 부분을 산화시키는 단계; 상기 벌브형 트렌치의 전면 상에 절연막을 형성하는 단계; 및 상기 절연막을 식각하여 상기 그 주변이 산화된 벌브형 트렌치의 하단부에 도달하는 소자분리용 트렌치를 형성함과 아울러 상기 소자분리용 트렌치들 사이의 활성영역 부분을 실리콘기판의 중간에 절연막이 개재된 SOI 구조로 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 실리콘기판의 소자분리영역 내에 하단 부가 둥근 형태인 벌브 형의 트렌치를 형성하는 단계는, 상기 실리콘기판의 소자분리영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 양측벽에 식각 베리어막을 형성하는 단계; 및
상기 식각 베리어막을 이용해서 상기 트렌치 저면의 실리콘기판 부분을 등방성 식각하는 단계;로 구성되는 것을 특징으로 한다.
상기 식각 베리어막은 질화막으로 형성하는 것을 특징으로 한다.
상기 벌브형 트렌치의 둥근 부분을 산화시키는 단계는, 상기 인접한 벌브형 트렌치의 산화된 둥근 부분끼리 서로 맞닿도록 수행하는 것을 특징으로 한다.
상기 절연막은 상기 벌브형 트렌치의 둥근 부분을 매립시킬 수 있는 두께로 형성하는 것을 특징으로 한다.
상기 절연막은 산화막으로 형성하는 것을 특징으로 한다.
상기 절연막의 식각은 이방성 식각으로 수행하는 것을 특징으로 한다.
또한, 본 발명은, 제1지역 및 제2지역을 갖는 실리콘기판의 소자분리영역 내에 제1트렌치를 형성하는 단계; 상기 제1트렌치를 포함한 실리콘기판 상에 식각 베리어막을 형성하는 단계; 상기 제1지역 제1트렌치의 하단부 부분에 형성된 식각 베리어막 부분을 제거하는 단계; 상기 제1트렌치에 잔류된 식각 베리어막을 이용하여 상기 제1지역에 형성된 제1트렌치 저면인 실리콘기판 부분을 등방성 식각하여 상기 제1트렌치를 포함하여 하단 부가 둥근 형태인 벌브 형 제2트렌치를 형성하는 단계; 상기 제1지역에 형성된 벌브 형 제2트렌치의 둥근 부분을 산화시키는 단계; 상기 그 주변이 산화된 벌브 형 제2트렌치 및 상기 제2영역의 제1트렌치의 전면 상에 절연막을 형성하는 단계; 및 상기 절연막을 식각하여 상기 각 지역에 활성영역을 한정하는 소자분리용 트렌치를 형성함과 아울러 상기 제1지역의 활성영역 부분을 실리콘기판의 중간에 절연막이 개재된 SOI 구조로 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 제1지역은 셀 지역으로 구성되고, 상기 제2지역은 주변 지역으로 구성되는 것을 특징으로 한다.
상기 제1지역 및 제2지역을 갖는 실리콘기판 내에 제1트렌치를 형성하는 단계는, 상기 제1지역 및 제2지역을 갖는 실리콘기판 내에 제1트렌치를 형성하는 단 계; 상기 제2지역에 형성된 하드마스크용 박막에 노광 및 식각 공정을 진행하여서 상기 제2지역의 소자분리영역을 노출시키는 제1하드마스크 패턴을 형성하는 단계; 상기 제2지역의 노출된 실리콘기판의 소자분리영역을 일부 식각하는 단계; 상기 제1지역에 형성된 하드마스크용 박막에 노광 및 식각 공정을 진행하여서 상기 제1지역의 소자분리영역을 노출시키는 제2하드마스크 패턴을 형성하는 단계; 및 상기 제1지역의 노출된 실리콘기판 부분을 식각함과 아울러 제2지역의 일부 식각된 실리콘기판 부분을 식각하는 단계;로 구성되는 것을 특징으로 한다.
상기 하드마스크용 박막은 산화막과 질화막의 적층막으로 형성하는 것을 특징으로 한다.
상기 제1지역의 제1트렌치 보다 제2지역에 형성된 제1트렌치의 깊이가 더 깊은 것을 특징으로 한다.
상기 식각 베리어막은 질화막으로 형성하는 것을 특징으로 한다.
상기 벌브형 제2트렌치의 둥근 부분을 산화시키는 단계는, 상기 인접한 벌브형 제2트렌치의 산화된 둥근 부분끼리 서로 맞닿도록 수행하는 것을 특징으로 한다.
상기 절연막은 상기 벌브형 제2트렌치의 둥근 부분을 매립시킬 수 있는 두께로 형성하는 것을 특징으로 한다.
상기 절연막은 산화막으로 형성하는 것을 특징으로 한다.
상기 절연막의 식각은 이방성 식각으로 수행하는 것을 특징으로 한다.
본 발명은 셀 지역에 형성된 벌브형 트렌치의 하단 부분에 인접한 실리콘기판을 산화처리하고, 상기 벌브형 트렌치의 하단 부분에 절연막을 형성함으로써, 상기 셀 지역의 실리콘기판 부분을 SOI 구조를 형성할 수 있다.
따라서, 본 발명은 하나의 반도체 기판 내에 SOI 구조를 구현하고자 하는 영역에 선택적으로 SOI 구조를 구현할 수 있으므로, 이를 통해, 하나의 반도체 기판 내에서 여러 종류의 소자를 구현할 수는 효과를 얻게 된다.
본 발명은, SOI 구조가 적용될 부분인 셀(Cell) 지역 실리콘기판의 소자분리영역 내에 형성된 하단 부가 둥근 형태인 벌브 형 트렌치의 둥근 부분을 산화시킨 후, 상기 벌브형 트렌치의 전면 상에 절연막을 형성한다.
그런다음, 상기 절연막을 식각하여 상기 그 주변이 산화된 벌브형 트렌치의 하단부에 도달하는 소자분리용 트렌치를 형성한다. 이때, 상기 소자분리용 트렌치들 사이의 활성영역 부분은 실리콘기판의 중간에 절연막이 개재된 SOI 구조로 형성하게 된다.
이렇게 하면, 상기 트렌치의 산화와 절연막으로 인하여 실리콘기판의 중간에 절연막이 형성하게 되면서, 이를 통해, 벌크 실리콘과 절연막 및 실리콘층의 적층 구조와 유사한 구조인 SOI 구조를 갖는 실리콘기판을 형성할 수 있게 된다.
따라서, 본 발명은 반도체 기판 내에서 상기 SOI 구조의 구현이 필요한 부분에만 선택적으로 SOI 구조를 형성할 수 있으므로, 이를 통해, 하나의 반도체 기판 내에서 여러 종류의 소자를 구현할 수는 장점을 갖게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
자세하게, 도 1 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 참조하여 설명하면 다음과 같다.
도 1을 참조하면, 셀 지역으로 구성된 제1지역(100) 및 주변 지역으로 구성된 제2지역(200)을 갖는 실리콘기판(300) 상에 하드마스크용 박막(110)을 형성한다. 상기 하드마스크용 박막(110)은 산화막(111)과 질화막(112)의 적층막으로 형성한다.
그런다음, 상기 제2지역(200)의 하드마스크용 박막 부분을 식각하여 제2지역의 소자분리영역을 노출시키는 제1하드마스크 패턴(221)을 형성한 후, 상기 제1하드마스크 패턴(221)을 식각마스크로 이용해서 상기 제2지역(200)의 노출된 실리콘기판의 소자분리영역을 일부 식각한다.
상기 식각은 실리콘기판(300)이 500∼1000Å 깊이만큼 식각되도록 수행한다.
도 2를 참조하면, 상기 제1지역(100)의 하드마스크용 박막(110) 부분을 식각하여 제1지역의 소자분리영역을 노출시키는 제2하드마스크 패턴(121)을 형성한다.
그런다음, 상기 제2하드마스크 패턴(121)을 식각마스크로 이용해서 상기 제1지역(100)의 노출된 실리콘기판의 소자분리영역을 식각함과 아울러 상기 제2지역의 (200) 일부 식각된 실리콘기판의 소자분리영역 부분을 식각해서 각 지역의 소자분리 영역 내에 제1트렌치(131,231)를 형성한다.
상기 제1지역의 제1트렌치(131) 보다 제2지역에 형성된 제1트렌치(231)의 깊 이가 더 깊도록 식각 공정을 진행한다.
도 3을 참조하면, 상기 각 지역의 제1트렌치(131,231)를 포함한 실리콘기판(300) 상에 식각 베리어막(140,240)을 형성한다. 상기 식각 베리어막(140,240)은 질화막으로 형성한다.
그런다음, 상기 식각 베리어막(140,240) 상에 상기 제1지역(100)을 노출시키는 감광막 패턴(200M)을 형성한 후, 상기 제1지역(100)에 형성된 제1트렌치(131)의 하단부에 형성된 식각 베리어막을 제거한다.
도 4를 참조하면, 상기 제1트렌치에 잔류된 식각 베리어막(140)을 이용하여 상기 제1지역의 제1트렌치(131) 저면인 실리콘기판 부분을 식각하여 상기 제1트렌치를 포함하여 하단 부가 둥근 형태인 벌브 형 제2트렌치(132)를 형성한다.
상기 식각은 습식 식각과 같은 등방성 식각 공정으로 수행한다.
도 5를 참조하면, 상기 제1지역(100)에 형성된 제2트렌치(132)의 둥근 부분을 산화(oxidation)시킨다. 이때, 상기 산화를 충분한 시간 동안 진행하여서 상기 인접한 벌브형 제2트렌치의 산화된 둥근 부분끼리 서로 맞닿을 수 있도록 한다.
상기 산화로 인하여 벌브형 제2트렌치(132)의 하단 부에 인접한 실리콘기판 부분(150)을 절연 상태로 형성된다.
도 6을 참조하면, 상기 그 주변이 산화된 제2트렌치(132)의 둥근 부분을 포함해서 제2트렌치(132) 및 상기 제2영역(200)의 제1트렌치(231)의 전면 상에 절연막(160)을 형성한다. 상기 절연막(160)은 산화막으로 형성한다.
상기 절연막(160)은 상기 제1지역에 형성된 벌브형 제2트렌치(132)의 둥근 부분을 매립시킬 수 있는 두께로 형성한다.
도 7을 참조하면, 상기 절연막(160)을 이방성 식각하여 상기 각 지역에 활성영역을 한정하는 소자분리용 트렌치(133,333)를 형성한다. 이때, 상기 제1지역(100)의 활성영역 부분은 실리콘기판의 중간에 절연막이 개재된 SOI(170) 구조로 형성한다.
상기에 전술한 바와 같이, 본 발명은 상기 벌브형 제2트렌치(132)의 산화로 인하여 벌브형 제2트렌치의 둥근 부분에 인접한 실리콘기판 부분(150)을 절연 상태로 형성시키고, 상기 제2트렌치의 둥근 부분을 절연막(160)으로 채워지게 함으로써, 상기 벌브형 제2트렌치의 둥근 부분, 즉, 상기 제1지역의 실리콘 기판의 중간 부분은 절연막으로 이루어지게 된다.
이처럼, 본 발명은 상기 제1지역에서 산화 공정을 진행하고, 절연막을 형성함으로써, 제1지역(100)인 셀 지역에 SOI(170)를 구현할 수 있게 된다.
따라서, 본 발명은 소망하는 영역에만 SOI 구조를 구현할 수 있게 된다.
도 8을 참조하면, 상기 하드마스크 패턴 및 상기 식각 베리어막인 질화막을 제거한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 실시예에 따른 반도체 소자를 제조한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100: 제1지역 200: 제2지역
110: 박막 111: 산화막
112: 질화막 121: 제2하드마스크 패턴
131,231: 제1트렌치 132: 벌브형 제2트렌치 133,233: 소자분리용 트렌치 140,240: 식각 베리어막
150: 산화된 실리코기판 부분 160,260: 절연막
170: SOI 221: 제1하드마스크 패턴 200M: 감광막 패턴 300: 실리콘기판

Claims (17)

  1. 실리콘기판의 소자분리영역 내에 하단 부가 둥근 형태인 벌브 형 트렌치를 형성하는 단계;
    상기 벌브형 트렌치의 둥근 부분을 산화시켜 인접한 벌브형 트렌치의 산화된 둥근 부분끼리 서로 맞닿도록 하는 단계;
    상기 벌브형 트렌치의 전면 상에 절연막을 형성하는 단계;및
    상기 절연막을 식각하여 상기 그 주변이 산화된 벌브형 트렌치의 하단부에 도달하는 소자분리용 트렌치를 형성함과 아울러 상기 소자분리용 트렌치들 사이의 활성영역 부분을 실리콘기판의 중간에 절연막이 개재된 SOI 구조로 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 실리콘기판의 소자분리영역 내에 하단 부가 둥근 형태인 벌브 형의 트렌치를 형성하는 단계는,
    상기 실리콘기판의 소자분리영역을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 양측벽에 식각 베리어막을 형성하는 단계; 및
    상기 식각 베리어막을 이용해서 상기 트렌치 저면의 실리콘기판 부분을 등방성 식각하는 단계;
    로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 식각 베리어막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 절연막은 상기 벌브형 트렌치의 둥근 부분을 매립시킬 수 있는 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 절연막의 식각은 이방성 식각으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제1지역 및 제2지역을 갖는 실리콘기판의 소자분리영역 내에 제1트렌치를 형성하는 단계;
    상기 제1트렌치를 포함한 실리콘기판 상에 식각 베리어막을 형성하는 단계;
    상기 제1지역 제1트렌치의 하단부 부분에 형성된 식각 베리어막 부분을 제거하는 단계;
    상기 제1트렌치에 잔류된 식각 베리어막을 이용하여 상기 제1지역에 형성된 제1트렌치 저면인 실리콘기판 부분을 등방성 식각하여 상기 제1트렌치를 포함하여 하단 부가 둥근 형태인 벌브 형 제2트렌치를 형성하는 단계;
    상기 제1지역에 형성된 벌브 형 제2트렌치의 둥근 부분을 산화시키는 단계;
    상기 그 주변이 산화된 벌브 형 제2트렌치 및 상기 제2지역의 제1트렌치의 전면 상에 절연막을 형성하는 단계; 및
    상기 절연막을 식각하여 상기 각 지역에 활성영역을 한정하는 소자분리용 트렌치를 형성함과 아울러 상기 제1지역의 활성영역 부분을 실리콘기판의 중간에 절연막이 개재된 SOI 구조로 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 제1지역은 셀 지역으로 구성되고, 상기 제2지역은 주변 지역으로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 제1지역 및 제2지역을 갖는 실리콘기판 내에 제1트렌치를 형성하는 단계;
    상기 제2지역에 형성된 하드마스크용 박막에 노광 및 식각 공정을 진행하여서 상기 제2지역의 소자분리영역을 노출시키는 제1하드마스크 패턴을 형성하는 단계;
    상기 제2지역의 노출된 실리콘기판의 소자분리영역을 일부 식각하는 단계;
    상기 제1지역에 형성된 하드마스크용 박막에 노광 및 식각 공정을 진행하여서 상기 제1지역의 소자분리영역을 노출시키는 제2하드마스크 패턴을 형성하는 단계; 및
    상기 제1지역의 노출된 실리콘기판 부분을 식각함과 아울러 제2지역의 일부 식각된 실리콘기판 부분을 식각하는 단계;
    로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 하드마스크용 박막은 산화막과 질화막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 8 항에 있어서,
    상기 제1지역의 제1트렌치 보다 제2지역에 형성된 제1트렌치의 깊이가 더 깊은 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 8 항에 있어서,
    상기 식각 베리어막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 8 항에 있어서,
    상기 벌브형 제2트렌치의 둥근 부분을 산화시키는 단계는,
    상기 인접한 벌브형 제2트렌치의 산화된 둥근 부분끼리 서로 맞닿도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 8 항에 있어서,
    상기 절연막은 상기 벌브형 제2트렌치의 둥근 부분을 매립시킬 수 있는 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 8 항에 있어서,
    상기 절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 8 항에 있어서,
    상기 절연막의 식각은 이방성 식각으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020080005903A 2008-01-18 2008-01-18 반도체 소자의 제조방법 KR100950757B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080005903A KR100950757B1 (ko) 2008-01-18 2008-01-18 반도체 소자의 제조방법
US12/332,555 US7968421B2 (en) 2008-01-18 2008-12-11 Method for manufacturing SOI structure in desired region of a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080005903A KR100950757B1 (ko) 2008-01-18 2008-01-18 반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20090079730A KR20090079730A (ko) 2009-07-22
KR100950757B1 true KR100950757B1 (ko) 2010-04-05

Family

ID=40876807

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080005903A KR100950757B1 (ko) 2008-01-18 2008-01-18 반도체 소자의 제조방법

Country Status (2)

Country Link
US (1) US7968421B2 (ko)
KR (1) KR100950757B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102339852B (zh) * 2010-07-27 2013-03-27 中国科学院微电子研究所 半导体器件及其制造方法
EP2917930A4 (en) * 2012-11-08 2016-06-29 Commissariat à l'énergie atomique et aux énergies alternatives METHOD FOR PRODUCING MICROELECTRONIC DEVICES WITH PARTIAL INSULATION GAMES SHAPED UNDER ACTIVE AREAS
US10163634B2 (en) 2016-05-20 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming conductive lines
US11205699B2 (en) * 2019-10-17 2021-12-21 Globalfoundries U.S. Inc. Epitaxial semiconductor material regions for transistor devices and methods of forming same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100688547B1 (ko) * 2005-05-18 2007-03-02 삼성전자주식회사 Ｓｔｉ 구조를 가지는 반도체 소자 및 그 제조 방법
KR100772709B1 (ko) * 2005-12-13 2007-11-02 주식회사 하이닉스반도체 반도체 소자의 소자분리막 제조방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7157350B2 (en) * 2004-05-17 2007-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming SOI-like structure in a bulk semiconductor substrate using self-organized atomic migration
US7442618B2 (en) * 2005-07-16 2008-10-28 Chartered Semiconductor Manufacturing, Ltd Method to engineer etch profiles in Si substrate for advanced semiconductor devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100688547B1 (ko) * 2005-05-18 2007-03-02 삼성전자주식회사 Ｓｔｉ 구조를 가지는 반도체 소자 및 그 제조 방법
KR100772709B1 (ko) * 2005-12-13 2007-11-02 주식회사 하이닉스반도체 반도체 소자의 소자분리막 제조방법

Also Published As

Publication number Publication date
US20090186463A1 (en) 2009-07-23
US7968421B2 (en) 2011-06-28
KR20090079730A (ko) 2009-07-22

Similar Documents

Publication Publication Date Title
US8927966B2 (en) Dynamic random access memory unit and method for fabricating the same
US7842594B2 (en) Semiconductor device and method for fabricating the same
KR100389929B1 (ko) 트렌치 소자분리막을 구비하는 ｓｏｉ 소자 및 그 제조 방법
JP2009253264A (ja) 半導体素子およびその製造方法
JP2008028357A (ja) 半導体素子及びその製造方法
TW437091B (en) SOI semiconductor device and manufacturing method thereof
KR100950757B1 (ko) 반도체 소자의 제조방법
JP2008021727A (ja) 半導体記憶装置およびその製造方法
TWI497713B (zh) 絕緣體的製作方法
KR100886708B1 (ko) Ｓｏｉ 소자 및 그의 제조방법
KR100374227B1 (ko) 반도체소자의 제조방법
US9905480B1 (en) Semiconductor devices and methods for forming the same
KR100569534B1 (ko) 반도체소자의 제조방법
KR101052868B1 (ko) Ｓｏｉ 소자 및 그의 제조방법
KR20080089016A (ko) 반도체 소자의 제조 방법
KR100997794B1 (ko) 반도체 소자 및 그의 제조방법
KR100826983B1 (ko) 모스펫 소자 및 그 제조방법
KR100598349B1 (ko) 반도체 소자의 소자 분리막 형성 방법
JP2007005759A (ja) 半導体素子及びその製造方法
KR100960930B1 (ko) Ｓｏｉ 소자 및 그의 제조방법
KR100598174B1 (ko) 반도체 소자의 제조 방법
KR100835471B1 (ko) 반도체소자의 제조방법
KR20090067611A (ko) 반도체 소자의 소자분리막 형성 방법
US8173497B2 (en) Semiconductor device preventing floating body effect in a peripheral region thereof and method for manufacturing the same
KR100955934B1 (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee