KR100446860B1 - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법을 제공한다. 본 발명은 기판의 살리사이드 영역과 비살리사이드 영역의 액티브영역 상에 게이트 절연막인 산화막을 열산화 공정에 의해 성장시키고, 액티브영역의 게이트 절연막의 일부분 상에 게이트 전극을 형성시키고, 기판의 전면에 게이트 절연막의 과식각을 방지하기 위한 식각 방지층을 적층시키고 그 위에 층간 절연막을 적층시킨다. 이후, 살리사이드 영역의 층간 절연막을 습식 식각시키고 식각 방지층을 건식 식각시킴으로써 살리사이드 영역의 게이트 전극과 소오스/드레인(S/D)을 노출시킨다. 이어, 통상적인 살리사이드 공정에 의해 살리사이드 영역의 게이트 전극과 소오스/드레인(S/D)에만 살리사이드층을 형성시킨다.
따라서, 본 발명은 층간 절연막 아래에 식각 방지층을 배치시키므로 층간 절연막의 식각시 층간 절연막의 과식각이 발생하더라도 게이트 전극 아래에서의 게이트 절연막 언더컷을 방지시킬 수가 있다. 이는 게이트 채널의 길이 단축을 방지시키고 숏 채널 효과를 방지시킬 수가 있다. 그 결과, 핫 캐리어 발생에 따른 누설 전류의 증가를 억제시킬 수가 있으므로 반도체 소자의 특성이 개선될 수 있다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 소오스/드레인(S/D)의 살리사이드층에 의한 게이트 채널의 단축을 방지시키도록 한 반도체소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화에 따라 설계룰이 미세화되고, 동작속도가 고속화되는 추세에 있다. 이러한 추세에 맞추어 트랜지스터의 게이트 전극 사이즈가 축소되면서 이전까지 아무런 문제를 일으키지 않던 저항(Sheet Resistance)과 콘택 저항의 증가가 문제시되기 시작하였다. 이를 해결하기 위해 다결정 실리콘층의 게이트 전극과 소오스/드레인의 실리콘 기판에 비저항이 낮은 고융점 금속의 실리사이드(Silicide)를 형성하는 기술이 개발되었다. 그 결과, 게이트 전극의 저항과 소오스/드레인의 콘택 저항이 현저하게 저감되었다. 초기에는 게이트 전극에 실리사이드를 형성시키는 공정과 소오스/드레인에 실리사이드를 형성시키는 공정이 각각 별도의 공정으로 진행되었으나, 공정의 단순화 및 비용 절감을 고려하여 게이트 전극과 소오스/드레인에 실리사이드를 하나의 동일 공정으로 형성시키는 살리사이드(Salicide: Self Aligned Silicide) 공정이 개발되었다.
살리사이드 공정에서는 고융점 금속을 실리콘층과 절연층에 동시에 적층시킨 후 열처리하면, 실리콘층 상의 고융점 금속이 실리사이드화 반응을 일으킴으로써 실리사이드층을 형성시키지만 절연체 상의 고융점 금속은 실리사이드화 반응을 일으키지 않은 채 그대로 존재한다. 그러므로, 실리사이드층만을 남겨 두기 위해서는 상기 미반응한 고융점 금속을 선택적으로 식각, 제거시켜주어야 한다.
한편, 반도체 소자의 정전기(Electro-Static Discharge) 방지 및 저항을 위한 비살리사이드 영역에서는 트랜지스터의 게이트 전극 및 소오스/드레인의 실리콘 상에 살리사이드층을 위한 고융점 금속층이 증착되는 것을 차단시켜주도록 층간 절연막이 적층되어 있어야 한다.
이러한 살리사이드 공정이 트랜지스터의 제조에 적용되기 시작하면서 기존의 화학 기상 증착 공정에 의한 살리사이드 형성 공정을 대치하게 되었고, 특히, 금속의 전기적 저항 및 실리사이드의 전기적 저항이 양호한 티타늄 실리사이드 공정이 트랜지스터의 제조공정에 유망하게 사용되고 있다.
살리사이드 공정을 적용한 종래의 반도체 소자의 제조 방법은 도 1에 도시된 바와 같이, 반도체 기판, 예를 들어 P형 단결정 실리콘 재질의 기판(10)이 살리사이드 영역(30)과 비살리사이드 영역(40)으로 구분된다. 기판(10)의 액티브 영역을 한정시키기 위해 기판(10)의 필드영역에 절연층(11)을 형성시킨다. 이어서, 기판(10)의 액티브 영역 상에 트랜지스터의 게이트 절연막(13)을 성장시키고, 게이트 전극(15)을 위한 부분의 게이트 절연막(13) 상에 게이트 전극(15)을 위한 다결정 실리콘층의 패턴을 형성시킨다. 그런 다음, 게이트 전극(15)의 좌, 우 양 측벽에만 스페이서(17)를 형성시키고, 게이트 전극(15)과 스페이서(17)를 마스킹 층으로 이용하여 소오스/드레인(S/D)을 위한 불순물, 예를 들어 N형 불순물을 기판(10)에 이온주입시킴으로써 소오스/드레인(S/D)을 형성시킨다. 이어서, 게이트 전극(15)과 스페이서(17) 및 소오스/드레인(S/D) 상에 층간 절연막(19)을 적층시킨다. 지금까지의 공정은 살리사이드 영역(30)과 비살리사이드 영역(40)에 동일하게 실시된다. 도 2에 도시된 바와 같이, 이후, 비살리사이드 영역(40)의 층간 절연막(19) 상에만 마스킹층으로서 감광막(PR)의 패턴을 형성시킴으로써 살리사이드 영역(30)의 층간 절연막(19)을 노출시킨다. 도 3에 도시된 바와 같이, 이어서, 살리사이드 영역(30)의 노출된 층간 절연막(19) 및 그 아래의 게이트 절연막(13)을 습식 식각시킴으로써 게이트 전극(15) 및 소오스/드레인(S/D)의 표면을 노출시킨다. 도 4에 도시된 바와 같이, 그런 다음, 비살리사이드 영역(40)의 감광막(PR)을 제거시키고 기판(10)에 살리사이드를 위한 티타늄(Ti)과 같은 고융점 금속층을 적층시킨 후 이를 열처리시킴으로써 살리사이드 영역(30)의 게이트전극(15)의 다결정 실리콘층 표면에 살리사이드층(21)을 형성시키고 아울러 소오스/드레인(S/D)의 표면에도 살리사이드층(23)을 형성시킨다. 마지막으로, 살리사이드화되지 않은 비반응 고융점 금속층을 완전히 식각시킨다.
그런데, 종래에는 고온 열공정에 의한 트랜지스터의 문턱 전압(Threshold Voltage)의 변화를 방지시키기 위해 층간 절연막(19)을 고온 TEOS(Tetra-Ethyl- Ortho-Silicate) 저압 화학 기상 증착 공정 대신에 저온 TEOS 플라즈마 화학 기상 증착 공정을 이용하여 적층시킨다. 이로써, 층간 절연막(19)의 스텝 커버리지(Step Coverage)가 불량한 특정 부분에서 계면이 발생하기 쉽다.
이러한 상태에서 살리사이드 영역(30)의 게이트 전극(15)과 소오스/드레인(S/D)을 노출시키기 위해 살리사이드 영역(30)의 층간 절연막(19)을 BHF(Buffered HF) 식각액에 의해 식각시킬 때 등방성 식각 특성을 갖는 BHF 식각액이 상기 계면으로 침투하여 층간 절연막(19)의 계면 부분을 나머지 부분에 비하여 빠른 속도로 식각시킨다. 더욱이, 층간 절연막(19)과 게이트 절연막(13) 사이에 식각 방지층이 존재하지 않는다. 그 결과, 도 3에 도시된 바와 같이, 스페이서(17)의 아래 일부분(A)에서 게이트 절연막(13)의 언더컷 현상이 다발한다.
이는 살리사이드 영역(30)의 소오스/드레인(S/D)을 과다 노출시키므로 소오스/드레인(S/D)의 살리사이드층(23)이 게이트 영역으로 침투하여 게이트 채널의 길이를 단축시키고 숏 채널 효과(Short Channel Effect)를 가져온다. 그 결과, 핫 캐리어가 다량 발생하고 나아가 누설 전류가 증가하는 반도체 소자의 특성 불량이 심화된다.
따라서, 본 발명의 목적은 게이트 전극 아래의 게이트 절연막 과식각을 방지하면서도 소오스/드레인의 살리사이드층을 형성시키도록 한 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 숏채널 효과로 인한 누설 전류 증가를 억제시킴으로써 반도체 소자의 특성 불량을 방지시키도록 한 반도체 소자의 제조 방법을 제공하는데 있다.
도 1 내지 도 4는 종래 기술에 의한 살리사이드층 형성 방법을 나타낸 단면 공정도.
도 5 내지 도 10은 본 발명에 의한 반도체소자의 제조방법에 적용된 살리사이드층 형성 방법을 나타낸 단면 공정도.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자의 제조방법은
반도체 기판의 살리사이드 영역과 비살리사이드 영역의 액티브 영역 상에 게이트 절연막을 형성시키고, 상기 게이트 절연막의 일부분 상에 게이트 전극들을 형성시키고, 상기 게이트 전극들의 각각을 사이에 두고 상기 액티브 영역의 기판에 소오스/드레인을 형성시키는 단계; 상기 게이트 절연막과 상기 게이트 전극 상에 플라즈마 화학 기상 증착 공정에 의해 식각 방지층을 적층시키는 단계; 상기 식각 방지층 상에 층간 절연막을 적층시키는 단계; 상기 살리사이드 영역의 층간 절연막을 습식 식각액에 의해 습식 식각시켜 상기 살리사이드 영역의 식각 방지층을 노출시킴으로써 상기 게이트 전극 아래의 게이트 절연막이 상기 습식 식각액에 의해 언더컷되는 것을 방지시키는 단계; 상기 노출된 식각 방지층을 건식 식각시킴으로써 상기 살리사이드 영역의 게이트 전극과 게이트 절연막을 노출시키는 단계; 상기 노출된 게이트 절연막을 식각시킴으로써 상기 살리사이드 영역의 소오스/드레인을 노출시키는 단계; 및 상기 노출된 게이트 전극과 소오스/드레인에 살리사이드층을 형성시키는 단계를 포함하며,상기 식각 방지층을 상기 층간 절연막의 습식 식각액에 대해 식각 선택비가 1:1 미만의 재질로 적층시키는 것을 특징으로 한다.
바람직하게는, 상기 식각 방지층을 질화막으로 적층시킬 수가 있다.
바람직하게는, 상기 질화막을 50~200Å의 두께로 적층시킬 수가 있다.
바람직하게는, 상기 식각 방지층을 산화질화막으로 적층시킬 수 가 있다.
이하, 본 발명에 의한 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 5 내지 도 9는 본 발명에 의한 반도체소자의 제조방법을 나타낸 단면 공정도이다.
도 5를 참조하면, 먼저, 반도체 기판, 예를 들어 P형 단결정 실리콘 기판(10)의 살리사이드 영역(30)과 비살리사이드 영역(40)의 액티브 영역을 한정시키기 위해 기판(10)의 필드영역에 예를 들어 산화막과 같은 절연층(11)을 형성시킨다. 여기서, 절연층(11)은 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정이나 로코스(LOCOS: Local Oxidation of Silicon) 공정 등에 의해 형성될 수 있다.
그런 다음, 기판(10)의 액티브 영역 상에 게이트 절연막(13), 예를 들어 산화막을 열산화 공정에 의해 100Å 정도의 두께로 성장시키고, 게이트 전극(15)을위한 게이트 절연막(13)의 일부분 상에 게이트 전극(15)의 패턴을 형성시킨다.
이를 좀 더 상세히 언급하면, 게이트 절연막(13)을 포함한 기판(10) 상에 게이트 전극(15)을 위한 도전층, 예를 들어 다결정 실리콘층을 2000∼3000Å의 두께로 적층시킨다. 이때, 상기 다결정 실리콘층은 화학 기상 증착 공정에 의해 적층되면서 도핑되거나, 적층 완료 후에 이온주입공정에 의해 도핑될 수 있다. 이어서, 사진식각 공정을 이용하여 게이트 전극(15)을 위한 게이트 절연막(13)의 일부분 상에만 게이트 전극(15)의 패턴을 형성시킨다.
이후, 게이트 전극(15) 및 게이트 절연막(13)을 포함한 기판(10) 상에 스페이서(17)를 위한 절연막, 예를 들어 게이트 절연막(13)에 비하여 BHF의 식각 선택비가 큰 질화막을 700∼900Å의 두께로 적층시키고, 이방성 식각 특성을 갖는 에치백(Etch back) 공정에 의해 상기 질화막을 게이트 전극(15)의 다결정 실리콘층 및 게이트 절연막(13)이 노출될 때까지 식각시킨다. 따라서, 게이트 전극(15)의 좌, 우 양 측벽에 스페이서(17)가 형성된다.
이어서, 게이트 전극(15)과 스페이서(17)를 마스킹 층으로 이용하여 소오스/드레인(S/D)을 위한 불순물, 예를 들어 N형 불순물을 기판(10)에 이온주입시킴으로써 소오스/드레인(S/D)을 형성시킨다.
그런 다음, 스페이서(17) 아래의 게이트 절연막(13)의 언더컷을 방지시키기 위한 식각 방지층(18)을 플라즈마 화학 기상 증착 공정으로 50∼200Å의 두께로 적층시킨다. 여기서, 식각 방지층(18)이 도 6의 층간 절연막(19)의 습식 식각액에 대해 식각 선택비가 1: 1 미만인 질화막으로 이루어지면, 층간 절연막(19)의 습식 식각 때에 게이트 전극(15) 아래의 게이트 절연막(13)의 과식각을 용이하게 방지할 수 있다. 한편, 식각 방지층(18)으로는 상기 질화막 이외에 산화 질화막(SiON)을 사용하는 것도 가능하다.
도 6을 참조하면, 식각 방지층(18)의 적층이 완료되고 나면, 식각 방지층(18) 상에 층간 절연막(19), 예를 들어 저온 플라즈마 TEOS 화학 기상 증착 공정에 의해 산화막을 300∼2000Å의 두께로 적층시킨다. 지금까지의 공정은 살리사이드 영역(30)과 비살리사이드 영역(40)에 동일하게 실시된다.
도 7을 참조하면, 비살리사이드 영역(40)의 층간 절연막(19) 상에만 식각 마스킹층으로서 감광막(PR)의 패턴을 형성시키고 살리사이드 영역(30)의 층간 절연막(19)을 노출시킨다. 이어서, 감광막(PR)을 식각 마스킹층으로 이용하여 살리사이드 영역(30)의 층간 절연막(19)을 등방성 식각 특성을 갖는 식각액, 예를 들어 BHF 식각액에 의해 습식 식각시킴으로써 살리사이드 영역(30)의 식각 방지층(18)을 노출시킨다.
여기서, 층간 절연막(19)의 스텝 커버리지가 불량한 특정 부분에서 계면이 발생하였더라도 살리사이드 영역(30)의 층간 절연막(19)을 BHF 식각액에 의해 식각시킬 때 BHF 식각액이 상기 계면으로 침투하여 층간 절연막(19)의 계면 부분을 나머지 부분에 비하여 빠른 속도로 식각시킨다. 그러나, 식각 방지층(18)인 질화막이 층간 절연막(19)인 산화막에 비하여 BHF의 식각 선택비가 크기 때문에 게이트 절연막(13)의 과식각이 방지된다. 따라서, 본 발명은 종래처럼 스페이서(17)의 아래 일부분(A)에서 게이트 절연막(13)의 언더컷 현상이 다발하는 것을 방지할 수가 있다.
도 8을 참조하면, 살리사이드 영역(30)의 식각 방지층(18)이 노출되고 나면, 도 7의 감광막(PR)을 황산(H2SO4) 및 과산화수소(H2O2)를 이용한 애싱(Ashing) 공정에 의해 제거시켜 비살리사이드 영역(40)의 층간 절연막(19)을 노출시킨다.
도 9를 참조하면, 감광막(PR)이 제거되고 나면, 도 8의 살리사이드 영역(30)의 식각 방지층(18)을 건식 식각공정에 의해 식각시켜 그 아래의 게이트 전극(15)과 게이트 절연막(13)을 노출시킨다.
도 10을 참조하면, 살리사이드 영역(30)의 게이트 절연막(13)이 노출되고 나면, 식각 마스크를 사용하지 않은 채 살리사이드 영역(30)의 노출된 게이트 절연막(13)을 습식 식각시켜 그 아래의 소오스/드레인(S/D)의 표면을 노출시킨다. 이때, 게이트 전극(15)의 다결정 실리콘층의 표면 상에 잔존할 수 있는 산화막도 함께 충분히 식각시켜주는 것이 바람직하다.
여기서, 살리사이드 영역(30)의 게이트 절연막(13)이 식각되는 동안 비살리사이드 영역(40)의 층간 절연막(19)도 일부 식각되지만, 층간 절연막(19)의 두께가 게이트 절연막(19)의 두께보다 훨씬 두껍기 때문에 층간 절연막(19)이 여전히 잔존한다.
따라서, 본 발명은 종래와는 달리 게이트 전극(15) 아래의 게이트 절연막(13)을 언더컷시키지 않고 소오스/드레인(S/D) 상의 게이트 절연막(13)을 식각시킬 수가 있다.
이후, 기판(10)의 전면에 티타늄(Ti)과 같은 고융점 금속을 스퍼터링 공정에의해 적층시키고, 상기 티타늄을 700∼800℃의 온도에서 열처리시킨다. 따라서, 살리사이드 영역(30)의 게이트 전극(15)의 표면에도 티타늄 실리사이드층(21)이 형성되고 아울러 소오스/드레인(S/D)의 표면에 티타늄 실리사이드층(23)이 형성된다. 기판(10)의 나머지 영역 상의 티타늄층은 실리사이드화 반응을 하지 못한 채 그대로 존재한다. 그런 다음, 암모니아 용액을 이용한 습식 식각공정에 의해 상기 미반응한 티타늄층을 제거시킨다.
따라서, 게이트 전극(15) 아래의 게이트 절연막(13)이 과식각되지 않으므로 소오스/드레인(S/D)의 실리사이드층(23)이 게이트 전극(15)의 아래로 진입하는 것이 방지된다. 이는 게이트 채널의 길이 단축을 방지시키고 숏 채널 효과를 방지시킬 수가 있다. 그 결과, 핫 캐리어 발생에 따른 누설 전류의 증가를 억제시킬 수가 있으므로 반도체 소자의 특성이 개선될 수 있다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체소자의 제조방법은 기판의 살리사이드 영역과 비살리사이드 영역의 액티브영역 상에 게이트 절연막인 산화막을 열산화 공정에 의해 성장시키고, 액티브영역의 게이트 절연막의 일부분 상에 게이트 전극을 형성시키고, 기판의 전면에 게이트 절연막의 과식각을 방지하기 위한 식각 방지층을 적층시키고 그 위에 층간 절연막을 적층시킨다. 이후, 살리사이드 영역의 층간 절연막을 습식 식각시키고 식각 방지층을 건식 식각시킴으로써 살리사이드 영역의 게이트 전극과 소오스/드레인(S/D)을 노출시킨다. 이어, 통상적인 살리사이드 공정에 의해 살리사이드 영역의 게이트 전극과 소오스/드레인(S/D)에만 살리사이드층을 형성시킨다.
따라서, 본 발명은 층간 절연막 아래에 식각 방지층을 배치시키므로 층간 절연막의 식각시 층간 절연막의 과식각이 발생하더라도 게이트 전극 아래에서의 게이트 절연막 언더컷을 방지시킬 수가 있다. 이는 게이트 채널의 길이 단축을 방지시키고 숏 채널 효과를 방지시킬 수가 있다. 그 결과, 핫 캐리어 발생에 따른 누설 전류의 증가를 억제시킬 수가 있으므로 반도체 소자의 특성이 개선될 수 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
Claims (5)
- 반도체 기판의 살리사이드 영역과 비살리사이드 영역의 액티브 영역 상에 게이트 절연막을 형성시키고, 상기 게이트 절연막의 일부분 상에 게이트 전극들을 형성시키고, 상기 게이트 전극들의 각각을 사이에 두고 상기 액티브 영역의 기판에 소오스/드레인을 형성시키는 단계;상기 게이트 절연막과 상기 게이트 전극 상에 플라즈마 화학 기상 증착 공정에 의해 식각 방지층을 적층시키는 단계;상기 식각 방지층 상에 층간 절연막을 적층시키는 단계;상기 살리사이드 영역의 층간 절연막을 습식 식각액에 의해 습식 식각시켜 상기 살리사이드 영역의 식각 방지층을 노출시킴으로써 상기 게이트 전극 아래의 게이트 절연막이 상기 습식 식각액에 의해 언더컷되는 것을 방지시키는 단계;상기 노출된 식각 방지층을 건식 식각시킴으로써 상기 살리사이드 영역의 게이트 전극과 게이트 절연막을 노출시키는 단계;상기 노출된 게이트 절연막을 식각시킴으로써 상기 살리사이드 영역의 소오스/드레인을 노출시키는 단계; 및상기 노출된 게이트 전극과 소오스/드레인에 살리사이드층을 형성시키는 단계를 포함하며,상기 식각 방지층을 상기 층간 절연막의 습식 식각액에 대해 식각 선택비가 1:1 미만의 재질로 적층시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 삭제
- 제 1 항에 있어서, 상기 식각 방지층을 질화막으로 적층시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서, 상기 질화막을 50~200Å의 두께로 적층시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 식각 방지층을 산화질화막으로 적층시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
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