KR20040043563A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR20040043563A
KR20040043563A KR1020020071880A KR20020071880A KR20040043563A KR 20040043563 A KR20040043563 A KR 20040043563A KR 1020020071880 A KR1020020071880 A KR 1020020071880A KR 20020071880 A KR20020071880 A KR 20020071880A KR 20040043563 A KR20040043563 A KR 20040043563A
Authority
KR
South Korea
Prior art keywords
etching
insulating film
layer
etched
pattern
Prior art date
Application number
KR1020020071880A
Other languages
English (en)
Inventor
백인혁
Original Assignee
동부전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부전자 주식회사 filed Critical 동부전자 주식회사
Priority to KR1020020071880A priority Critical patent/KR20040043563A/ko
Publication of KR20040043563A publication Critical patent/KR20040043563A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 제조 방법을 제공한다. 본 발명은 반도체 기판 상의 절연막의 원하는 부분을 건식 식각 공정에 의해 일부 두께만큼 식각시키고 나서 나머지 두께를 습식 식각 공정에 의해 식각시킴으로써 콘택홀 내의 살리사이드할 부분을 노출시킨다.
따라서, 본 발명은 고 단차비의 미세한 콘택홀을 형성하더라도 횡방향 식각을 최소화시키고 살리사이드할 부분의 손상을 억제시킬 수 있다. 그 결과, 콘택홀 식각 공정의 신뢰성이 향상되고, 공정 여유도가 확보될 수 있다. 이는 콘택 저항과 접합 누설 전류를 저감시키고 나아가 반도체 소자의 양품 수율을 향상시킨다.

Description

반도체 소자의 제조 방법{Method For Manufacturing Semiconductor Devices}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 건식 식각 공정과 습식 식각 공정을 함께 실시함으로써 고 단차비의 미세한 콘택홀을 안정적으로 형성시키도록 한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화에 따라 설계룰이 미세화되고, 동작속도가 고속화되는 추세에 있다. 이러한 추세에 맞추어 트랜지스터의 게이트 전극 사이즈가 축소되면서 이전까지 아무런 문제를 일으키지 않던 저항(Sheet Resistance)과콘택 저항의 증가가 문제시되기 시작하였다. 이를 해결하기 위해 다결정 실리콘층의 게이트 전극과 소오스/드레인의 실리콘 기판에 비저항이 낮은 고융점 금속의 실리사이드(Silicide)를 형성하는 기술이 개발되었다. 그 결과, 게이트 전극의 저항과 소오스/드레인의 콘택 저항이 현저하게 저감될 수 있었다. 초기에는 게이트 전극에 실리사이드를 형성시키는 공정과 소오스/드레인에 실리사이드를 형성시키는 공정이 각각 별도의 공정으로 진행되었으나, 공정의 단순화 및 비용 절감을 고려하여 게이트 전극과 소오스/드레인에 실리사이드를 하나의 동일 공정으로 형성시키는 살리사이드(Salicide: Self Aligned Silicide) 공정이 개발되었다.
살리사이드 공정에서는 고융점 금속을 실리콘층(또는 다결정 실리콘층)과 절연층에 동시에 적층시킨 후 수백 도의 온도에서 열처리하면, 상기 실리콘층 상의 고융점 금속이 실리사이드화 반응을 일으킴으로써 실리사이드층으로 변형되지만 절연체 상의 고융점 금속은 실리사이드화 반응을 일으키지 않은 채 그대로 존재한다. 그러므로, 실리사이드층만을 남겨 두기 위해서는 상기 미반응한 고융점 금속을 선택적으로 식각, 제거시켜주어야 한다.
한편, 반도체 소자의 정전기(Electro-Static Discharge) 방지 및 저항을 위한 비살리사이드 영역에서는 트랜지스터의 게이트 전극 및 소오스/드레인의 실리콘 상에 살리사이드층을 위한 고융점 금속층이 증착되는 것을 차단시켜주도록 층간 절연막이 적층되어 있어야 한다.
이러한 살리사이드 공정이 트랜지스터의 제조에 적용되기 시작하면서 기존의 화학 기상 증착 공정에 의한 살리사이드 형성 공정을 대치하게 되었고, 특히, 금속의 전기적 저항 및 실리사이드의 전기적 저항이 양호한 티타늄 실리사이드 공정 또는 코발트 실리사이드 공정이 반도체 소자의 제조공정에 유망하게 사용되고 있다.
이러한 살리사이드 공정을 적용한 종래의 반도체 소자의 제조 방법은 도 1에 도시된 바와 같이, 반도체 기판(10) 상에 산화막(11)을 적층하고, 살리사이드 영역을 정의하기 위해 상기 산화막(11) 상에 식각 마스크층으로서 감광막(13)의 패턴을 형성하고, 상기 감광막(13)의 패턴에 의해 마스킹되지 않은 부분의 식각시킨다. 따라서, 상기 살리사이드 영역을 위한 상기 반도체 기판(10)의 일부분이 노출된다. 이때, 상기 노출되는 부분은 상기 반도체 기판(10)의 소오스/드레인 영역과 같은 실리콘층이거나 트랜지스터의 게이트 전극과 같은 다결정 실리콘층이어도 좋다.
그런데, 종래의 습식 식각 공정에 의해 상기 산화막(11)을 식각시킬 경우, 상기 산화막(11)이 습식 식각의 등방성 식각 특성상 종방향으로 식각될 뿐만 아니라 횡방향으로 식각되어버리기 때문에 상기 반도체 기판(10)의 실제 노출된 부분의 사이즈(W2)가 당초에 노출시키려고 원하였던 부분의 사이즈(W1)보다 크게 확대되어버린다. 이로써, 종래의 습식 식각 공정으로는 공정 여유도(margin)를 충분히 확보하기 어려우므로 상기 습식 식각 공정의 신뢰성이 저하될 수밖에 없다.
이를 개선하기 위해 상기 습식 식각 공정 대신에 건식 식각 공정을 이용하려는 경향이 있다. 하지만, 도 2에 도시된 바와 같이, 상기 산화막(11)을 건식 식각 공정에 의해 식각시킬 경우, 상기 산화막(11)이 건식 식각 공정의 이방성 식각 특성상 종방향으로만 식각된다. 그 결과, 상기 반도체 기판(10)의 노출 부분이 당초에 노출시키려고 하였던 부분과 동일하게 형성될 수 있다. 그러나, 상기 반도체 기판(10)의 노출 부분의 표면이 플라즈마 손상 또는 식각 가스에 의한 손상과 같은 식각 손상(15)을 받기 쉽다. 이는 후속의 공정에서 상기 식각 손상된 표면에 살리사이드층을 제대로 형성시키기 어렵게 만든다.
이와 같이 종래의 식각 공정은 습식 식각 공정이나 건식 식각 공정을 단독으로 사용하기 때문에 많은 콘택 저항의 증가와 접합 누설 전류의 증가와 같은 문제점을 유발시킨다. 현재, 고밀도화에 따른 미세화의 추세를 반영하여 반도체 소자의 살리사이드 공정에 적용할 수 있는 식각 공정의 확보가 절실히 요구되고 있다.
따라서, 본 발명의 목적은 식각 공정의 안정성을 확보하여 공정 신뢰성을 향상시키는데 있다.
본 발명의 다른 목적은 식각 공정의 불량을 방지하여 반도체 소자의 수율 향상시키는데 있다.
도 1은 종래의 습식 식각 공정에 의한 콘택홀의 횡방향 식각을 나타낸 단면도.
도 2는 종래의 건식 식각 공정에 의한 콘택홀 저면의 손상을 나타낸 단면도.
도 3 내지 도 7은 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은
반도체 기판 상에 절연막을 적층시키고 상기 절연막 상에 콘택홀을 위한 감광막의 패턴을 형성시키는 단계; 상기 감광막의 패턴을 식각마스크로 이용하여 상기 절연막을 일부 두께만큼 건식 식각시키는 단계; 및 상기 감광막의 패턴을 식각마스크로 이용하여 상기 절연막을 습식 식각시킴으로써 그 아래의 부분을 노출시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 절연막을 건식 식각하는 단계는
상기 감광막의 불필요한 잔존물을 제거시키기 위해 상기 절연막을 제 1 건식 식각시키는 단계; 및 상기 콘택홀 내의 절연막의 횡방향 식각을 억제시키기 위해 상기 감광막과 상기 절연막의 측면에 소정의 물질을 형성시키면서 상기 절연막을 제 2 건식 식각시키는 단계를 포함할 수 있다.
바람직하게는, 상기 절연막을 총 두께의 50~80%만큼 건식 식각시킬 수가 있다.
바람직하게는, 상기 절연막을 CH2F2식각 가스에 의해 제 1 건식 식각시킬 수가 있다. 또한, 상기 절연막을 C4F8식각 가스와 C5F8CH2F2식각 가스 중 어느 하나에 의해 제 2 건식 식각시킬 수가 있다.
바람직하게는, 상기 절연막의 두께가 500Å 이하일 경우, 상기 절연막을 순수와 불산의 혼합 비율이 10:1~50:1이 되는 식각 용액에 의해 습식 식각시킬 수가 있다.
따라서, 본 발명은 고 단차비의 미세한 콘택홀을 안정적으로 형성시킴으로써 상기 콘택홀에 형성할 살리사이드층의 콘택 저항과 접합 누설 전류를 저감시킬 수가 있다.
이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 3 내지 도 7은 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다.
도 3을 참조하면, 먼저, 반도체 기판(10), 예를 들어 단결정 실리콘 기판의 액티브 영역을 한정시키기 위해 상기 반도체 기판(10)의 필드영역 내에 예를 들어 산화막과 같은 절연층(21)을 형성시킨다. 여기서, 상기 절연층(21)은 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정에 의해 형성된다. 물론, 상기 절연층(21)은 샐로우 트렌치 아이솔레이션 공정 대신에 로코스(LOCOS: Local Oxidation of Silicon) 공정 등을 비롯한 공지된 여러 가지 공정에 의해 형성될 수 있다.
그런 다음, 상기 반도체 기판(10)의 액티브 영역 상에 게이트 절연막(23), 예를 들어 산화막을 열 산화 공정에 의해 100Å 정도의 두께로 성장시키고, 게이트 전극(25)을 위한 게이트 절연막(23)의 일부분 상에 게이트 전극(25)의 패턴을 형성시킨다.
이를 좀 더 상세히 언급하면, 상기 게이트 절연막(23) 상에 상기 게이트 전극(25)을 위한 도전층, 예를 들어 다결정 실리콘층을 2000∼3000Å의 두께로 적층시킨다. 이때, 상기 다결정 실리콘층은 화학 기상 증착 공정에 의해 적층되면서 도핑되거나, 적층 완료 후에 이온주입공정에 의해 도핑될 수 있다. 이어서, 사진식각 공정을 이용하여 상기 게이트 전극(25)을 위한 게이트 절연막(23)의 일부분 상에만상기 게이트 전극(25)의 패턴을 형성시킨다.
이후, 상기 게이트 전극(25) 및 게이트 절연막(23)을 포함한 상기 반도체 기판(10) 상에 스페이서(27)를 위한 절연막, 예를 들어 상기 게이트 절연막(23)에 비하여 식각 선택비가 큰 질화막을 700∼900Å의 두께로 적층시키고, 이방성 식각 특성을 갖는 에치백(Etch back) 공정에 의해 상기 질화막을 상기 게이트 전극(25)의 다결정 실리콘층 및 게이트 절연막(23)이 노출될 때까지 식각시킨다. 따라서, 상기 게이트 전극(25)의 좌, 우 양 측벽에 상기 스페이서(27)가 형성된다.
이어서, 상기 게이트 전극(25)과 스페이서(27)를 마스킹 층으로 이용하여 트랜지스터의 소오스/드레인(도시 안됨)을 위한 불순물을 상기 반도체 기판(10)에 이온주입시킴으로써 상기 소오스/드레인을 형성시킨다.
그런 다음, 살리사이드 영역의 마스크 층으로 사용할 절연막(29), 예를 들어 산화막을 상기 반도체 기판(10) 상에 두께(T)만큼 적층시킨다.
도 4를 참조하면, 이후, 사진공정을 이용하여 상기 절연막(29) 상에 식각 마스크층으로서 감광막(31)을 코팅시킨 후 상기 감광막(31)을 살리사이드를 위한 부분, 예를 들어 상기 게이트 전극(25)과 상기 소오스/드레인의 일부분을 노출시키는데 필요한 패턴으로 형성시킨다. 이때, 상기 감광막(31)의 창(32),(33)이 상기 살리사이드를 위한, 상기 게이트 전극(25)과 상기 소오스/드레인의 일부분 상에 위치한다.
이어서, 상기 감광막(31)의 패턴을 식각 마스크층으로 이용하여 상기 창(32),(33) 내의 노출된 절연막(29)을 그 아래의 상기 게이트 전극(25)과 상기 소오스/드레인의 일부분이 노출될 때까지 건식 식각과 습식 식각의 순서로 식각시킨다.
이를 좀 더 상세히 설명하면, 상기 건식 식각 공정을 2단계로 나누어 실시한다. 즉, 첫 번째 단계에서 상기 반도체 기판(10)을 반응 챔버(도시 안됨)에 장착한 후 상기 감광막(31)의 패턴을 형성할 때에 상기 창(32),(33) 내의 저부에 생성되었던 상기 감광막(31)의 불필요한 잔존물, 예를 들어 스컴(scum)이나 테일(tail)을 제 1 건식 식각 공정에 의해 제거시킨다. 이때, 도 5에 도시된 바와 같이, 상기 창(32),(33) 내의 노출된 절연막(29)이 전체 두께(T)의 일부 두께(T1)만큼 식각된다. 여기서, 상기 제 1 건식 식각 공정에서는 CH2F2와 같은 식각 가스를 사용할 수 있다. 물론, 상기 CH2F2식각 가스와 함께 산소(O2) 가스를 사용하는 것이 바람직하다.
계속하여, 두 번째 단계에서 상기 감광막(31)의 패턴의 측면과 상기 절연막(29)의 측면에 폴리머와 같은 경질의 고분자막(도시 안됨)을 형성시켜주기 위해 C4F8또는 C5F8와 같은 폴리머 가스로 상기 창(32) 내의 노출된 절연막(29)을 제 2 건식 식각 공정에 식각시킨다. 이는 상기 절연막(29)의 횡방향 식각을 줄여주기 위함이다. 이때, 도 6에 도시된 바와 같이, 상기 절연막(29)을 일부 두께(T2)만큼 식각시킴으로써 여전히 상기 절연막(29)이 남겨두는 것이 바람직하다. 상기 두께(T1)와 두께(T2)의 합은 총 두께(T)의 50~80%가 바람직하다. 이는 상기 절연막(29) 아래의 게이트 전극(25)과 소오스/드레인과 같은 부분을 노출시키지 않음으로써 건식 식각 공정에 의한 식각 손상으로부터 상기 게이트 전극(25)과 소오스/드레인을 보호하기 위함이다. 그 결과, 후속의 공정에서 상기 게이트 전극(25)과 소오스/드레인에 살리사이드층을 제대로 형성할 수가 있으므로 콘택 저항을 저감시키고 접합 누설 전류를 감소시킬 수가 있다.
마지막으로, 도 7에 도시된 바와 같이, 도 6의 창(32),(33) 내의 남은 절연막(29)을 습식 식각 공정에 의해 완전히 제거시킨다. 따라서, 상기 창(32),(33) 내의 살리사이드할 부분, 즉 게이트 전극(25)과 상기 소오스/드레인의 일부분을 노출시킨다.
여기서, 상기 식각 용액으로는 예를 들어 불산 용액을 사용할 수 있고, 도 6의 남은 절연막(29)의 두께(T3)에 따라 상기 식각 용액의 순수(deionized water)와 불산의 혼합 비율을 상이하게 할 수 있다. 특히, 상기 절연막(29)의 두께(T3)가 500Å 이하일 경우, 상기 식각 용액의 순수와 불산의 혼합 비율을 10:1~50:1의 범위에서 결정하는 것이 바람직하다.
따라서, 본 발명은 고 단차비의 미세한 콘택홀을 형성하기 위해 건식 식각 공정과 습식 식각 공정을 함께 사용하므로 습식 식각 공정에 의한 콘택홀의 횡방향 식각을 최소화시키고, 또한 상기 콘택홀 내의 노출된 부분의 손상을 억제시킬 수가 있다. 그 결과, 상기 콘택홀의 식각 공정 여유도를 확보할 수 있고 상기 콘택홀 내에 형성될 살리사이드층의 콘택 저항과 접합 누설 전류를 저감시킬 수 있다.
따라서, 본 발명은 살리사이드 공정을 신뢰성을 향상시키고 나아가 반도체 소자의 양품 수율을 향상시킬 수가 있다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판 상의 절연막의 원하는 부분을 건식 식각 공정에 의해 일부 두께만큼 식각시키고 나서 나머지 두께를 습식 식각 공정에 의해 식각시킴으로써 콘택홀 내의 살리사이드할 부분을 노출시킨다.
따라서, 본 발명은 고 단차비의 미세한 콘택홀을 형성하더라도 횡방향 식각을 최소화시키고 살리사이드할 부분의 손상을 억제시킬 수 있다. 그 결과, 콘택홀 식각 공정의 신뢰성이 향상되고, 공정 여유도가 확보될 수 있다. 이는 콘택 저항과 접합 누설 전류를 저감시키고 나아가 반도체 소자의 양품 수율을 향상시킨다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (6)

  1. 반도체 기판 상에 절연막을 적층시키고 상기 절연막 상에 콘택홀을 위한 감광막의 패턴을 형성시키는 단계;
    상기 감광막의 패턴을 식각마스크로 이용하여 상기 절연막을 일부 두께만큼 건식 식각시키는 단계; 및
    상기 감광막의 패턴을 식각마스크로 이용하여 상기 절연막을 습식 식각시킴으로써 그 아래의 부분을 노출시키는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 절연막을 건식 식각하는 단계는
    상기 감광막의 불필요한 잔존물을 제거시키기 위해 상기 절연막을 제 1 건식 식각시키는 단계; 및
    상기 콘택홀 내의 절연막의 횡방향 식각을 억제시키기 위해 상기 감광막과 상기 절연막의 측면에 소정의 물질을 형성시키면서 상기 절연막을 제 2 건식 식각시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 절연막을 총 두께의 50~80%만큼 건식 식각시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 2 항에 있어서, 상기 절연막을 CH2F2식각 가스에 의해 제 1 건식 식각시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 2 항에 있어서, 상기 절연막을 C4F8식각 가스와 C5F8CH2F2식각 가스 중 어느 하나에 의해 제 2 건식 식각시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서, 상기 절연막의 두께가 500Å 이하일 경우, 상기 절연막을 순수와 불산의 혼합 비율이 10:1~50:1이 되는 식각 용액에 의해 습식 식각시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020020071880A 2002-11-19 2002-11-19 반도체 소자의 제조 방법 KR20040043563A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020071880A KR20040043563A (ko) 2002-11-19 2002-11-19 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020071880A KR20040043563A (ko) 2002-11-19 2002-11-19 반도체 소자의 제조 방법

Publications (1)

Publication Number Publication Date
KR20040043563A true KR20040043563A (ko) 2004-05-24

Family

ID=37340019

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020071880A KR20040043563A (ko) 2002-11-19 2002-11-19 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR20040043563A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102915918A (zh) * 2011-08-04 2013-02-06 无锡华润上华半导体有限公司 金属硅化物形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990001921A (ko) * 1997-06-18 1999-01-15 윤종용 반도체 장치의 메탈 콘택홀 형성방법
KR20020033881A (ko) * 2000-10-30 2002-05-08 윤종용 접촉창을 갖는 반도체 장치 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990001921A (ko) * 1997-06-18 1999-01-15 윤종용 반도체 장치의 메탈 콘택홀 형성방법
KR20020033881A (ko) * 2000-10-30 2002-05-08 윤종용 접촉창을 갖는 반도체 장치 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102915918A (zh) * 2011-08-04 2013-02-06 无锡华润上华半导体有限公司 金属硅化物形成方法

Similar Documents

Publication Publication Date Title
JPH1050986A (ja) 半導体装置のｍｏｓトランジスター及びその製造方法
KR100437451B1 (ko) 트랩형 비휘발성 메모리 장치의 제조 방법
JPH10178179A (ja) トランジスタ電極上にシリサイド層が形成されているｉｃ構造、ｍｏｓトランジスタおよびその製造方法
KR100495662B1 (ko) 반도체 소자 제조 방법
US6242354B1 (en) Semiconductor device with self aligned contacts having integrated silicide stringer removal and method thereof
KR100268894B1 (ko) 플래쉬 메모리 소자의 제조방법
KR20030006300A (ko) 셀프얼라인 콘택을 갖는 반도체 소자 및 그의 제조방법
KR100263905B1 (ko) 식각 장벽막 패턴을 이용한 콘택홀의 제조방법
JP3746907B2 (ja) 半導体装置の製造方法
CN116741640A (zh) 半导体结构的制作方法和半导体结构
US6797618B2 (en) Method for forming silicide film of a semiconductor device
US6632717B2 (en) Transistor of semiconductor device and method of manufacturing the same
KR100243280B1 (ko) 반도체장치의 게이트패턴 및 그 제조방법
KR20040043563A (ko) 반도체 소자의 제조 방법
KR100446860B1 (ko) 반도체소자의 제조방법
KR0151066B1 (ko) 게이트 전극으로 티타늄 질화막을 사용하는 반도체 장치의 제조방법
KR20000045437A (ko) 반도체소자의 자기정렬적인 콘택 형성방법
KR20050058637A (ko) 살리사이드를 갖는 반도체 소자 제조 방법
KR100272182B1 (ko) 반도체 소자의 듀얼 게이트 전극 형성을 위한게이트폴리실리콘 식각 방법
KR100506050B1 (ko) 반도체소자의 콘택 형성방법
KR100591178B1 (ko) 반도체 소자의 제조 방법
US5795822A (en) Method for manufacturing an aligned opening in an integrated circuit
KR100248510B1 (ko) 반도체 장치 제조 방법
KR100565450B1 (ko) 반도체 소자의 제조 방법
KR20030056607A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application