KR100850097B1 - 반도체 소자의 살리사이드 블록킹막 형성 방법 - Google Patents
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- 230000000903 blocking effect Effects 0.000 title claims abstract description 51
- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 238000000034 method Methods 0.000 title claims abstract description 25
- 229920002120 photoresistant polymer Polymers 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 19
- 150000004767 nitrides Chemical class 0.000 claims description 14
- 238000001312 dry etching Methods 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 9
- 238000001039 wet etching Methods 0.000 claims description 8
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 4
- 230000002411 adverse Effects 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 82
- 239000010410 layer Substances 0.000 description 27
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 6
- 229910052799 carbon Inorganic materials 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000000149 penetrating effect Effects 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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Abstract
본 발명은 반도체 소자의 살리사이드 블록킹막(Salicide Blocking Layer : SBL) 형성 방법에 관한 것으로, 살리사이드 영역의 면저항 및 접촉저항에 악영향을 미치지 않도록 살리사이드 블록킹막을 적절하게 형성하게 된다.
살리사이드, 블록킹막, 게이트, 저항, 건식, 식각, 반도체
Description
도 1은 종래의 반도체 소자의 살리사이드 블록킹막 형성 방법을 순차적으로 보여주는 공정 단면도,
도 2는 본 발명에 따른 반도체 소자의 살리사이드 블록킹막 형성 방법을 순차적으로 보여주는 공정 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 게이트 산화막
14 : 게이트 라인 16 : 스페이서
18 : 소오스/드레인 영역 20 : 산화막
20' : (종래) 살리사이드 블록킹막
20' : (본 발명) 하부층 살리사이드 블록킹막
21 : 질화막
21' : 상부층 살리사이드 블록킹막
22 : 감광막 패턴 24 : 살리사이드막
본 발명은 반도체 소자의 살리사이드 블록킹막(Salicide Blocking Layer : SBL) 형성 방법에 관한 것으로서, 더욱 상세하게는 살리사이드 영역의 면저항 및 접촉저항에 악영향을 미치지 않도록 살리사이드 블록킹막을 적절하게 형성하게 되는 반도체 소자의 살리사이드 블록킹막 형성 방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화가 진행됨에 따라 개별 소자와 개별 소자 또는 배선과 배선간을 전기적으로 연결하기 위한 금속배선(metal line)의 길이는 상대적으로 증가된 반면 선폭(line width) 및 두께는 대폭 감소되었다.
그 결과, 금속배선의 면저항(sheet resistance) 및 접촉저항(contact resistance)이 대폭 증가되게 되어, 신호 전달 시간이 지연되게 되는 문제점이 발생되게 되었다.
따라서, 이러한 문제를 극복하고자 디자인 룰(design rule)이 0.35㎛급 이하의 로직 소자(logic device)에서는 면저항 및 접촉저항을 줄여 소자의 고속화를 실현하고자 소오스(source)/드레인(drain) 영역 등에 별도의 살리사이드막(salicide layer)을 형성하여 낮은 저항을 갖도록 하고 있다.
이때, 살리사이드막은 원하는 부분에만 선택적으로 형성해야 하므로, 이를 위해 살리사이드막이 형성되지 않아야 할 영역에 대해서는 살리사이드막과 반응하지 않는 물질로 살리사이드 블록킹막(Salicide Blocking Layer : SBL)을 사전에 형성하게 된다.
한편, 살리사이드 블록킹막은 꼭 살리사이드막의 형성을 위해서 부수적으로 만 이용되는 것에서 나아가, 게이트 라인(gate line) 등을 저항 성분으로 사용하기 위한 공정에서도 사용되게 된다.
도 1은 종래의 반도체 소자의 살리사이드 블록킹막 형성 방법을 순차적으로 보여주는 공정 단면도이다.
먼저, 도 1의 (a)와 같이, 반도체 기판(10)상에 게이트 산화막(12)을 열산화 등의 방법을 통해 형성한 다음, 해당 게이트 산화막(12)상에 주로 폴리실리콘(polysilicon)으로 되는 게이트막(미도시)을 증착(deposition)하여 형성한 후, 해당 게이트막을 패터닝(patterning)하여 소정영역상에 게이트 라인(14)을 형성하게 된다.
이어서, 도 1의 (b)와 같이, 상방으로 돌출된 게이트 라인(14)의 양 측벽측에 산화물 또는 질화물로 이루어지는 스페이서(spacer)(16)를 식각(etching) 등을 통해 적절히 형성하게 된다.
그 다음, 도 1의 (c)와 같이, 스페이서(16) 외측의 게이트 산화막(12)을 식각하여 제거함으로써, 스페이서(16) 외측의 반도체 기판(10)이 노출되도록 하여 게이트 패턴이 완전하게 형성되도록 하게 된다.
이어서, 도 1의 (d)와 같이, 스페이서(16) 외측으로 노출된 반도체 기판(10)의 표면에 대해 불순물을 주입하여 소오스/드레인 영역(18)을 형성하게 된다.
그 후, 도 1의 (e)와 같이, 게이트 라인(14)을 포함하는 반도체 기판(10) 전면상에 살리사이드 블록킹막으로 사용될 주로 TEOS로 되는 산화막(20)을 1,000Å 두께 정도로 증착하여 형성하게 된다.
이어서, 도 1의 (f)와 같이, 해당 산화막(20)상에 이후 살리사이드 블록킹막(20')이 형성될 영역에만 존재하도록 감광막 패턴(22)을 통상적인 포토 리소그래피(photo lithography) 과정을 통해 형성하게 된다.
그 후, 도 1의 (g)와 같이, 해당 감광막 패턴(22)을 마스크로 이용하여 건식 식각(dry etching)을 실시함으로써 감광막 패턴(22) 하부측의 산화막(20)만이 남고 그 외의 영역의 산화막(20)은 제거되도록 하여 잔류되는 산화막(20)이 살리사이드 블록킹막(20')으로 되도록 하게 된다.
물론, 이어서 도 1의 (h)와 같이, 이용하였던 감광막 패턴(22)을 습식 스트립(wet strip) 또는 애싱(ashing) 처리하여 제거하게 된다.
추가로, 소오스/드레인 영역(18) 등에 살리사이드막(24)을 형성하고자 하는 경우에는 이후에 도 1의 (i)와 같이, 증착 및 그에 후속되는 어닐링(annealing) 열처리를 통해 살리사이드막(24)을 적절히 형성하게 된다.
그러나, 이상과 같은 종래의 살리사이드 블록킹막 형성 방법에 있어서는 다음과 같은 문제점이 발생되고 있다.
즉, 게이트 라인(14)을 포함하는 반도체 기판(10) 전면상에 살리사이드 블록킹막으로 사용될 산화막(20)을 증착하여 형성한 다음, 반도체 기판(10)의 실리콘에 대한 해당 산화물의 제거 선택비(selectivity)가 우수한 조건의 건식 식각을 통해 반도체 기판(10)의 노출된 영역에 대한 산화막(20)을 제거함에 있어, 해당 건식 식각시 공정가스로 CF3와 같이 카본(C) 성분을 포함하는 것을 이용하게 됨과 아울러, 해당 식각시 식각 불균일성을 고려하여 조금 과다한 오버 식각(over etch) 개념으로 실시하게 됨에 따라, 그 결과로서 카본 성분이 실리콘 반도체 기판(10)의 표면내로 침투하여 해당 살리사이드 영역의 면저항 및 접촉저항을 증가시키게 되는 문제점이 발생되고 있다.
본 발명은 상기와 같은 제반 문제점을 해결하기 위하여 창안된 것으로서, 살리사이드 블록킹막의 형성을 위해 산화막과 질화막의 이중 적층구조를 이용하고, 그 식각시 1차적인 건식 식각을 통해 상부측 질화막을 제거하고 2차적인 습식 식각(wet etching)을 통해 하부측 산화막을 제거함으로써, 건식 식각시의 카본 성분이 실리콘 반도체 기판내로 침투하여 면저항 및 접촉저항을 증가시키게 되는 것을 방지하게 되는 반도체 소자의 살리사이드 블록킹막 형성 방법을 제공하는데 그 목적이 있다.
본 발명의 상기 목적과 여러가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 아래에 기술되는 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.
상술한 목적을 달성하기 위한 본 발명의 반도체 소자의 살리사이드 블록킹막 형성 방법은, 반도체 기판 전면상에 살리사이드 블록킹막의 하부층으로 사용될 제1 막을 얇은 두께로 증착하여 형성하는 단계와, 상기 제1 막상에 살리사이드 블록킹막의 상부층으로 사용될 제2 막을 얇은 두께로 증착하여 형성하는 단계와, 상기 제 2 막상에 이후 살리사이드 블록킹막이 형성될 영역에만 존재하도록 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 이용하는 건식 식각을 실시하여 상기 감광막 패턴 영역의 상기 제2 막만을 남기고 그 외 영역의 상기 제2 막을 제거하여 잔류되는 상기 제2 막이 상부층 살리사이드 블록킹막으로 형성되도록 하는 단계와, 상기 감광막 패턴을 마스크로 이용하는 습식 식각을 실시하여 상기 감광막 패턴 영역의 상기 제1 막만을 남기고 그 외 영역의 상기 제1 막을 제거하여 잔류되는 상기 제1 막이 하부층 살리사이드 블록킹막으로 형성되도록 하는 단계와, 상기 감광막 패턴을 제거하는 단계를 포함하게 된다.
이하, 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자의 살리사이드 블록킹막 형성 방법을 순차적으로 보여주는 공정 단면도로서, 게이트 라인(gate line)을 저항 성분으로 사용하기 위해 해당 게이트 라인상에 살리사이드 블록킹막을 형성하는 경우에 대한 것이다.
먼저, 도 2의 (a)와 같이, 반도체 기판(10)상에 게이트 산화막(12), 게이트 라인(14), 스페이서(16)를 순차적으로 형성하여 게이트 패턴을 완전하게 형성한 다음, 해당 게이트 패턴 외측의 반도체 기판(10) 표면측에 소오스/드레인 영역(18)을 형성하는 것은 종래와 동일하게 된다.
그 후, 도 2의 (b)와 같이, 게이트 라인(14)을 포함하는 반도체 기판(10) 전면상에 살리사이드 블록킹막의 하부층으로 사용될 주로 TEOS로 되는 산화막(20)을 얇은 두께로 증착하여 형성하게 되며, 이때 바람직하게는 100Å 두께 정도로 형성하고, LPCVD(Low Pressure Chemical Vapor Deposition) 증착 방식을 이용하여 형성하게 된다.
이어서, 도 2의 (c)와 같이, 해당 산화막(20)상에 살리사이드 블록킹막의 상부층으로 사용될 Si3N4 등으로 되는 질화막(21)을 얇은 두께로 증착하여 형성하게 되며, 이때 바람직하게는 100Å 두께 정도로 형성하고, LPCVD 증착 방식을 이용하여 형성하게 된다.
이로써, 살리사이드 블록킹막으로 사용될 이중 적층구조가 형성되게 된다.
이어서, 도 2의 (d)와 같이, 해당 질화막(21)상에 이후 살리사이드 블록킹막이 형성될 게이트 라인(14) 영역상에만 존재하도록 감광막 패턴(22)을 포토 리소그래피 과정을 통해 형성하게 된다.
그 후, 도 2의 (e)와 같이, 해당 감광막 패턴(22)을 마스크로 이용하는 건식 식각을 실시하여 감광막 패턴(22) 영역의 질화막(21)만을 남기고 그 외 영역의 것은 제거하여 잔류되는 질화막이 상부층 살리사이드 블록킹막(21')으로 형성되도록 하게 된다.
이때, 해당 건식 식각은 하부측의 산화막(20)에 대한 해당 질화막(21)의 제거 선택비가 우수한 조건으로 실시하게 되며, 꼭 상부측의 질화막(21)만을 제거하지 않고 하부측의 산화막(20) 상부측 일부도 같이 제거할 수 있다.
이어서, 도 2의 (f)와 같이, 또한 해당 감광막 패턴(22)을 마스크로 이용하 여 이번에는 습식 식각을 진행하여 감광막 패턴(22) 영역의 산화막(20)만을 남기고 그 외 영역의 것은 제거하여 잔류되는 산화막이 하부층 살리사이드 블록킹막(20')으로 형성되도록 하게 된다.
이때, 해당 습식 식각은 식각액(etchant)으로서 HF와 같은 산성용액을 이용하여 실시할 수 있다.
이로써, 얇은 두께의 질화막으로 되는 상부층 살리사이드 블록킹막(21')과 또한 얇은 두께의 산화막으로 되는 하부층 살리사이드 블록킹막(20')의 이중 적층구조의 살리사이드 블록킹막이 형성되게 된다.
물론, 이어서 도 2의 (g)와 같이, 이용하였던 감광막 패턴(22)을 습식 스트립 또는 애싱 처리하여 제거하게 된다.
이상과 같은 본 발명에 의하면, 초기의 건식 식각을 통해 상부측 질화막(21)을 제거하고 후반의 습식 식각을 통해 나머지 하부측 산화막(20)을 제거하게 되므로, 공정가스로 CF3와 같이 카본 성분이 함유된 것을 이용하게 되는 건식 식각에 따라 해당 카본 성분이 실리콘 반도체 기판(10)측으로 침투하는 것을 완벽하게 방지할 수 있게 되므로, 해당 반도체 기판(10)측 살리사이드 영역의 면저항 및 접촉저항이 증가되는 것을 차단할 수 있게 된다.
그리고, 종래에는 살리사이드 블록킹막이 산화막의 단일층 구조로 형성되었는데 반해, 본 발명에 의하면 산화막과 질화막의 이중 적층구조로 형성되게 됨에 따라, 자체적으로도 적층구조에 따른 높은 저항값을 제공할 수 있게 되어 성능이 향상되도록 하는 부수적인 효과도 제공할 수 있게 된다.
이상, 상기 내용은 본 발명의 바람직한 일 실시예를 단지 예시한 것으로 본 발명의 당업자는 본 발명의 요지를 변경시킴이 없이 본 발명에 대한 수정과 변경을 가할 수 있음을 인지해야 한다.
본 발명에 따르면, 초기의 건식 식각과 후반의 습식 식각을 통해 살리사이드 블록킹막을 형성하게 되므로 건식 식각시에 카본 성분이 실리콘 반도체 기판내로 침투하여 살리사이드 영역의 면저항 및 접촉저항을 증가시키는 것을 방지할 수 있게 됨과 아울러, 살리사이드 블록킹막을 산화막과 질화막의 이중 적층구조로 형성하여 적층구조에 따른 높은 저항값을 제공할 수도 있게 되므로, 제조되는 반도체 소자의 성능 및 신뢰성을 향상시킬 수 있는 효과가 달성될 수 있다.
Claims (7)
- 반도체 기판 전면상에 살리사이드 블록킹막의 하부층으로 사용될 제1 막을 얇은 두께로 증착하여 형성하는 단계와,상기 제1 막상에 살리사이드 블록킹막의 상부층으로 사용될 제2 막을 얇은 두께로 증착하여 형성하는 단계와,상기 제2 막상에 이후 살리사이드 블록킹막이 형성될 영역에만 존재하도록 감광막 패턴을 형성하는 단계와,상기 감광막 패턴을 마스크로 이용하는 건식 식각을 실시하여 상기 감광막 패턴 영역의 상기 제2 막만을 남기고 그 외 영역의 상기 제2 막을 제거하여 잔류되는 상기 제2 막이 상부층 살리사이드 블록킹막으로 형성되도록 하는 단계와,상기 감광막 패턴을 마스크로 이용하는 습식 식각을 실시하여 상기 감광막 패턴 영역의 상기 제1 막만을 남기고 그 외 영역의 상기 제1 막을 제거하여 잔류되는 상기 제1 막이 하부층 살리사이드 블록킹막으로 형성되도록 하는 단계와,상기 감광막 패턴을 제거하는 단계를 포함하는 반도체 소자의 살리사이드 블록킹막 형성 방법.
- 삭제
- 제 1 항에 있어서,상기 제1 막은 산화막이고,상기 제2 막은 질화막인 것을 특징으로 하는 반도체 소자의 살리사이드 블록킹막 형성 방법.
- 제 1 항에 있어서,상기 살리사이드 블록킹막이 형성되는 영역은,상기 반도체 기판상의 게이트 라인 영역인 것을 특징으로 하는 반도체 소자의 살리사이드 블록킹막 형성 방법.
- 제 1 항에 있어서,상기 제1 막 및 상기 제2 막은,LPCVD법을 통해 형성하는 것을 특징으로 하는 반도체 소자의 살리사이드 블록킹막 형성 방법.
- 제 1 항에 있어서,상기 제1 막 및 상기 제2 막은,100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 살리사이드 블록킹막 형성 방법.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060135953A KR100850097B1 (ko) | 2006-12-28 | 2006-12-28 | 반도체 소자의 살리사이드 블록킹막 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060135953A KR100850097B1 (ko) | 2006-12-28 | 2006-12-28 | 반도체 소자의 살리사이드 블록킹막 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080061444A KR20080061444A (ko) | 2008-07-03 |
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Family
ID=39813696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1020060135953A KR100850097B1 (ko) | 2006-12-28 | 2006-12-28 | 반도체 소자의 살리사이드 블록킹막 형성 방법 |
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| KR (1) | KR100850097B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6468904B1 (en) | 2001-06-18 | 2002-10-22 | Taiwan Semiconductor Manufacturing Company | RPO process for selective CoSix formation |
| KR20030095591A (ko) * | 2002-06-12 | 2003-12-24 | 동부전자 주식회사 | 반도체소자의 제조방법 |
| KR20040007949A (ko) * | 2002-07-15 | 2004-01-28 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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2006
- 2006-12-28 KR KR1020060135953A patent/KR100850097B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6468904B1 (en) | 2001-06-18 | 2002-10-22 | Taiwan Semiconductor Manufacturing Company | RPO process for selective CoSix formation |
| KR20030095591A (ko) * | 2002-06-12 | 2003-12-24 | 동부전자 주식회사 | 반도체소자의 제조방법 |
| KR20040007949A (ko) * | 2002-07-15 | 2004-01-28 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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|---|---|
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