JPH1187502A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】有機シロキサン膜（層間絶縁膜）の利点である
低誘電率特性を損なわずに多層配線を形成すること。 【解決手段】金属配線４上に有機シロキサン膜５、シリ
コン窒化膜６、無機シロキサン膜７、レジストパターン
８を順次形成し、次にレジストパターン８をマスクにし
て無機シロキサン膜７をエッチングし、レジストパター
ン８のパターンを無機シロキサン膜７に転写し、次にシ
リコン窒化膜６を有機シロキサン膜５の保護マスクに用
いて、レジストパターン８を酸素プラズマにより除去
し、次に無機シロキサン膜７をマスクにしてシリコン窒
化膜６、有機シロキサン膜５をエッチングし、第１の金
属配線４に達する接続孔を形成し、次に無機シロキサン
膜７を除去した後、接続孔を介して金属配線４に接続す
る金属配線１０を形成する。
低誘電率特性を損なわずに多層配線を形成すること。 【解決手段】金属配線４上に有機シロキサン膜５、シリ
コン窒化膜６、無機シロキサン膜７、レジストパターン
８を順次形成し、次にレジストパターン８をマスクにし
て無機シロキサン膜７をエッチングし、レジストパター
ン８のパターンを無機シロキサン膜７に転写し、次にシ
リコン窒化膜６を有機シロキサン膜５の保護マスクに用
いて、レジストパターン８を酸素プラズマにより除去
し、次に無機シロキサン膜７をマスクにしてシリコン窒
化膜６、有機シロキサン膜５をエッチングし、第１の金
属配線４に達する接続孔を形成し、次に無機シロキサン
膜７を除去した後、接続孔を介して金属配線４に接続す
る金属配線１０を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係わり、特に層間絶縁膜として低酸素プラズマ耐
性の絶縁膜を用いて多層配線を形成する場合に有効な半
導体装置の製造方法に関する。
方法に係わり、特に層間絶縁膜として低酸素プラズマ耐
性の絶縁膜を用いて多層配線を形成する場合に有効な半
導体装置の製造方法に関する。
【０００２】
【従来の技術】近年のＬＳＩの高集積化に伴い、その配
線は微細化、多層化する傾向にある。また、高性能デバ
イスでは、微細化、多層化と同時に配線間容量を下げる
必要が生じている。配線間容量を下げるためには、例え
ば誘電率の低い層間絶縁膜を用いれば良い。
線は微細化、多層化する傾向にある。また、高性能デバ
イスでは、微細化、多層化と同時に配線間容量を下げる
必要が生じている。配線間容量を下げるためには、例え
ば誘電率の低い層間絶縁膜を用いれば良い。
【０００３】低誘電率の層間絶縁膜としては、従来から
使われているシリコン酸化膜に代わり、シロキサンや有
機化合物からなる絶縁膜を用いることが提案されてい
る。この種の低誘電率の絶縁膜は、スピンコート法で形
成できるため、エッチバックや化学的機械的研磨法（Ｃ
ＭＰ）などの平坦化技術を用いずに平坦化でき、多層化
が容易であるという利点もある。すなわち、低誘電率化
と多層化との両立を容易に図ることができる。
使われているシリコン酸化膜に代わり、シロキサンや有
機化合物からなる絶縁膜を用いることが提案されてい
る。この種の低誘電率の絶縁膜は、スピンコート法で形
成できるため、エッチバックや化学的機械的研磨法（Ｃ
ＭＰ）などの平坦化技術を用いずに平坦化でき、多層化
が容易であるという利点もある。すなわち、低誘電率化
と多層化との両立を容易に図ることができる。
【０００４】図４に、低誘電率の層間絶縁膜として、有
機シロキサン膜を用いた従来の多層配線の工程断面図を
示す。まず、図４（ａ）に示すように、素子分離、素子
形成が済んだシリコン基板８１上に絶縁膜８２を介して
第１の金属配線８３を形成する。この後、同図（ａ）に
示すように、第１の金属配線８３が形成された絶縁膜８
２上に有機シロキサン膜８４をスピンコート法により形
成する。
機シロキサン膜を用いた従来の多層配線の工程断面図を
示す。まず、図４（ａ）に示すように、素子分離、素子
形成が済んだシリコン基板８１上に絶縁膜８２を介して
第１の金属配線８３を形成する。この後、同図（ａ）に
示すように、第１の金属配線８３が形成された絶縁膜８
２上に有機シロキサン膜８４をスピンコート法により形
成する。
【０００５】次に図４（ｂ）に示すように、第１の金属
配線８３上に開口パターンを有するレジストパターン８
５を有機シロキサン膜８４上に形成する。次に図４
（ｃ）に示すように、レジストパターン８５をマスクに
して、有機シロキサン膜８４をＲＩＥ法にてエッチング
し、第１の金属配線８３に達する接続孔を形成する。こ
の後、レジストパターン８５を酸素プラズマを用いて除
去する（図４（ｄ））。
配線８３上に開口パターンを有するレジストパターン８
５を有機シロキサン膜８４上に形成する。次に図４
（ｃ）に示すように、レジストパターン８５をマスクに
して、有機シロキサン膜８４をＲＩＥ法にてエッチング
し、第１の金属配線８３に達する接続孔を形成する。こ
の後、レジストパターン８５を酸素プラズマを用いて除
去する（図４（ｄ））。
【０００６】最後に、図４（ｄ）に示すように、接続孔
の側面および底面を被覆するＴｉ／ＴｉＮのバリアメタ
ル膜８６を形成した後、接続孔の内部を充填するＣｕが
添加されたＡｌからなる第２の金属配線８７をスパッタ
法にて形成し、２層構造の多層配線が完成する。
の側面および底面を被覆するＴｉ／ＴｉＮのバリアメタ
ル膜８６を形成した後、接続孔の内部を充填するＣｕが
添加されたＡｌからなる第２の金属配線８７をスパッタ
法にて形成し、２層構造の多層配線が完成する。
【０００７】しかしながら、この種の形成方法には以下
のような問題があった。低誘電率の絶縁材料である有機
シロキサンは、酸素プラズマ耐性が低いという性質があ
る。そのため、図４（ｄ）のレジストパターン８５の除
去工程で使用する酸素プラズマにより、有機シロキサン
膜８４の膜質が変化し、誘電率が高くなるという問題が
あった。このような誘電率の上昇は、配線間容量の増加
を招き、ＬＳＩの性能が劣化する原因となる。
のような問題があった。低誘電率の絶縁材料である有機
シロキサンは、酸素プラズマ耐性が低いという性質があ
る。そのため、図４（ｄ）のレジストパターン８５の除
去工程で使用する酸素プラズマにより、有機シロキサン
膜８４の膜質が変化し、誘電率が高くなるという問題が
あった。このような誘電率の上昇は、配線間容量の増加
を招き、ＬＳＩの性能が劣化する原因となる。
【０００８】また、この変質した有機シロキサン膜８４
によって、第１の金属配線８３、バリアメタル膜８６、
第２の金属配線８７が腐食するという問題もあった。と
ころで、有機シロキサン膜８４の酸素プラズマ耐性を高
くするのに有効な方法の１つとして、酸素イオンによる
表面処理が知られている。
によって、第１の金属配線８３、バリアメタル膜８６、
第２の金属配線８７が腐食するという問題もあった。と
ころで、有機シロキサン膜８４の酸素プラズマ耐性を高
くするのに有効な方法の１つとして、酸素イオンによる
表面処理が知られている。
【０００９】しかしながら、微細化が進んだＬＳＩで
は、接続孔のアスペクト比が高いので、酸素イオンが接
続孔の奥のほうまでとどかず、第１の金属配線８３近傍
の接続孔の側面まで完全に改質することは困難である。
は、接続孔のアスペクト比が高いので、酸素イオンが接
続孔の奥のほうまでとどかず、第１の金属配線８３近傍
の接続孔の側面まで完全に改質することは困難である。
【００１０】また、酸素イオンが接続孔の奥のほうまで
とどくようにと、酸素イオンを過剰に注入すると、第１
の金属配線８３に酸素イオンが注入され、第１の金属配
線８３と第２の金属配線８７とのコンタクト抵抗が増加
するという問題が起こる。
とどくようにと、酸素イオンを過剰に注入すると、第１
の金属配線８３に酸素イオンが注入され、第１の金属配
線８３と第２の金属配線８７とのコンタクト抵抗が増加
するという問題が起こる。
【００１１】接続孔と配線溝の内部を同時に導電膜で埋
め込むデュアルダマシンプロセスの場合、配線溝の分だ
けさらに深くなるので、これらの酸素イオン注入による
表面改質に関する問題はより深刻なものとなる。以上述
べた問題は、低誘電率の層間絶縁膜として、シロキサン
の代わりに、有機化合物からなる絶縁膜を用いた場合に
も起こる。
め込むデュアルダマシンプロセスの場合、配線溝の分だ
けさらに深くなるので、これらの酸素イオン注入による
表面改質に関する問題はより深刻なものとなる。以上述
べた問題は、低誘電率の層間絶縁膜として、シロキサン
の代わりに、有機化合物からなる絶縁膜を用いた場合に
も起こる。
【００１２】
【発明が解決しようとする課題】上述の如く、配線間容
量を下げるために、層間絶縁膜として、シロキサンや有
機化合物からなる低誘電率の絶縁膜を用いることが提案
されている。しかしながら、この種の低誘電率の絶縁膜
は、耐酸素プラズマ耐性が低いために、その上に形成し
たレジストパターンを酸素プラズマにより除去すると、
膜質が変質し、誘電率が高くなるという問題があった。
また、変質した絶縁膜により金属配線が腐食するという
問題もあった。
量を下げるために、層間絶縁膜として、シロキサンや有
機化合物からなる低誘電率の絶縁膜を用いることが提案
されている。しかしながら、この種の低誘電率の絶縁膜
は、耐酸素プラズマ耐性が低いために、その上に形成し
たレジストパターンを酸素プラズマにより除去すると、
膜質が変質し、誘電率が高くなるという問題があった。
また、変質した絶縁膜により金属配線が腐食するという
問題もあった。
【００１３】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、絶縁膜上に形成した接
続孔や配線溝に対応した開口パターンを有するレジスト
パターンを除去する際に、該絶縁膜に影響を与えずに済
む半導体装置の製造方法を提供することにある。
ので、その目的とするところは、絶縁膜上に形成した接
続孔や配線溝に対応した開口パターンを有するレジスト
パターンを除去する際に、該絶縁膜に影響を与えずに済
む半導体装置の製造方法を提供することにある。
【００１４】
［構成］上記目的を達成するために、本発明に係る半導
体装置の製造方法（請求項１）は、第１の配線層が形成
された下地上に前記第１の配線層を覆う第１の絶縁膜を
形成する工程と、前記第１の絶縁膜上に第２の絶縁膜、
第３の絶縁膜を順次形成する工程と、前記第３の絶縁膜
上に、前記第１の配線層に対する接続孔に対応した開口
パターンを有する第１のレジストパターンを形成する工
程と、前記第２の絶縁膜を前記第１の絶縁膜に対しての
耐エッチングマスクに用い、前記第１のレジストパター
ンをマスクにして前記第３の絶縁膜を選択的にエッチン
グし、前記第１のレジストパターンのパターンを前記第
３の絶縁膜に転写する工程と、前記第２の絶縁膜を前記
第１の絶縁膜の保護マスクに用いて、前記第１のレジス
トパターンを除去する工程とを有することを特徴とす
る。
体装置の製造方法（請求項１）は、第１の配線層が形成
された下地上に前記第１の配線層を覆う第１の絶縁膜を
形成する工程と、前記第１の絶縁膜上に第２の絶縁膜、
第３の絶縁膜を順次形成する工程と、前記第３の絶縁膜
上に、前記第１の配線層に対する接続孔に対応した開口
パターンを有する第１のレジストパターンを形成する工
程と、前記第２の絶縁膜を前記第１の絶縁膜に対しての
耐エッチングマスクに用い、前記第１のレジストパター
ンをマスクにして前記第３の絶縁膜を選択的にエッチン
グし、前記第１のレジストパターンのパターンを前記第
３の絶縁膜に転写する工程と、前記第２の絶縁膜を前記
第１の絶縁膜の保護マスクに用いて、前記第１のレジス
トパターンを除去する工程とを有することを特徴とす
る。
【００１５】ここで、接続孔を介して２層目の配線層を
形成する場合には、前記第１のレジストパターンを除去
する工程の後、前記第１のレジストパターンを除去し、
次に前記第３の絶縁膜をマスクにして前記第２の絶縁
膜、前記第１の絶縁膜を順次エッチングし、次に前記第
１の配線層に達する接続孔を形成し、次に前記第３の絶
縁膜を除去し、次に前記接続孔を介して前記第１の配線
層に接続する第２の配線層を形成すれば良い（請求項
２）。
形成する場合には、前記第１のレジストパターンを除去
する工程の後、前記第１のレジストパターンを除去し、
次に前記第３の絶縁膜をマスクにして前記第２の絶縁
膜、前記第１の絶縁膜を順次エッチングし、次に前記第
１の配線層に達する接続孔を形成し、次に前記第３の絶
縁膜を除去し、次に前記接続孔を介して前記第１の配線
層に接続する第２の配線層を形成すれば良い（請求項
２）。
【００１６】また、本発明に係る他の半導体装置の製造
方法（請求項３）は、上記半導体装置の製造方法（請求
項１）の後に、前記第１のレジストパターンを除去する
工程の後、前記第３の絶縁膜をマスクにして前記第２の
絶縁膜をエッチングし、前記第１の絶縁膜に達する開口
部を形成する工程と、前記第３の絶縁膜を除去した後、
前記開口部の内部を充填するように、前記第１および第
２の絶縁膜上に第４の絶縁膜を形成する工程と、前記第
４の絶縁膜上に第５および第６の絶縁膜を順次形成する
工程と、前記第６の絶縁膜上に、前記第１の配線層に対
する配線溝に対応した開口パターンを有する第２のレジ
ストパターンを形成する工程と、前記第５の絶縁膜を前
記第４の絶縁膜に対しての耐エッチングマスクに用い、
前記第２のレジストパターンをマスクにして前記第６の
絶縁膜を選択的にエッチングし、前記第２のレジストパ
ターンのパターンを前記第６の絶縁膜に転写する工程
と、前記第５の絶縁膜を前記４の絶縁膜の保護マスクに
用いて、前記第２のレジストパターンを除去する工程と
を有することを特徴とする。
方法（請求項３）は、上記半導体装置の製造方法（請求
項１）の後に、前記第１のレジストパターンを除去する
工程の後、前記第３の絶縁膜をマスクにして前記第２の
絶縁膜をエッチングし、前記第１の絶縁膜に達する開口
部を形成する工程と、前記第３の絶縁膜を除去した後、
前記開口部の内部を充填するように、前記第１および第
２の絶縁膜上に第４の絶縁膜を形成する工程と、前記第
４の絶縁膜上に第５および第６の絶縁膜を順次形成する
工程と、前記第６の絶縁膜上に、前記第１の配線層に対
する配線溝に対応した開口パターンを有する第２のレジ
ストパターンを形成する工程と、前記第５の絶縁膜を前
記第４の絶縁膜に対しての耐エッチングマスクに用い、
前記第２のレジストパターンをマスクにして前記第６の
絶縁膜を選択的にエッチングし、前記第２のレジストパ
ターンのパターンを前記第６の絶縁膜に転写する工程
と、前記第５の絶縁膜を前記４の絶縁膜の保護マスクに
用いて、前記第２のレジストパターンを除去する工程と
を有することを特徴とする。
【００１７】ここで、２層目の配線層を形成する場合に
は、前記第２のレジストパターンを除去する工程の後、
前記第６の絶縁膜をマスクにして、前記第２の絶縁膜が
露出するまで、前記第５および前記第４の絶縁膜をエッ
チングし、前記第４の絶縁膜に配線溝を形成し、次に前
記第６および前記露出した第２の絶縁膜をマスクにし
て、前記第４および第１の絶縁膜を順次エッチングし、
前記第１の配線層に達する接続孔を形成し、次に前記第
６の絶縁膜を除去した後、前記配線溝および前記接続孔
を介して前記第１の配線層に接続する第２の配線層を形
成すれば良い（請求項４）。
は、前記第２のレジストパターンを除去する工程の後、
前記第６の絶縁膜をマスクにして、前記第２の絶縁膜が
露出するまで、前記第５および前記第４の絶縁膜をエッ
チングし、前記第４の絶縁膜に配線溝を形成し、次に前
記第６および前記露出した第２の絶縁膜をマスクにし
て、前記第４および第１の絶縁膜を順次エッチングし、
前記第１の配線層に達する接続孔を形成し、次に前記第
６の絶縁膜を除去した後、前記配線溝および前記接続孔
を介して前記第１の配線層に接続する第２の配線層を形
成すれば良い（請求項４）。
【００１８】また、前記第１および前記第４の絶縁膜と
しては有機化合物（例えば有機シロキサン）からなる絶
縁膜、前記第３および前記第６の絶縁膜としては無機化
合物（例えば無機シロキサン）からなる絶縁膜を用いる
と良い（請求項５）。
しては有機化合物（例えば有機シロキサン）からなる絶
縁膜、前記第３および前記第６の絶縁膜としては無機化
合物（例えば無機シロキサン）からなる絶縁膜を用いる
と良い（請求項５）。
【００１９】これにより、前記第１の絶縁膜に対して前
記第３の絶縁膜を容易に選択的にエッチング除去でき、
また前記第４の絶縁膜に対して前記第６の絶縁膜を容易
に選択的にエッチング除去できるようになる。
記第３の絶縁膜を容易に選択的にエッチング除去でき、
また前記第４の絶縁膜に対して前記第６の絶縁膜を容易
に選択的にエッチング除去できるようになる。
【００２０】本発明において、第２の絶縁膜としては、
例えばシリコン窒化膜、炭素膜を用いると良い。また、
第３の絶縁膜、第６の絶縁膜の除去は、酸性溶液で行な
うことが好ましい。これにより、下地の配線層にダメー
ジを与えずに済む。
例えばシリコン窒化膜、炭素膜を用いると良い。また、
第３の絶縁膜、第６の絶縁膜の除去は、酸性溶液で行な
うことが好ましい。これにより、下地の配線層にダメー
ジを与えずに済む。
【００２１】また、本発明において、第１の配線層は、
絶縁膜に形成された金属配線でも良いし、あるいは半導
体基板の表面に形成された不純物拡散層でも良い。 ［作用］本発明（請求項１〜６）によれば、第３の絶縁
膜のエッチングの際に用いた配線溝に対応した開口パタ
ーンを有する第１のレジストパターンを除去するとき、
第１の絶縁膜は第２の絶縁膜により保護されるので、第
１の絶縁膜は第１のレジストパターンの除去工程の影響
を受けずに済む。
絶縁膜に形成された金属配線でも良いし、あるいは半導
体基板の表面に形成された不純物拡散層でも良い。 ［作用］本発明（請求項１〜６）によれば、第３の絶縁
膜のエッチングの際に用いた配線溝に対応した開口パタ
ーンを有する第１のレジストパターンを除去するとき、
第１の絶縁膜は第２の絶縁膜により保護されるので、第
１の絶縁膜は第１のレジストパターンの除去工程の影響
を受けずに済む。
【００２２】このような作用効果は、本発明（請求項
３）において、第６の絶縁膜のエッチング際に用いた配
線溝に対応した開口パターンを有する第２のレジストパ
ターンの除去工程でも得られる。この場合、第４の絶縁
膜が第５の絶縁膜により保護され、第４の絶縁膜は第２
のレジストパターンの除去工程の影響を受けずに済む。
３）において、第６の絶縁膜のエッチング際に用いた配
線溝に対応した開口パターンを有する第２のレジストパ
ターンの除去工程でも得られる。この場合、第４の絶縁
膜が第５の絶縁膜により保護され、第４の絶縁膜は第２
のレジストパターンの除去工程の影響を受けずに済む。
【００２３】特に本発明（請求項６）のように、レジス
トパターンの除去を酸素プラズマを用いて行なう場合に
は、第１の絶縁膜や第４の絶縁膜として、有機シロキサ
ン膜などのように低誘電率・低酸素プラズマ耐性の絶縁
膜を用いても、第１の絶縁膜や第５の絶縁膜の誘電率の
上昇や、第１の配線層や第２の配線層の腐食を招かずに
済む。
トパターンの除去を酸素プラズマを用いて行なう場合に
は、第１の絶縁膜や第４の絶縁膜として、有機シロキサ
ン膜などのように低誘電率・低酸素プラズマ耐性の絶縁
膜を用いても、第１の絶縁膜や第５の絶縁膜の誘電率の
上昇や、第１の配線層や第２の配線層の腐食を招かずに
済む。
【００２４】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係る多層配線の形成を示す工程断面図である。ここで
は、２層のＲＩＥ配線の場合について説明する。
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係る多層配線の形成を示す工程断面図である。ここで
は、２層のＲＩＥ配線の場合について説明する。
【００２５】まず、図１（ａ）に示すように、シリコン
基板１に素子を形成する。図には、素子として、ＬＤＤ
構造のＭＯＳトランジスタが示されている。また、素子
分離はＳＴＩにて行なっており、図中の２はその素子分
離絶縁膜を示している。
基板１に素子を形成する。図には、素子として、ＬＤＤ
構造のＭＯＳトランジスタが示されている。また、素子
分離はＳＴＩにて行なっており、図中の２はその素子分
離絶縁膜を示している。
【００２６】次に同図（ａ）に示すように、素子が形成
されたシリコン基板１上に層間絶縁膜３を形成した後、
この層間絶縁膜３上に第１の金属配線４を形成する。こ
の第１の金属配線４は、フォトリソグラフィとＲＩＥを
用いて、Ａｌ膜等の導電膜を加工して形成する。
されたシリコン基板１上に層間絶縁膜３を形成した後、
この層間絶縁膜３上に第１の金属配線４を形成する。こ
の第１の金属配線４は、フォトリソグラフィとＲＩＥを
用いて、Ａｌ膜等の導電膜を加工して形成する。
【００２７】この後、同図（ａ）に示すように、第１の
金属配線４が形成された層間絶縁膜３上に、−ＣＨ3 官
能基を有する厚さ１μｍの有機シロキサン膜５をスピン
コーティング法を用いて形成する。
金属配線４が形成された層間絶縁膜３上に、−ＣＨ3 官
能基を有する厚さ１μｍの有機シロキサン膜５をスピン
コーティング法を用いて形成する。
【００２８】スピンコーティング法を用いることによ
り、有機シロキサン膜５は成膜と同時に平坦になるの
で、エッチバックやＣＭＰ等の平坦化技術による平坦化
工程が不要になる。
り、有機シロキサン膜５は成膜と同時に平坦になるの
で、エッチバックやＣＭＰ等の平坦化技術による平坦化
工程が不要になる。
【００２９】次に図１（ｂ）に示すように、有機シロキ
サン膜５上に厚さ２０ｎｍのシリコン窒化膜６をプラズ
マＣＶＤ法を用いて形成する。次に同図（ｂ）に示すよ
うに、シリコン窒化膜６上に、Ｓｉ−Ｈ結合は有するが
有機基は有しないシロキサン（以下、無機シロキサンと
いう）膜７をスピンコーティング法を用いて形成する。
この無機シロキサン膜７の膜厚は３００ｎｍとする。ま
た、有機シロキサン膜５の場合と同様に、平坦化工程が
不要になる。
サン膜５上に厚さ２０ｎｍのシリコン窒化膜６をプラズ
マＣＶＤ法を用いて形成する。次に同図（ｂ）に示すよ
うに、シリコン窒化膜６上に、Ｓｉ−Ｈ結合は有するが
有機基は有しないシロキサン（以下、無機シロキサンと
いう）膜７をスピンコーティング法を用いて形成する。
この無機シロキサン膜７の膜厚は３００ｎｍとする。ま
た、有機シロキサン膜５の場合と同様に、平坦化工程が
不要になる。
【００３０】次に図１（ｃ）に示すように、無機シロキ
サン膜７上に、第１の金属配線４に対する接続孔に対応
した開口パターンを有するレジストパターン８を、リソ
グラフィ技術を用いて形成する。
サン膜７上に、第１の金属配線４に対する接続孔に対応
した開口パターンを有するレジストパターン８を、リソ
グラフィ技術を用いて形成する。
【００３１】次に同図（ｃ）に示すように、レジストパ
ターン８をマスクにして、無機シロキサン膜７をＲＩＥ
法にてエッチングし、レジストパターン８のパターンを
無機シロキサン膜７に転写する。このとき、シリコン窒
化膜６が除去されないようにする。すなわち、有機シロ
キサン膜５が露出しないようにする。
ターン８をマスクにして、無機シロキサン膜７をＲＩＥ
法にてエッチングし、レジストパターン８のパターンを
無機シロキサン膜７に転写する。このとき、シリコン窒
化膜６が除去されないようにする。すなわち、有機シロ
キサン膜５が露出しないようにする。
【００３２】この後、酸素プラズマ処理により、レジス
トパターン８を剥離する（図１（ｄ））。このとき、有
機シロキサン膜５はシリコン窒化膜６で覆われ、有機シ
ロキサン膜５は酸素プラズマに晒されないので、有機シ
ロキサン膜５は酸素プラズマによって変質せず、誘電率
が高くなることはない。また、有機シロキサン膜５の変
質による、後工程で形成するバリアメタル層や第２の金
属配線の腐食を防止することができる。
トパターン８を剥離する（図１（ｄ））。このとき、有
機シロキサン膜５はシリコン窒化膜６で覆われ、有機シ
ロキサン膜５は酸素プラズマに晒されないので、有機シ
ロキサン膜５は酸素プラズマによって変質せず、誘電率
が高くなることはない。また、有機シロキサン膜５の変
質による、後工程で形成するバリアメタル層や第２の金
属配線の腐食を防止することができる。
【００３３】次に図１（ｅ）に示すように、無機シロキ
サン膜７をマスクにして、シリコン窒化膜６、有機シロ
キサン膜５を連続的にＲＩＥ法にてエッチングし、第１
の配線４に達する接続孔を形成する。
サン膜７をマスクにして、シリコン窒化膜６、有機シロ
キサン膜５を連続的にＲＩＥ法にてエッチングし、第１
の配線４に達する接続孔を形成する。
【００３４】このときのＲＩＥ条件は、シリコン窒化膜
６をＲＩＥするときには、無機シロキサン膜７に対する
シリコン窒化膜６のエッチング選択比が十分に高くなる
条件とし、有機シロキサン膜５をエッチングするときに
は、無機シロキサン膜７またはシリコン窒化膜６に対す
る有機シロキサン膜５のエッチング選択比が十分に高く
なる条件とする。
６をＲＩＥするときには、無機シロキサン膜７に対する
シリコン窒化膜６のエッチング選択比が十分に高くなる
条件とし、有機シロキサン膜５をエッチングするときに
は、無機シロキサン膜７またはシリコン窒化膜６に対す
る有機シロキサン膜５のエッチング選択比が十分に高く
なる条件とする。
【００３５】この後、マスクとして用いた無機シロキサ
ン膜７を、例えばフッ化水素酸（ＨＦ）やフッ化アンモ
ニウム（ＮＨ4 Ｆ）の水溶液などをエッチャントに用い
たウエットエッチングにより除去する（図１（ｆ））。
ン膜７を、例えばフッ化水素酸（ＨＦ）やフッ化アンモ
ニウム（ＮＨ4 Ｆ）の水溶液などをエッチャントに用い
たウエットエッチングにより除去する（図１（ｆ））。
【００３６】ここで、無機シロキサン膜７は、フッ化水
素酸（ＨＦ）やフッ化アンモニウム（ＮＨ4 Ｆ）の水溶
液などで容易に溶解するが、有機シロキサン膜５はその
有機官能基の持つ揆水性により溶解しにくいので、無機
シロキサン膜７を選択的に除去することができる。
素酸（ＨＦ）やフッ化アンモニウム（ＮＨ4 Ｆ）の水溶
液などで容易に溶解するが、有機シロキサン膜５はその
有機官能基の持つ揆水性により溶解しにくいので、無機
シロキサン膜７を選択的に除去することができる。
【００３７】なお、このようなウエットエッチング処理
を行なわなくても、例えば有機シロキサン膜５をエッチ
ングする際に無機シロキサン膜７もエッチングされ、有
機シロキサン膜５のエッチングの終了時点で無機シロキ
サン膜７が消滅するように、ＲＩＥ条件を選んでも良
い。これは、無機シロキサン膜７の膜厚が、有機シロキ
サン膜５のそれよりも薄いことから可能となる。
を行なわなくても、例えば有機シロキサン膜５をエッチ
ングする際に無機シロキサン膜７もエッチングされ、有
機シロキサン膜５のエッチングの終了時点で無機シロキ
サン膜７が消滅するように、ＲＩＥ条件を選んでも良
い。これは、無機シロキサン膜７の膜厚が、有機シロキ
サン膜５のそれよりも薄いことから可能となる。
【００３８】また、シリコン窒化膜６に対する有機シロ
キサン膜５のエッチング選択比が十分に高くなるＲＩＥ
条件であれば、有機シロキサン膜５のエッチングの終了
前に無機シロキサン膜７が消滅しても良い。
キサン膜５のエッチング選択比が十分に高くなるＲＩＥ
条件であれば、有機シロキサン膜５のエッチングの終了
前に無機シロキサン膜７が消滅しても良い。
【００３９】また、有機シロキサン膜５をその表面がエ
ッチングされないように酸素イオン処理などで予め改質
しておけば、有機シロキサン膜５のＲＩＥの終了時点で
シリコン窒化膜６および無機シロキサン膜７が消滅する
ようにできる。
ッチングされないように酸素イオン処理などで予め改質
しておけば、有機シロキサン膜５のＲＩＥの終了時点で
シリコン窒化膜６および無機シロキサン膜７が消滅する
ようにできる。
【００４０】このように無機シロキサン膜７の除去方法
にはいくつかの方法があるが、第１の配線層４に与える
影響を考えた場合には、ウエットエッチングによる方法
が好ましい。
にはいくつかの方法があるが、第１の配線層４に与える
影響を考えた場合には、ウエットエッチングによる方法
が好ましい。
【００４１】最後に、同図（ｆ）に示すように、例えば
Ｔｉ／ＴｉＮのバリアメタル膜９を接続孔の底面および
側面を覆うように形成した後、その上に例えばスパッタ
リング法によりＣｕが添加されたＡｌ膜を形成し、この
Ａｌ膜をフォトリソグラフィとＲＩＥを用いて加工し
て、第２の金属配線１０が完成する。
Ｔｉ／ＴｉＮのバリアメタル膜９を接続孔の底面および
側面を覆うように形成した後、その上に例えばスパッタ
リング法によりＣｕが添加されたＡｌ膜を形成し、この
Ａｌ膜をフォトリソグラフィとＲＩＥを用いて加工し
て、第２の金属配線１０が完成する。
【００４２】以上述べたように本実施形態によれば、レ
ジストパターン８を酸素プラズマにより除去する際、低
酸素プラズマ耐性の有機シロキサン膜５はシリコン窒化
膜６により保護され、酸素プラズマの影響を受けずに済
むので、有機シロキサン膜５の利点である低誘電率を十
分に発揮でき、これにより配線間容量の小さい多層配線
を実現できるようになる。
ジストパターン８を酸素プラズマにより除去する際、低
酸素プラズマ耐性の有機シロキサン膜５はシリコン窒化
膜６により保護され、酸素プラズマの影響を受けずに済
むので、有機シロキサン膜５の利点である低誘電率を十
分に発揮でき、これにより配線間容量の小さい多層配線
を実現できるようになる。
【００４３】本実施形態は以下のように種々変形できあ
る。例えば、本実施形態では、−ＣＨ3 基を持った有機
シロキサンを用いたが、その他の有機官能基を持った有
機シロキサンでも良いし、あるいはポリイミドなどの有
機化合物でも良い。
る。例えば、本実施形態では、−ＣＨ3 基を持った有機
シロキサンを用いたが、その他の有機官能基を持った有
機シロキサンでも良いし、あるいはポリイミドなどの有
機化合物でも良い。
【００４４】また、本実施形態では、有機シロキサン膜
５、無機シロキサン膜７の成膜方法としてスピンコーテ
ィング法を用いたが、ＣＶＤ法、スパッタリング法など
の他の成膜法を用いても良い。
５、無機シロキサン膜７の成膜方法としてスピンコーテ
ィング法を用いたが、ＣＶＤ法、スパッタリング法など
の他の成膜法を用いても良い。
【００４５】また、本実施形態では、無機シロキサン膜
７を用いたが、他の絶縁膜、例えばプラズマＣＶＤ法に
より形成したシリコン酸化膜、またはＳｉ−Ｃ結合、Ｓ
ｉ−Ｆ結合、Ｓｉ−Ｂ結合などの結合を有するシリコン
酸化膜でも良い。要は、酸素プラズマ耐性がある絶縁膜
であれば良い。
７を用いたが、他の絶縁膜、例えばプラズマＣＶＤ法に
より形成したシリコン酸化膜、またはＳｉ−Ｃ結合、Ｓ
ｉ−Ｆ結合、Ｓｉ−Ｂ結合などの結合を有するシリコン
酸化膜でも良い。要は、酸素プラズマ耐性がある絶縁膜
であれば良い。
【００４６】また、本実施形態では、シリコン窒化膜６
を用いたが、他の絶縁膜、例えば炭素膜でも良い。要
は、酸素プラズマ耐性があり、下地の有機シロキサン膜
５とエッチング選択比が取れる絶縁膜であれば良い。
を用いたが、他の絶縁膜、例えば炭素膜でも良い。要
は、酸素プラズマ耐性があり、下地の有機シロキサン膜
５とエッチング選択比が取れる絶縁膜であれば良い。
【００４７】また、本実施形態では、第１、第２の金属
配線４，１０はＲＩＥ法で形成したものであるが、埋め
込み法で形成したものであっても良い。また、本実施形
態では、シリコン窒化膜６を残して第２の金属配線１０
を形成したが、シリコン窒化膜６を除去して第２の金属
配線１０を形成しても良い。この場合、配線間容量をさ
らに小さくすることができる。
配線４，１０はＲＩＥ法で形成したものであるが、埋め
込み法で形成したものであっても良い。また、本実施形
態では、シリコン窒化膜６を残して第２の金属配線１０
を形成したが、シリコン窒化膜６を除去して第２の金属
配線１０を形成しても良い。この場合、配線間容量をさ
らに小さくすることができる。
【００４８】また、本実施形態では、２層構造の多層配
線の場合について説明したが、本実施形態の金属配線の
形成工程を繰り返すことで、３層以上の多層配線を形成
することもできる。
線の場合について説明したが、本実施形態の金属配線の
形成工程を繰り返すことで、３層以上の多層配線を形成
することもできる。
【００４９】なお、本発明とは異なる方法ではあるが、
シリコン窒化膜６を形成せずに、有機シロキサン膜５上
に無機シロキサン膜７を直接形成しても良い。この場
合、無機シロキサン膜７をエッチングし、パターニング
する際に、有機シロキサン膜５が露出しないところでエ
ッチングを止め、レジストパターン８を除去する必要が
ある。 （第２の実施形態）図２、図３は、本発明の第２の実施
形態に係る多層配線の製造方法を示す工程断面図であ
る。本実施形態は、本発明をデュアルダマシンプロセス
に適用した例である。
シリコン窒化膜６を形成せずに、有機シロキサン膜５上
に無機シロキサン膜７を直接形成しても良い。この場
合、無機シロキサン膜７をエッチングし、パターニング
する際に、有機シロキサン膜５が露出しないところでエ
ッチングを止め、レジストパターン８を除去する必要が
ある。 （第２の実施形態）図２、図３は、本発明の第２の実施
形態に係る多層配線の製造方法を示す工程断面図であ
る。本実施形態は、本発明をデュアルダマシンプロセス
に適用した例である。
【００５０】まず、図２（ａ）に示すように、層間絶縁
膜２１の表面に第１の配線溝を形成した後、この第１の
配線溝内に第１の金属配線２２を埋め込み法により形成
する。
膜２１の表面に第１の配線溝を形成した後、この第１の
配線溝内に第１の金属配線２２を埋め込み法により形成
する。
【００５１】なお、層間絶縁膜２１の下には、第１の実
施形態と同様に素子が形成されたシリコン基板が実際に
は存在するが、ここでは省略してある。次に同図（ａ）
に示すように、第１の金属配線２２が形成された層間絶
縁膜２１上に、−ＣＨ3 官能基を有する厚さ１μｍの有
機シロキサン膜２３をスピンコーティング法を用いて形
成した後、この有機シロキサン膜２３上に厚さ２０ｎｍ
のシリコン窒化膜２４をプラズマＣＶＤ法を用いて形成
する。
施形態と同様に素子が形成されたシリコン基板が実際に
は存在するが、ここでは省略してある。次に同図（ａ）
に示すように、第１の金属配線２２が形成された層間絶
縁膜２１上に、−ＣＨ3 官能基を有する厚さ１μｍの有
機シロキサン膜２３をスピンコーティング法を用いて形
成した後、この有機シロキサン膜２３上に厚さ２０ｎｍ
のシリコン窒化膜２４をプラズマＣＶＤ法を用いて形成
する。
【００５２】次に同図（ａ）に示すように、シリコン窒
化膜２４上にＳｉ−Ｈ結合を有する厚さ３００ｎｍの無
機シロキサン膜２５をスピンコーティング法を用いて形
成した後、この無機シロキサン膜２５上に接続孔に対応
した開口パターンを有するレジストパターン２６をリソ
グラフィ技術を用いて形成する。
化膜２４上にＳｉ−Ｈ結合を有する厚さ３００ｎｍの無
機シロキサン膜２５をスピンコーティング法を用いて形
成した後、この無機シロキサン膜２５上に接続孔に対応
した開口パターンを有するレジストパターン２６をリソ
グラフィ技術を用いて形成する。
【００５３】次に同図（ａ）に示すように、このレジス
トパターン２６をマスクにして無機シロキサン膜２５を
ＲＩＥ法にてエッチングし、レジストパターン２６のパ
ターンを無機シロキサン膜２５に転写する。このとき、
シリコン窒化膜２４が除去されないようにする。すなわ
ち、有機シロキサン膜２３が露出しないようにする。
トパターン２６をマスクにして無機シロキサン膜２５を
ＲＩＥ法にてエッチングし、レジストパターン２６のパ
ターンを無機シロキサン膜２５に転写する。このとき、
シリコン窒化膜２４が除去されないようにする。すなわ
ち、有機シロキサン膜２３が露出しないようにする。
【００５４】この後、酸素プラズマ処理により、レジス
トパターン２６を剥離する。このとき、有機シロキサン
膜２３はシリコン窒化膜２４で覆われ、有機シロキサン
膜２３は酸素プラズマに晒されないので、有機シロキサ
ン膜２３は酸素プラズマによって変質せず、誘電率が高
くなることはない。また、有機シロキサン膜２３の変質
による、後工程で形成するバリアメタル層や第２の金属
配線の腐食を防止することができる。
トパターン２６を剥離する。このとき、有機シロキサン
膜２３はシリコン窒化膜２４で覆われ、有機シロキサン
膜２３は酸素プラズマに晒されないので、有機シロキサ
ン膜２３は酸素プラズマによって変質せず、誘電率が高
くなることはない。また、有機シロキサン膜２３の変質
による、後工程で形成するバリアメタル層や第２の金属
配線の腐食を防止することができる。
【００５５】次に図２（ｂ）に示すように、無機シロキ
サン膜２５をマスクにして、シリコン窒化膜２４をＲＩ
Ｅ法にてエッチングする。このときのＲＩＥ条件は、無
機シロキサン膜２５に対するシリコン窒化膜２４のエッ
チング選択比が十分に高くなる条件とする。また、図で
は有機シロキサン膜２３がエッチングされているが、エ
ッチングされなくても良い。
サン膜２５をマスクにして、シリコン窒化膜２４をＲＩ
Ｅ法にてエッチングする。このときのＲＩＥ条件は、無
機シロキサン膜２５に対するシリコン窒化膜２４のエッ
チング選択比が十分に高くなる条件とする。また、図で
は有機シロキサン膜２３がエッチングされているが、エ
ッチングされなくても良い。
【００５６】次に図２（ｃ）に示すように、第１の実施
形態の図１（ｄ）の工程と同様な方法により、無機シロ
キサン膜２５を除去する。このとき、シリコン窒化膜２
４が除去されないようにする。
形態の図１（ｄ）の工程と同様な方法により、無機シロ
キサン膜２５を除去する。このとき、シリコン窒化膜２
４が除去されないようにする。
【００５７】次に同図（ｃ）に示すように、全面に厚さ
１μｍの有機シロキサン膜２７をスピンコーティング法
を用いて形成し、続いてこの有機シロキサン膜２７上に
厚さ２０ｎｍのシリコン窒化膜２８をプラズマＣＶＤ法
を用いて形成し、続いてこのシリコン窒化膜２８上に厚
さ３００ｎｍの無機シロキサン膜２９をスピンコーティ
ング法を用いて形成する。
１μｍの有機シロキサン膜２７をスピンコーティング法
を用いて形成し、続いてこの有機シロキサン膜２７上に
厚さ２０ｎｍのシリコン窒化膜２８をプラズマＣＶＤ法
を用いて形成し、続いてこのシリコン窒化膜２８上に厚
さ３００ｎｍの無機シロキサン膜２９をスピンコーティ
ング法を用いて形成する。
【００５８】次に図２（ｄ）に示すように、無機シロキ
サン膜２９上に配線溝に対応した開口パターンを有する
レジストパターン３０を形成した後、このレジストパタ
ーン３０をマスクにして無機シロキサン膜２９をＲＩＥ
法にてエッチングし、レジストパターン３０のパターン
を無機シロキサン膜２９に転写する。
サン膜２９上に配線溝に対応した開口パターンを有する
レジストパターン３０を形成した後、このレジストパタ
ーン３０をマスクにして無機シロキサン膜２９をＲＩＥ
法にてエッチングし、レジストパターン３０のパターン
を無機シロキサン膜２９に転写する。
【００５９】この後、酸素プラズマ処理により、レジス
トパターン３０を剥離する（図３（ｅ））。このとき、
有機シロキサン膜２７はシリコン窒化膜２８で覆われ、
有機シロキサン膜２７は酸素プラズマに晒されないの
で、有機シロキサン膜２７は酸素プラズマによって変質
せず、誘電率が高くなることはない。また、有機シロキ
サン膜２７の変質による、後工程で形成するバリアメタ
ル層や第２の金属配線の腐食を防止することができる。
トパターン３０を剥離する（図３（ｅ））。このとき、
有機シロキサン膜２７はシリコン窒化膜２８で覆われ、
有機シロキサン膜２７は酸素プラズマに晒されないの
で、有機シロキサン膜２７は酸素プラズマによって変質
せず、誘電率が高くなることはない。また、有機シロキ
サン膜２７の変質による、後工程で形成するバリアメタ
ル層や第２の金属配線の腐食を防止することができる。
【００６０】次に図３（ｆ）に示すように、無機シロキ
サン膜２９をマスクにして、シリコン窒化膜２４の表面
が露出するまで、シリコン窒化膜２８、有機シロキサン
膜２７をＲＩＥ法にて順次エッチングし、有機シロキサ
ン膜２７に配線溝を形成する。
サン膜２９をマスクにして、シリコン窒化膜２４の表面
が露出するまで、シリコン窒化膜２８、有機シロキサン
膜２７をＲＩＥ法にて順次エッチングし、有機シロキサ
ン膜２７に配線溝を形成する。
【００６１】次に同図（ｆ）に示すように、シリコン窒
化膜２４が除去されないＲＩＥ条件で、無機シロキサン
膜２９および露出したシリコン窒化膜２４をマスクにし
て、有機シロキサン膜２７、有機シロキサン膜２３をＲ
ＩＥ法にて順次エッチングし、第１の金属配線２２に達
する接続孔を形成する。配線溝はこの接続孔を介して第
１の金属配線２２につながる。
化膜２４が除去されないＲＩＥ条件で、無機シロキサン
膜２９および露出したシリコン窒化膜２４をマスクにし
て、有機シロキサン膜２７、有機シロキサン膜２３をＲ
ＩＥ法にて順次エッチングし、第１の金属配線２２に達
する接続孔を形成する。配線溝はこの接続孔を介して第
１の金属配線２２につながる。
【００６２】この後、ＨＦやＮＨ4 Ｆによるウエットエ
ッチングにより無機シロキサン膜２９を除去する。次に
図３（ｇ）に示すように、例えばＴｉ／ＴｉＮのバリア
メタル膜３１を配線溝および接続孔の底面および側面を
覆うように形成した後、その上に例えばスパッタリング
法によりＣｕが添加されたＡｌ膜を形成し、このＡｌ膜
をフォトリソグラフィとＲＩＥを用いて加工して、第２
の金属配線３２が完成する。
ッチングにより無機シロキサン膜２９を除去する。次に
図３（ｇ）に示すように、例えばＴｉ／ＴｉＮのバリア
メタル膜３１を配線溝および接続孔の底面および側面を
覆うように形成した後、その上に例えばスパッタリング
法によりＣｕが添加されたＡｌ膜を形成し、このＡｌ膜
をフォトリソグラフィとＲＩＥを用いて加工して、第２
の金属配線３２が完成する。
【００６３】以上述べたように本実施形態によれば、レ
ジストパターン２６，３０を酸素プラズマにより除去す
る際、低酸素プラズマ耐性の有機シロキサン膜２３，２
７はそれぞれシリコン窒化膜２４，２８により保護さ
れ、酸素プラズマの影響を受けずに済むので、有機シロ
キサン膜２３，２７の利点である低誘電率を十分に発揮
でき、これにより配線間容量の小さいデュアルダマシン
配線を実現できるようになる。また、本実施形態におい
ても、第１の実施形態で説明した各種の変形が可能であ
る。
ジストパターン２６，３０を酸素プラズマにより除去す
る際、低酸素プラズマ耐性の有機シロキサン膜２３，２
７はそれぞれシリコン窒化膜２４，２８により保護さ
れ、酸素プラズマの影響を受けずに済むので、有機シロ
キサン膜２３，２７の利点である低誘電率を十分に発揮
でき、これにより配線間容量の小さいデュアルダマシン
配線を実現できるようになる。また、本実施形態におい
ても、第１の実施形態で説明した各種の変形が可能であ
る。
【００６４】なお、本発明は上記実施形態に限定される
ものではない。例えば、上記実施形態では、第１の配線
層が金属配線である場合について説明したが、本発明は
第１の配線層がシリコン基板の表面に形成された不純物
拡散層の場合にも適用可能である。その他、本発明の要
旨を逸脱しない範囲で、種々変形して実施できる。
ものではない。例えば、上記実施形態では、第１の配線
層が金属配線である場合について説明したが、本発明は
第１の配線層がシリコン基板の表面に形成された不純物
拡散層の場合にも適用可能である。その他、本発明の要
旨を逸脱しない範囲で、種々変形して実施できる。
【００６５】
【発明の効果】以上詳述したように本発明によれば、第
３の絶縁膜のエッチング際に用いた第１のレジストパタ
ーンを除去するとき、第１の絶縁膜は第２の絶縁膜によ
り保護されるので、第１の絶縁膜は第１のレジストパタ
ーンの除去工程の影響を受けずに済む。
３の絶縁膜のエッチング際に用いた第１のレジストパタ
ーンを除去するとき、第１の絶縁膜は第２の絶縁膜によ
り保護されるので、第１の絶縁膜は第１のレジストパタ
ーンの除去工程の影響を受けずに済む。
【００６６】これにより、第１の絶縁膜として低誘電率
ではあるが酸素プラズマ耐性の低い絶縁膜を用いた場合
に、酸素プラズマにより第１のレジストパターンを除去
しても、第１の絶縁膜の誘電率の上昇や、第１の配線層
の腐食は起こらずに済む。
ではあるが酸素プラズマ耐性の低い絶縁膜を用いた場合
に、酸素プラズマにより第１のレジストパターンを除去
しても、第１の絶縁膜の誘電率の上昇や、第１の配線層
の腐食は起こらずに済む。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る多層配線の形成
方法を示す工程断面図
方法を示す工程断面図
【図２】本発明の第２の実施形態に係る多層配線の前半
の形成方法を示す工程断面図
の形成方法を示す工程断面図
【図３】本発明の第２の実施形態に係る多層配線の後半
の形成方法を示す工程断面図
の形成方法を示す工程断面図
【図４】従来の多層配線の形成方法を示す工程断面図
１…シリコン基板 ２…素子分離絶縁膜 ３…層間絶縁膜（下地） ４…第１の金属配線（第１の配線層） ５…有機シロキサン膜（第１の絶縁膜） ６…シリコン窒化膜（第２の絶縁膜） ７…無機シロキサン膜（第３の絶縁膜） ８…レジストパターン（第１のレジストパターン） ９…バリアメタル膜 １０…第２の金属配線 ２１…層間絶縁膜（下地） ２２…第１の金属配線（第１の配線層） ２３…有機シロキサン膜（第１の絶縁膜） ２４…シリコン窒化膜（第２の絶縁膜） ２５…無機シロキサン膜（第３の絶縁膜） ２６…レジストパターン（第１のレジストパターン） ２７…有機シロキサン膜（第４の絶縁膜） ２８…シリコン窒化膜（第５の絶縁膜） ２９…無機シロキサン膜（第６の絶縁膜） ３０…レジストパターン（第２のレジストパターン） ３１…バリアメタル膜 ３２…第２の金属配線
Claims (6)
- 【請求項１】第１の配線層が形成された下地上に前記第
１の配線層を覆う第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に第２の絶縁膜、第３の絶縁膜を順
次形成する工程と、 前記第３の絶縁膜上に、前記第１の配線層に対する接続
孔に対応した開口パターンを有する第１のレジストパタ
ーンを形成する工程と、 前記第２の絶縁膜を前記第１の絶縁膜に対しての耐エッ
チングマスクに用い、前記第１のレジストパターンをマ
スクにして前記第３の絶縁膜を選択的にエッチングし、
前記第１のレジストパターンのパターンを前記第３の絶
縁膜に転写する工程と、 前記第２の絶縁膜を前記第１の絶縁膜の保護マスクに用
いて、前記第１のレジストパターンを除去する工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項２】前記第１のレジストパターンを除去する工
程の後、前記第３の絶縁膜をマスクにして前記第２の絶
縁膜、前記第１の絶縁膜を順次エッチングし、前記第１
の配線層に達する接続孔を形成する工程と、 前記第３の絶縁膜を除去した後、前記接続孔を介して前
記第１の配線層に接続する第２の配線層を形成する工程
とを有することを特徴とする請求項１に記載の半導体装
置の製造方法。 - 【請求項３】前記第１のレジストパターンを除去する工
程の後、前記第３の絶縁膜をマスクにして前記第２の絶
縁膜をエッチングし、前記第１の絶縁膜に達する開口部
を形成する工程と、 前記第３の絶縁膜を除去した後、前記開口部の内部を充
填するように、前記第１および第２の絶縁膜上に第４の
絶縁膜を形成する工程と、 前記第４の絶縁膜上に第５および第６の絶縁膜を順次形
成する工程と、 前記第６の絶縁膜上に、前記第１の配線層に対する配線
溝に対応した開口パターンを有する第２のレジストパタ
ーンを形成する工程と、 前記第５の絶縁膜を前記第４の絶縁膜に対しての耐エッ
チングマスクに用い、前記第２のレジストパターンをマ
スクにして前記第６の絶縁膜を選択的にエッチングし、
前記第２のレジストパターンのパターンを前記第６の絶
縁膜に転写する工程と、 前記第５の絶縁膜を前記４の絶縁膜の保護マスクに用い
て、前記第２のレジストパターンを除去する工程とを有
することを特徴とする請求項１に記載の半導体装置の製
造方法。 - 【請求項４】前記第２のレジストパターンを除去する工
程の後、前記第６の絶縁膜をマスクにして、前記第２の
絶縁膜が露出するまで、前記第５および前記第４の絶縁
膜をエッチングし、前記第４の絶縁膜に配線溝を形成す
る工程と、 前記第６および前記露出した第２の絶縁膜をマスクにし
て、前記第４および第１の絶縁膜を順次エッチングし、
前記第１の配線層に達する接続孔を形成する工程と、 前記第６の絶縁膜を除去した後、前記配線溝および前記
接続孔を介して前記第１の配線層に接続する第２の配線
層を形成する工程とを有することを特徴とする請求項３
に記載の半導体装置の製造方法。 - 【請求項５】前記第偶数番の絶縁膜は有機化合物からな
り、前記第奇数番の絶縁膜は無機化合物からなることを
特徴とする請求項１ないし請求項５のいずれかに記載の
半導体装置の製造方法。 - 【請求項６】前記レジストパターンの除去を酸素プラズ
マを用いて行なうことを特徴とする請求項１ないし請求
項５のいずれかに記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24402097A JP3300643B2 (ja) | 1997-09-09 | 1997-09-09 | 半導体装置の製造方法 |
| US09/145,464 US6051508A (en) | 1997-09-09 | 1998-09-02 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24402097A JP3300643B2 (ja) | 1997-09-09 | 1997-09-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1187502A true JPH1187502A (ja) | 1999-03-30 |
| JP3300643B2 JP3300643B2 (ja) | 2002-07-08 |
Family
ID=17112523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24402097A Expired - Fee Related JP3300643B2 (ja) | 1997-09-09 | 1997-09-09 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6051508A (ja) |
| JP (1) | JP3300643B2 (ja) |
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| JP3300643B2 (ja) | 2002-07-08 |
| US6051508A (en) | 2000-04-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |