KR100391407B1 - 반도체 장치 - Google Patents

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KR100391407B1
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사까모리시게노리
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미쓰비시덴키 가부시키가이샤
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Abstract

컨택트 홀 형성 시의 에칭에 있어서 컨택트 홀이 하층 배선에서 오프셋된 경우의 에칭 깊이를 제어한다.
반도체 기판 상에서 층간 절연막 중에 저층 배선과 고층 배선과, 이 양자의 중간의 높이에 소정의 에칭 조건에 대하여 층간 절연막과는 다른 에칭 선택비를 포함하는 에칭 정지막을 형성한다. 그리고, 층간 절연막의 표면으로부터 상층 배선으로의 컨택트 홀의 형성을 에칭 정지막에 대하여 층간 절연막의 에칭 선택비가 높은 조건으로 행한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 IC, LSI 등의 컨택트홀을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다. 특히, 컨택트홀 형성 시의 에칭에서 컨택트홀이 하층 배선에서 오프셋된 경우의 에칭 깊이를 제어한 반도체 장치 및 컨택트홀이 하층 배선과 어긋난(offset) 경우의 에칭 깊이를 제어하는 방법에 관한 것이다.
반도체 소자의 미세화에 따라 컨택트홀과 하층 배선 등과의 중첩 마진을 충분히 확보할 수 없게 되고 있다. 그 때문에, 도 9 및 도 10에 도시하는 종래의 반도체 장치의 예와 같이, 컨택트홀이 전기적으로 접속해야 할 하층 전극과 어긋나게 되며, 이 때 제거량이 많으면 그 하층에 있는 접속하면 안되는 전극 혹은 기판 상까지 도달하게 되는 문제가 발생한다.
여기서, 도 9 및 도 10은 각각 종래의 반도체 장치의 예에서 컨택트홀이 접속해야 할 배선과 어긋난 경우를 나타내는 단면도이다.
도 9 및 도 10에 있어서, 참조 번호 101은 반도체 기판, 참조 번호 102는 소자 분리 영역, 참조 번호 103은 제1 전극 배선, 참조 번호 104는 참조 번호 103 상에 형성되는 층간 절연막, 참조 번호 107은 제2 전극 배선, 참조 번호 108은 제2 전극 배선(107) 상에 형성되는 층간 절연막, 참조 번호 109는 컨택트홀을 형성하기 위한 포토 레지스트 마스크, 참조 번호 110은 컨택트홀 패턴, 참조 번호 111은 컨택트홀이 정렬 불량에 의해 제2 전극 배선(107)과 어긋나게 되었을 때 생기는 제거량 r이다.
종래 방법으로서, 도 9의 경우, 제1 전극 배선(103)과 제2 전극 배선(107)의 2 전극 간의 마진을 충분히 취하고 즉 레이아웃의 간격을 충분히 취함으로서 대응하고 있었다. 또한, 도 10의 경우에는 제1 전극 배선(103)의 패턴 사이즈를 크게 하여 컨택트홀이 어긋나지 않도록 하는 패턴으로 설계하고 있었다. 어느쪽의 방법도 그 만큼, 칩 면적이 커진다고 하는 단점이 발생한다.
본 발명은 이러한 종래의 과제를 해결하기 위해서 이루어진 것으로, 컨택트홀이 하층 배선과 어긋난 경우의 에칭 깊이를 제어한 반도체 장치 및 컨택트홀 형성 시의 에칭에서 컨택트홀이 하층 배선과 어긋난 경우의 에칭 깊이를 제어하는 반도체 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명의 제1 태양에 따른 반도체 장치는 반도체 기판 상에서 층간 절연막 중에 낮은 위치에 형성된 제1 배선과 높은 위치에 형성된 제2 배선과, 상기 층간 절연막 중에 상기 제1 배선과 제2 배선과의 중간 높이에 형성되며 소정의 에칭에 대하여 상기 층간 절연막과는 다른 에칭 선택비를 가지는 에칭 정지막을 포함하고, 상기 층간 절연막 중에 그 표면에서부터 상기 제2 배선에 달하거나 혹은 상기 제2 배선의 위치를 통과하여 상기 에칭 정지막의 방향으로 연장하거나 혹은 상기 에칭 정지막에 달하는 개구를 형성한 것을 특징으로 하는 것이다.
본 발명의 제2 태양에 따른 반도체 장치는 반도체 기판 상에 있어서 층간 절연막 중에 낮은 위치에 형성된 제1 배선과 높은 위치에 형성된 제2 배선과, 상기 층간 절연막 중에 상기 제2 배선보다 높은 위치에 형성되며 소정의 에칭에 대하여 상기 층간 절연막과는 다른 에칭 선택비를 가지는 에칭 정지막을 포함하고, 상기층간 절연막 중에 그 표면에서부터 상기 에칭 정지막을 관통하여 상기 제2 배선에 달하거나 혹은 상기 제2 배선의 위치를 통과하여 연장하는 개구를 형성한 것을 특징으로 하는 것이다.
본 발명의 제3 태양에 따른 반도체 장치는, 반도체 기판 상에 있어서 층간 절연막 중에 낮은 위치에 형성된 제1 배선과 높은 위치에 형성된 제2 배선과, 상기 층간 절연막 중에 상기 제1 배선과 제2 배선과의 중간 높이에 형성되며 소정의 에칭에 대하여 상기 층간 절연막과는 다른 에칭 선택비를 가지는 제1 에칭 정지막과, 상기 층간 절연막 중에 상기 제2 배선보다 높은 위치에 형성되며 소정의 에칭에 대하여 상기 층간 절연막과는 다른 에칭 선택비를 포함하는 제2 에칭 정지막을 포함하고, 상기 층간 절연막 중에 그 표면에서부터 상기 제2 에칭 정지막을 관통하고 상기 제2 배선에 달하거나 혹은 상기 제2 배선의 위치를 통과하여 연장하고 또는 상기 제1 에칭 정지막에 달하는 개구를 형성한 것을 특징으로 하는 것이다.
본 발명의 제4 태양에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에서 층간 절연막 중에 낮은 위치의 제1 배선과 높은 위치의 제2 배선과, 상기 제1 배선과 제2 배선과의 중간 높이에 소정의 에칭에 대하여 상기 층간 절연막과는 다른 에칭 선택비를 가지는 에칭 정지막을 형성하는 공정과,
상기 층간 절연막의 표면에서부터 상기 제2 배선에 달하거나 혹은 상기 제2 배선의 위치를 통과하여 상기 에칭 정지막의 방향으로 연장하거나 혹은 상기 제2 배선에 달하는 개구를 형성하는 공정을 포함하는 것을 특징으로 하는 것이다.
본 발명의 제5 태양에 따른 반도체 장치의 제조 방법은, 상기 개구를 형성하는 공정을 상기 에칭 정지막에 대하여 상기 층간 절연막의 에칭 선택비가 높은 조건에서 행하는 것을 특징으로 하는 것이다.
본 발명의 제6 태양에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에서 층간 절연막 중에 낮은 위치의 제1 배선과 높은 위치의 제2 배선과, 상기 제2 배선보다 높은 위치에 소정의 에칭에 대하여 상기 층간 절연막과는 다른 에칭 선택비를 가지는 에칭 정지막을 형성하는 공정과,
상기 층간 절연막의 표면에서부터 상기 에칭 정지막에 달하는 개구를 형성하는 제1 개구 공정과, 상기 에칭 정지막과 상기 에칭 정지막 하부의 층간 절연막을 관통하여 상기 제2 배선에 달하거나 혹은 상기 제2 배선의 위치를 통과하여 연장하는 개구를 형성하는 제2 개구 공정을 포함하는 것을 특징으로 하는 것이다.
본 발명의 제7 태양에 따른 반도체 장치의 제조 방법에 있어서, 상기 제1 개구 공정을 상기 에칭 정지막에 대하여 상기 층간 절연막의 에칭 선택비가 높은 조건에서 행하고, 상기 제2 개구 공정을 상기 에칭 정지막에 대하여 상기 층간 절연막의 에칭 선택비가 낮은 조건에서 행하는 것을 특징으로 하는 것이다.
본 발명의 제8 태양에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에서 층간 절연막 중에 낮은 위치의 제1 배선과 높은 위치의 제2 배선과, 상기 제1 배선과 제2 배선과의 중간 높이에 소정의 에칭에 대하여 상기 층간 절연막과는 다른 에칭 선택비를 가지는 제1 에칭 정지막과, 상기 제2 배선보다 높은 위치에 소정의 에칭에 대하여 상기 층간 절연막과는 다른 에칭 선택비를 포함하는 제2 에칭 정지막을 형성하는 공정과,
상기 층간 절연막의 표면에서부터 상기 제2 에칭 정지막에 달하는 개구를 형성하는 제1 개구 공정과, 이 개구로부터 상기 제2 에칭 정지막을 에칭하는 제2 개구 공정과, 상기 개구로부터 상기 제2 에칭 정지막의 하부의 층간 절연막을 관통하여 상기 제2 배선에 달하거나 혹은 상기 제2 배선의 위치를 통과하여 연장하고 또는 상기 제1 에칭 정지막에 달하는 개구를 형성하는 제3 개구 공정을 포함하는 것을 특징으로 하는 것이다.
본 발명의 제9 태양에 따른 반도체 장치의 제조 방법에 있어서, 상기 제1 개구 공정을 상기 에칭 정지막에 대하여 상기 층간 절연막의 에칭 선택비가 높은 조건에서 행하고, 상기 제2 개구 공정을 상기 에칭 정지막에 대하여 상기 층간 절연막의 에칭 선택비가 낮은 조건에서 행하고, 상기 제3 개구 공정을 상기 에칭 정지막에 대하여 상기 층간 절연막의 에칭 선택비가 높은 조건에서 행하는 것을 특징으로 하는 것이다.
본 발명의 제10 태양에 따른 반도체 장치의 제조 방법에 있어서, 상기 제1 개구 공정을 상기 에칭 정지막에 대하여 상기 층간 절연막의 에칭 선택비가 높고 또한 15를 넘지 않는 범위의 조건으로 행하는 것을 특징으로 하는 것이다.
본 발명의 제11 태양에 따른 반도체 장치의 제조 방법에 있어서, 상기 제1 개구 공정을 상기 에칭 정지막에 대한 상기 층간 절연막의 에칭 선택비가 15를 넘는 범위의 조건에서 행한 후, 상기 제2 개구 공정에 앞서서 상기 개구 내의 피착막 제거의 공정을 추가하는 것을 특징으로 하는 것이다.
본 발명의 제12 태양에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에서 층간 절연막 중에 배선을 형성하는 공정과, 상기 층간 절연막의 표면에서부터 상기 배선에 달하는 개구를 형성하는 공정을 포함하고, 상기 개구의 형성에서의 설정 에칭량을 상기 층간 절연막을 에칭해야 되는 막 두께에 이 막 두께의 변동과 에칭량의 변동을 가산한 값보다는 크고 또한 상기 층간 절연막을 에칭해야 되는 막 두께와 허용 제거량의 합에 상기 막 두께의 변동과 에칭량의 변동을 가산한 값보다는 작게 설정하는 것을 특징으로 하는 것이다.
도 1은 본 발명의 실시예 1에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도.
도 2는 본 발명의 실시예 1에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도.
도 3은 본 발명의 실시예 2에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도.
도 4는 본 발명의 실시예 2에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도.
도 5는 본 발명의 실시예 3에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도.
도 6은 본 발명의 실시예 3에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도.
도 7은 본 발명의 실시예 4에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도.
도 8은 본 발명의 실시예 4에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도.
도 9는 종래의 반도체 장치에 있어서 컨택트홀이 접속해야 할 배선에서 오프셋된 경우를 나타내는 단면도.
도 10은 종래의 다른 반도체 장치에 있어서 컨택트홀이 접속해야 할 배선에서 오프셋된 경우를 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판
102 : 소자 분리 영역
103 : 제1 배선(하층 배선)
104, 106, 108, 202 : 층간 절연막(실리콘 산화막)
104a : 층간 절연막의 막 두께
105 : 에칭 정지막(제1 에칭 정지막 ; 에칭 스토퍼막, 실리콘 질화막)
107 : 제2 배선(상층 배선)
109 : 포토 레지스트 마스크(레지스트 패턴)
110, 110a : 컨택트홀(컨택트홀 패턴)
111, 203 : 어긋남에 의한 제거량(기호 r)
201 : 에칭 정지막(제2 에칭 정지막 ; 에칭 스토퍼막, 실리콘 질화막)
204 : 마진
이하, 도면을 참조하여 본 발명의 실시예에 대하여 설명한다. 도면 중, 동일 또는 상당하는 부분에는 동일한 부호를 붙여서 그 설명을 간략화 내지 생략하는 경우가 있다.
실시예 1
도 1 및 도 2는 본 발명의 실시예 1에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 1 및 도 2에서, 참조 번호 101은 반도체 기판(예를 들면 실리콘 반도체 기판), 참조 번호 102는 반도체 기판(101)의 표면에 형성된 소자 분리 영역, 참조 번호 103은 반도체 기판(101)의 표면에 혹은 표면이 얇은 절연막 상에 형성된 제1 전극 배선, 참조 번호 104는 반도체 기판(101) 상에 또한 제1 전극 배선(103) 상에 형성된 층간 절연막(예를 들면 실리콘 산화막), 참조 번호 105는 층간 절연막(104) 상에 형성된 에칭 정지막(예를 들면 실리콘 질화막), 참조 번호 106은 에칭정지막(105) 상에 형성된 층간 절연막(예를 들면 실리콘 산화막), 참조 번호 107은 층간 절연막(106) 중 또는 상에 형성된 제2 전극 배선, 참조 번호 108은 층간 절연막(106) 상에 또한 제2 전극 배선(107) 상에 형성된 층간 절연막, 참조 번호 109는 컨택트홀을 형성하기 위한 포토 레지스트 마스크, 참조 번호 110은 층간 절연막(106, 108) 중에 형성된 컨택트홀 또는 컨택트홀 패턴, 참조 번호 111은 컨택트홀(110)이 정렬 불량에 의해 제2 전극 배선(107)과 어긋나게 되었을 때 생기는 제거량(기호 r)을 나타낸다. 또, 필요에 따라 참조 번호 104, 106, 108을 총칭하여 층간 절연막이라고 칭한다. 또한, 컨택트 홀(110)에는 컨택트 도체가 매립된다(도시 생략).
이상과 같이, 본 실시예의 반도체 장치는 반도체 기판(101) 상에서 층간 절연막(104, 106, 108) 중에 상대적으로 낮은 위치에 형성된 제1 배선(103)과 상대적으로 높은 위치에 형성된 제2 배선(107)을 포함한다. 또한, 상기 층간 절연막 중에 상기 제1 배선(103)과 제2 배선(107) 사이의 높이로 형성된 에칭 정지막(105)을 포함하고 있다. 이 에칭 정지막(105)은 선택된 소정의 에칭 조건에 대하여 상기 층간 절연막과는 다른 에칭 선택비를 가지는 것이 선택되고 있다. 그리고, 상기 층간 절연막 중에 그 표면에서부터 제2 배선(107)에 달하거나 혹은 제2 배선(107)의 위치를 통과하여 에칭 정지막(105)의 방향으로 연장되지만 에칭 정지막(105)에는 달하고 있지 않거나 혹은 에칭 정지막(105)에 달하고 있는 컨택트홀(개구 ; 110)이 형성되어 있다.
또한, 적합한 예로서는 제조된 소정의 에칭 조건에 대하여 에칭정지막(105)에 대한 상기 층간 절연막의 에칭 선택비는 높고, 예를 들면 10 ∼ 15로 선택되며 또한 15를 넘지 않은 범위로 선택되어 있다.
또, 컨택트 홀(110)의 위치는 그 연장이 하층 배선(103)에 부딪히는 경우를 포함한다.
다음에 이 반도체 장치의 제조 방법에 대하여 설명한다.
우선 도 1에 도시한 바와 같이, 반도체 기판(101) 상에 원하는 패턴으로 소자 분리 영역(102)을 형성한다. 게다가, 제1 전극 배선이 되는 재료를 피착하고 원하는 레지스트를 패터닝하여 드라이 에칭에 의해 제1 전극 배선(103)을 형성한다. 또한, 실리콘 산화막을 피착하고 평탄화하여 층간 절연막(104)을 형성하고, 계속해서 실리콘 질화막을 30 ∼ 80㎚의 막 두께로 피착하여 에칭 정지막(105 : 에칭 스토퍼)을 형성한다. 그 후, 실리콘 산화막을 100 ∼ 200㎚ 피착하여 층간 절연막(106)을 형성한다.
또한, 제2 배선층이 되는 재료 예를 들면, 텅스텐(W)/배리어 메탈(TiN/Ti)막을 100㎚ 피착하고, 원하는 레지스트를 패터닝하여 드라이 에칭에 의해 제2 전극 배선(107)을 형성한다. 계속하여, 실리콘 산화막을 피착하고 평탄화하여 층간 절연막(108)을 형성하면 도 1에 도시하는 구조가 얻어진다.
또한, 도 2에 도시한 바와 같이, 원하는 컨택트홀(110a)이 패터닝된 레지스트 패턴(109)을 형성한다.
계속해서, 층간 절연막(108, 106)에 대하여, 이하에 설명한 것과 같은 에칭을 행함으로서, 형성되는 컨택트홀(110)의 어긋남에 의한 제거량(111 : 기호 r)을제어할 수 있다.
즉, 층간 절연막(108, 106)에 대한 개구 형성을 위한 에칭은 층간 절연막(108, 106)과 스토퍼막(105)과의 선택비가 얻어질 수 있는 조건에서 에칭을 행한다. 이에 따라 컨택트홀(110)의 어긋남에 의한 제거량(111 ; 기호 r)을 제어할 수 있다.
에칭 선택비가 충분하면, 에칭 스토퍼막(105)에서 컨택트홀의 에칭은 정지하므로, 층간 절연막(104)에는 컨택트홀이 형성되지 않는다. 따라서, 컨택트홀(110) 및 제2 전극 배선(107)이 하층 배선인 제1 전극 배선(103)과 단락되지 않고 패턴을 형성할 수 있다.
또, 컨택트 홀(110)의 위치는 그 연장이 하층의 배선(103)에 부딪히는 경우를 포함한다.
다만, 무제한으로 가능한 것은 아니다. 예를 들면, 실제의 에칭 선택비가 10 이상, 스토퍼막(105) 막 두께 30㎚인 경우로 생각하면, 30㎚×선택비 10=300㎚ 이상의 오버 에칭이 스토퍼막(105)에 대하여 행하지 않으면 관통이 생기지 않는다. 즉, 컨택트홀의 에칭량이 층간막(108)의 막 두께+전극(107)의 막 두께+층간막(106)의 막 두께+300㎚ 이하이면 관통이 생기지 않게 된다.
즉, 층간막(108)이 2㎛로 두꺼워진 경우를 상정하면, 에칭할 때의 막 두께나 에칭 균일성이나 에칭 재현성 등의 변동을 위해서 필요한 오버 에칭량을 2㎛의 40% 필요로 하면, 에칭량 2.8㎛>2㎛+100㎚(전극 ; 107)+200㎚(층간 ; 105)+300㎚=2.6㎛가 되며 관통이 생기게 된다.
그러나, 상기 제약을 만족하도록 층간 절연막(108)의 막 두께를 설정하면 스토퍼막(105)이 관통되지 않고 컨택트홀을 형성할 수 있으므로, 제1 전극 배선[103 ; 배선(103)]과 제2 전극 배선[107 ; 배선(107)]의 레이아웃 마진을 취할 필요가 없으므로 반도체 소자의 미세화가 가능해지며 또한 단락을 방지할 수 있으므로 반도체 장치의 수율이 향상된다.
이상 설명한 바와 같이, 이 실시예의 반도체 장치의 제조 방법에서는 반도체 기판(101) 상에서 층간 절연막(104, 106, 108) 중에 상대적으로 낮은 위치에 제1 배선(103)을 또한 상대적으로 높은 위치에 제2 배선(107)을 형성한다. 또한, 제1 배선(103)과 제2 배선(107) 사이의 높이에 소정의 에칭에 대하여 상기 층간 절연막과는 다른 에칭 선택비를 가지는 에칭 정지막(105)을 형성한다. 그 후, 상기 층간 절연막의 표면에서부터 제2 배선(107)에 달하거나 혹은 제2 배선(107)의 위치를 통과하여 에칭 정지막(105)의 방향으로 연장하거나 혹은 제2 배선(105)에 달하는 개구를 형성한다.
그리고, 적합하게는 상기 개구를 형성하는 에칭 공정은 에칭 정지막(105)에 대하여 상기 층간 절연막의 에칭 선택비가 높은 조건에서 행한다.
또한, 적합한 예로서는 상기 개구를 형성하는 에칭 공정은 에칭 정지막(105)에 대하여 상기 층간 절연막의 에칭 선택비가 높고 예를 들면 적합하게는 10 ∼ 15로 또한 15를 넘지 않는 범위의 조건으로 행한다.
또, 컨택트 홀(110)의 위치는 그 연장이 하층의 배선(103)에 부딪히는 경우를 포함한다.
실시예 2
도 3 및 도 4는 본 발명의 실시예 2에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 3 및 도 4에서 참조 번호 101 ∼ 110은 도 1 및 도 2와 마찬가지의 부분을 나타내지만, 이 경우, 도 1 및 도 2에서 에칭 정지막(105) 및 층간 절연막(106)에 상당하는 것은 없으며 또한 제2 전극 배선(107)은 층간 절연막(104) 상에 형성되어 있다.
또한, 참조 번호 201은 층간 절연막(108) 상에 형성된 에칭 정지막(예를 들면 실리콘 질화막), 참조 번호 202는 에칭 정지막(201) 상에 형성된 층간 절연막(예를 들면 실리콘 산화막)을 나타낸다. 또한, 참조 번호 203은 컨택트홀(110)의 어긋남에 의한 제거량(기호 r), 참조 번호 204는 컨택트홀(110)의 바닥부와 제1 전극 배선(103) 간의 마진( 간격)을 나타낸다. 또, 필요에 따라 참조 번호 104, 108, 202를 총칭하여 층간 절연막으로 칭하는 경우도 있다.
본 실시예는 층간막(202)이 두꺼운 경우에 적합한 구조이다.
이상 설명한 본 실시예의 반도체 장치는 반도체 기판(101) 상에서 층간 절연막(104, 108, 202) 중에 상대적으로 낮은 위치에 형성된 제1 배선(103)과 상대적으로 높은 위치에 형성된 제2 배선(107)을 포함하고 있다. 또한, 상기 층간 절연막 중에 제2 배선(107)보다 높은 위치에 형성된 에칭 정지막(201)을 포함하고 있다. 이 에칭 정지막(201)은 선택된 소정의 에칭 조건에 대하여 상기 층간 절연막과는 다른 에칭 선택비를 가지는 것이 선택되고 있다. 또한, 상기 층간 절연막 중에 그 표면에서부터 에칭 정지막(201)을 관통하고 제2 배선(107)에 달하거나 혹은 제2 배선(107)의 위치를 통과하여 연장하고 있지만, 제1 배선(103)까지는 달하지 않은 컨택트홀(개구 ; 110)이 형성되어 있다. 물론, 최종적으로는 이 컨택트홀(110)에는 도전 재료가 매립된다.
또한, 적합한 예로서는 제조된 소정의 에칭 조건에 대하여 에칭 정지막(201)에 대하여 상기 층간 절연막의 에칭 선택비는 높고, 예를 들면 10 ∼ 15로 선택되며 또한 15를 넘지 않은 범위로 선택되어 있다.
또, 컨택트 홀(110)의 위치는 그 연장이 하층의 배선(103)에 부딪히는 경우를 포함한다.
다음에 이 반도체 장치의 제조 방법에 대하여 설명한다.
반도체 기판(101) 상에 제1 전극 배선(103)을 형성한 후, 실리콘 산화막을 피착하여 평탄화하여 층간 절연막(104)을 형성한다. 또한, 이 위에 제2 배선층이 되는 재료, 예를 들면, 텅스텐(W)/배리어 메탈(TiN/Ti)막을 100㎚ 피착하고, 원하는 레지스트를 패터닝하여 드라이 에칭에 의해 제2 전극 배선(107)을 형성한다. 그 위에, 실리콘 산화막을 두껍게 피착하고, CMP법 등의 방법을 이용하여 평탄화하여 100 ∼ 200㎚의 층간 절연막(108)을 형성하고, 계속해서 에칭 스토퍼가 되는 질화막을 50 ∼ 90㎚의 막 두께로 피착하여 에칭 정지막(201)을 형성한다. 그 후, 실리콘 산화막을 피착하여 평탄화하여 층간 절연막(202)을 형성하면, 도 3에 도시하는 구조가 얻어진다.
또한, 도 4에 도시한 바와 같이 원하는 컨택트홀(110a)이 패터닝된 레지스트 패턴(109)을 형성한다.
계속해서, 층간 절연막(202), 에칭 정지막(201), 층간 절연막(108, 106)에 대하여, 이하에 설명한 바와 같은 에칭을 행함으로서, 형성되는 컨택트홀(110)의 어긋남에 의한 제거량(203 ; 기호 r)을 제어할 수 있다. 또, 본 실시예는 층간막(202)이 두꺼운 경우에 적합한 방법이다.
우선, 층간 절연막(202)을 에칭 정지막(201 ; 스토퍼막)과의 선택비가 높은 (10 ∼ 15) 조건에서 에칭 정지막(201 ; 스토퍼막)까지 에칭한다. 여기서, 층간 절연막(202)의 두께의 변동 및 에칭 속도의 변동을 에칭 정지막(201 ; 스토퍼막)으로 흡수할 수 있다. 즉, 층간 절연막(202)이 1.6㎛인 경우, 막 두께의 변동이 +/-10%, 에칭의 변동이 +/-20%로 하면, 1.6㎛×(0.1+0.2)=480㎚의 변동이 존재한다. 에칭 정지막(201 ; 질화막)이 50㎚ 있으면 선택비 10으로, 500㎚ 상당의 변동을 에칭 정지막(스토퍼막 ; 201)의 막 두께분 50㎚에까지 저감할 수 있다.
상기 에칭에 이어서, 층간 절연막(202, 108)과 에칭 정지막(스토퍼막 ; 201)과의 선택비가 1이 되도록 에칭을 행한다. 그 때, 에칭 정지막(스토퍼막 ; 201)+층간 절연막(108)의 막 두께분에 대하여 에칭량을 설정하므로, 에칭 정지막(스토퍼막 ; 201)이 없어 층간 절연막(202, 108)을 한번에 에칭하는 경우보다도 어긋남에 의한 제거량(203 ; 기호 r)을 제어할 수 있어 저감할 수 있다.
또한, 최초로 에칭 정지막(스토퍼막 : 102)과의 선택비가 높은 (10 ∼ 15) 조건에서 에칭할 때, 선택비가 15보다도 큰 조건에서는 에칭 정지막(스토퍼막 ;201) 상에 피착막이 지나치게 피착하게 되어 다음 스텝에서 에칭 정지막(스토퍼막 ; 201) 및 층간 절연막(108)을 에칭할 때 장해가 된다. 그 때문에, 부분적으로 개구하지 않은 컨택트홀이 생기게 된다. 따라서, 층간 절연막(202)을 에칭 정지막(스토퍼막 ; 201)까지 에칭하는 스텝의 선택비는 10 ∼ 15가 바람직하다.
이상과 같이, 컨택트홀(110)과 제1 전극 배선(103)과의 마진(204)을 제어할 수 있으므로, 컨택트홀(110) 및 제2 전극 배선(107)이 하층 배선인 제1 전극 배선(103)과 단락하지 않고 패턴을 형성할 수 있다. 이에 따라 반도체 소자의 미세화가 가능해지며 또한 단락을 방지할 수 있으므로 반도체 장치의 수율이 향상된다.
이상 설명한 바와 같이, 이 실시예의 반도체 장치의 제조 방법에서는 반도체 기판(101) 상에서 층간 절연막(104, 108, 202) 중에 상대적으로 낮은 위치에 제1 배선(103)을 형성하고, 상대적으로 높은 위치에 제2 배선(107)을 형성한다. 또한, 제2 배선(107)보다 높은 위치에, 선택된 소정의 에칭 조건에 대하여 상기 층간 절연막과는 다른 에칭 선택비를 가지는 에칭 정지막을 형성한다. 그리고, 상기 층간 절연막의 표면에서부터 우선 에칭 정지막(201)에 달하는 컨택트홀(개구)을 형성한다(제1 개구 공정). 다음에, 에칭 정지막(201)과 에칭 정지막(201) 하부의 층간 절연막을 관통하여 제2 배선(107)에 달하거나 혹은 제2 배선(107)의 위치를 통과하여 연장하지만, 제1 배선(103)에는 달하지 않는 컨택트홀(개구)을 형성한다(제2 개구 공정).
또한, 바람직하게는 상기 제1 개구 공정을 에칭 정지막(201)에 대하여 상기층간 절연막의 에칭 선택비가 높은 조건에서 행하고, 상기 제2 개구 공정을 에칭 정지막(201)에 대하여 상기 층간 절연막의 에칭 선택비가 낮은 조건에서 행한다.
또한, 적합한 예로서는 상기 제1 개구 공정을 에칭 정지막(201)에 대하여 상기 층간 절연막의 에칭 선택비가 높고 예를 들면 10 ∼ 15로 하고 또한 15를 넘지 않는 범위의 조건에서 행한다.
또, 컨택트 홀(110)의 위치는 그 연장이 하층의 배선(103)에 부딪히는 경우를 포함한다.
실시예 3
도 5 및 도 6은 본 발명의 실시예 3에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 5 및 도 6에 있어서, 참조 번호 101 ∼ 110, 참조 번호 201 ∼ 203은 도 1 ∼ 도 4와 마찬가지의 부분을 나타낸다. 또, 필요에 따라 참조 번호 104, 106, 108, 202를 총칭하여 층간 절연막으로 칭하는 경우도 있다.
본 실시예는 실시예 1과 실시예 2를 조합한 구조로 되어 있다.
본 구조는 층간 절연막(202)이 두껍고 또한 층간 절연막(108)이 두꺼운 경우에 적합하다.
이상 설명한 이 실시예의 반도체 장치는 반도체 기판(101) 상에서 층간 절연막(104, 106, 108, 202) 중에 상대적으로 낮은 위치에 형성된 제1 배선(103)과 상대적으로 높은 위치에 형성된 제2 배선(107)을 포함하고 있다. 또한, 상기 층간절연막 중에, 제1 배선(103)과 제2 배선(107) 사이의 높이로 형성된 제1 에칭 정지막(105)과, 상기 층간 절연막 중에 제2 배선(107)보다 높은 위치에 형성된 제2 에칭 정지막(201)을 포함하고 있다. 그리고, 이 제1 및 제2 에칭 정지막(105, 201)은 선택된 소정의 에칭 조건에 대하여 상기 층간 절연막과는 다른 에칭 선택비를 가지도록 선택되어 있다. 또한, 상기 층간 절연막 중에 그 표면에서부터 제2 에칭 정지막(201)을 관통하여 제2 배선(107)에 달하거나 혹은 제2 배선(107)의 위치를 통과하여 연장하고 있지만 제1 에칭 정지막(105)에는 달하지 않거나 혹은 제1 에칭 정지막(105)에 달하고 있는 컨택트홀(개구 : 110)이 형성되어 있다.
또한, 적합한 예로서는 제조된 소정의 에칭 조건에 대하여 에칭 정지막(105, 201)에 대하여 상기 층간 절연막의 에칭 선택비는 높고 예를 들면 10 ∼ 15로 선택되며 또한 15를 넘지 않은 범위로 선택되어 있다.
또, 컨택트 홀(110)의 위치는 그 연장이 하층의 배선(103)에 부딪히는 경우를 포함한다.
다음에 이 반도체 장치의 제조 방법에 대하여 설명한다.
이 실시예에서는 실시예 1 및 실시예 2를 정합한 플로우에 의해 도 5 및 도 6에 도시하는 구조를 형성한다. 상세한 프로세스의 설명은 생략한다. 또, 이 실시예는 층간 절연막(202)이 두껍고 또한 층간 절연막(108)이 두꺼운 경우에 적합하다.
우선, 실시예 1 및 실시예 2에서 설명한 프로세스를 이용하여 도 5에 도시하는 구조를 얻는다.
다음에, 도 6에 도시한 바와 같이, 원하는 컨택트홀(110a)이 패터닝된 레지스트 패턴(109)을 형성한다.
다음에, 실시예 2와 마찬가지의 프로세스에서 층간 절연막(202)을 고선택비 조건에서 에칭 정지막(스토퍼막 ; 201)까지 에칭한다. 이에 따라 실시예 2와 동일하게 층간 절연막(202)의 에칭 시의 변동을 저감할 수 있다.
또한 계속해서, 저선택비 조건에서 에칭 정지막(스토퍼막 ; 201)을 에칭한다.
다음에, 에칭 정지막(스토퍼막 ; 201)을 확실하게 에칭한 후, 에칭 정지막(스토퍼막 ; 105)과의 선택비가 높은 프로세스 조건으로 전환하여, 층간 절연막(108)을 에칭한다. 이에 따라, 컨택트홀은 스토퍼막(105)에서 에칭이 정지한다.
따라서, 층간막(202)이 두껍고 또한 층간막(108)이 두꺼운 경우에도 어긋남에 의한 제거량(203 ; 기호 r)을 제어한 구조로 컨택트홀을 형성할 수 있다.
이상과 같이, 컨택트홀(110)과 제1 전극 배선(103)과의 마진을 제어할 수 있으므로, 컨택트홀(110) 및 제2 전극 배선(107)이 하층 배선인 제1 전극 배선(103)과 단락하지 않고 패턴을 형성할 수 있다. 이에 따라 반도체 소자의 미세화가 가능해지며 또한 단락을 방지할 수 있으므로 반도체 장치의 수율이 향상한다.
이상 설명한 바와 같이, 이 실시예에 따른 반도체 장치의 제조 방법에서는 반도체 기판(101) 상에서 층간 절연막(104, 106, 108, 202) 중에 상대적으로 낮은위치에 제1 배선(103)을 형성하고, 상대적으로 높은 위치에 제2 배선(107)을 형성한다. 또한, 제1 배선(103)과 제2 배선(107) 사이의 높이에, 소정의 에칭에 대하여 상기 층간 절연막과는 다른 에칭 선택비를 가지는 제1 에칭 정지막(105)을 형성한다. 또한, 제2 배선(107)보다 높은 위치로 소정의 에칭에 대하여 상기 층간 절연막과는 다른 에칭 선택비를 가지는 제2 에칭 정지막(201)을 형성한다. 그리고, 상기 층간 절연막의 표면에서부터 우선 제2 에칭 정지막(201)에 달하는 컨택트홀(개구)을 형성한다(제1 개구 공정). 다음에, 이 개구에서부터 제2 에칭 정지막(201)을 에칭한다(제2 개구 공정). 다음에, 이 개구에서부터 제2 에칭 정지막(201) 하부의 층간 절연막을 관통하여 제2 배선(107)에 도달하거나 혹은 제2 배선(107)의 위치를 통과하여 연장하거나 또는 더 제1 에칭 정지막(105)에 달하는 컨택트홀(개구)을 형성한다(제3 개구 공정).
또한, 바람직하게는 상기 제1 개구 공정을 에칭 정지막(201)에 대하여 상기 층간 절연막의 에칭 선택비가 높은 조건에서 행한다. 또한, 상기 제2 개구 공정을 에칭 정지막(201)에 대하여 상기 층간 절연막의 에칭 선택비가 낮은 조건에서 행한다. 또한, 상기 제3 개구 공정을 에칭 정지막(105)에 대하여 상기 층간 절연막의 에칭 선택비가 높은 조건으로 행한다.
또한, 적합한 예로서는 상기 제1 및 제3 개구 공정을 에칭 정지막(201, 105)에 대하여 상기 층간 절연막의 에칭 선택비가 높고, 적합하게는 10 ∼ 15로 또한 15를 넘지 않은 범위의 조건에서 행한다.
또, 컨택트 홀(110)의 위치는 그 연장이 하층의 배선(103)에 부딪히는 경우를 포함한다.
실시예 4
도 7 및 도 8은 본 발명의 실시예 4에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 7 및 도 8에 있어서, 참조 번호 101 ∼ 104, 참조 번호 109 ∼ 110은 도 1 ∼ 도 6과 마찬가지 부분을 나타낸다.
본 실시예는 에칭 정지막(스토퍼막)을 형성하지 않은 경우에 이용한다.
다음에, 이 반도체 장치의 제조 방법에 대하여 설명한다.
우선, 도 7에 도시한 바와 같이, 반도체 기판(101) 상에 원하는 패턴으로 소자 분리 영역(102)을 형성한다. 그 소자 분리 영역(102) 상에 제1 전극 배선이 되는 재료를 피착하고 원하는 레지스트를 패터닝하여 드라이 에칭에 의해 제1 전극 배선(103)을 형성한다. 또한, 실리콘 산화막을 피착하여 평탄화하여 층간 절연막(104)을 형성한다.
다음에, 도 8에 도시한 바와 같이, 층간 절연막(104) 상에 원하는 컨택트홀(110a)이 패터닝된 레지스트 패턴(109)을 형성한다.
다음에, 층간 절연막(104)에 대하여, 이하에 설명한 바와 같은 에칭을 행함으로서, 형성되는 컨택트홀(110)의 어긋남에 의한 제거량 r을 제어할 수 있다.
즉, 우선, 층간 절연막(104)에 대한 설정 에칭량을 층간 절연막(104)을 에칭해야 할 막 두께(104a)에 이 막 두께의 변동과 에칭량의 변동을 가산한 값보다는크게 설정한다. 또한, 동시에 층간 절연막(104)에 대한 설정 에칭량을 층간 절연막(104)의 에칭해야 할 막 두께(104a)와 허용 제거량 r의 합에 이 막 두께의 변동과 에칭량의 변동을 가산한 값보다는 작게 설정한다.
이것을 구체적으로 설명하면, 하기의 제약 조건 (1) 혹은 (2)에 기초를 둔 값으로 컨택트홀(110)을 형성함으로서, 분리 산화막(102)을 관통하지 않고 컨택트홀(110)의 형성이 가능해진다. 여기서, 허용되는 제거량 r은 컨택트홀(110)이 반도체 기판(101)에 도달하지 않은 값으로 설정된다.
(1) 제약 조건 1(변동을 가산하는 방법)
막 두께(104a)+Δd<설정 에칭량<막두께(104a)+r+Δd
여기서, Δd=ΔT104+ΔE
ΔT104=[막 두께(104a) 변동]
ΔE=(에칭량 변동)
이다.
(2) 제약 조건 2(층막과 에칭량의 변동을 독립 변수로 생각하여 2승 평균으로 고려하는 방법)
막 두께(104a)+Δd'<설정 에칭량<막두께(104a)+r+Δd'
여기에서, Δd'=√[(ΔT104)2+(ΔE)2],
ΔT104=[막두께(104a) 변동),
ΔE=(에칭량 변동)
이다.
상기한 바와 같이 되도록, 에칭량 및 층간 막 두께를 결정하면 된다.
이와 같이, 층간 절연막의 에칭량을 설정하면, 컨택트홀(110)이 소자 분리 영역(102)을 관통하지 않고, 패턴을 형성할 수 있다. 따라서, 컨택트홀(110)과 전극(103)을 접속할 때, 전극(103)의 패턴을 굵게 하여 어긋나지 않는 구조로 할 필요가 없어진다.
이상과 같이 하면, 반도체 소자의 미세화가 가능해지며 또한 단락을 방지할 수 있으므로 반도체 장치의 수율이 향상된다. 또한, 컨택트홀과 배선과의 레이아웃 마진을 축소할 수 있다.
또, 이 실시예는 소자 분리 영역(102) 상에 제1 전극 배선(103)을 형성하는 경우에 대하여 설명하였다. 그러나, 제1 전극 배선(103)에 상당하는 것은 소자 분리 영역(102) 상뿐만아니라, 컨택트홀의 어긋남에 의한 제거량 r을 허용하는 것 외의 소정의 두께의 절연막 상에 형성되어 있는 경우라도 마찬가지로 적용할 수 있다.
실시예 5
본 발명의 실시예 5는 실시예 2 및 실시예 3에 있어서, 컨택트홀(110)을 개구할 때, 층간 절연막(202)과 에칭 정지막(스토퍼막 ; 201)과의 선택비가 높은 조건으로서 15 이상의 조건을 이용하지 않도록 하는 것이다.
에칭 선택비가 지나치게 과대하면, 에칭 정지막(스토퍼막 ; 201)의 표면에 피착막이 피착하여, 그 다음에 행하는 에칭에 장해가 되며 개구 불량이 생긴다. 따라서, 컨택트홀(110)의 에칭은 에칭 정지막(201)에 대하여 층간 절연막(202)의 에칭 선택비를 높이고, 예를 들면 10 ∼ 15로 하고 또한 15를 넘지 않은 범위의 조건으로 행하도록 한다.
이에 따라, 반도체 소자의 미세화가 가능해지며 또한 단락을 방지할 수 있으므로 반도체 장치의 수율이 향상된다.
실시예 6
실시예 2 또는 실시예 3에 있어서, 에칭 정지막(스토퍼막 ; 201)과의 선택비가 높은 조건으로서, 15 이상의 조건을 이용한 경우, 에칭 정지막(스토퍼막 ; 201)의 표면에 피착막이 피착하여, 그 다음에 행하는 에칭에 장해가 되며 개구 불량이 생기는 것은 이미 진술하였다.
이 실시예 6은 이러한 경우에도 개구 불량이 생기지 않도록 하는 방법을 제공하는 것이다.
이 때문에, 이 실시예에서는 실시예 2 또는 실시예 3에 있어서, 컨택트홀(110)의 개구 에칭을 에칭 정지막(201)에 대하여 층간 절연막(202)의 에칭 선택비가 15를 넘는 범위의 조건에서 행한 후, 컨택트홀(110) 내의 피착막 제거의 공정을 추가한다. 그 후, 에칭 정지막(스토퍼막 ; 201)과의 선택비가 낮은 에칭 조건에서, 적합하게는 선택비가 1이 되는 에칭 조건에서, 에칭 정지막(스토퍼막 ;201)의 에칭 공정을 행하도록 한다.
이에 따라, 에칭 정지막(스토퍼막 ; 201)은 안정적으로 에칭하는 것이 가능해진다. 따라서, 개구 불량이 생기지 않고 컨택트홀(110)을 형성할 수 있어, 선택비가 높은 프로세스를 사용하는 것으로, 층간 절연막(202)을 보다 두껍게 할 수 있고 또는 에칭 정지막(스토퍼막 ; 201)을 얇게 하는 것이 가능해진다.
이에 따라, 스토퍼막의 박막화를 할 수 있어, 반도체 소자의 미세화가 가능해지며 또한 단락을 방지할 수 있으므로 반도체 장치의 수율이 향상된다.
또, 이상 설명한 본 발명의 각각의 실시예에 있어서, 에칭 정지막(105, 201)은 웨이퍼 전면에 형성하고 있다. 이것은 필요에 따라 소정 부분에만 형성하도록 해도 된다.
이상 설명한 각각의 실시예에 있어서 이용한 컨택트 개구 공정 1 ∼ 3이나 피착막 제거의 공정은 동일 처리 챔버 내에서 행하는 것이 가능하다.
본 발명에 따르면, 층간 절연막 중에 저위치인 배선과 고위치인 배선과 그 중간 높이의 에칭 스토퍼막을 포함하고, 고위치인 배선으로의 컨택트홀의 어긋남에 의한 제거량을 제어한 반도체 장치가 얻어진다.
이에 따르면, 컨택트홀과 하층 배선의 단락 방지, 하층 배선과 상층 배선과의 레이아웃 마진의 축소, 반도체 소자 사이즈의 축소, 반도체 소자의 수율·신뢰성의 향상과 같은 효과가 있다.
본 발명에 따르면, 층간 절연막 중에 저위치인 배선과 고위치인 배선과 더욱 고위치인 에칭 스토퍼막을 포함하고, 고위치인 배선으로의 컨택트홀의 어긋남에 의한 제거량을 제어한 반도체 장치가 얻어진다.
이에 따르면, 컨택트홀과 하층 배선의 단락 방지, 하층 배선과 상층 배선과의 레이아웃 마진의 축소, 반도체 소자 사이즈의 축소, 반도체 소자의 수율·신뢰성의 향상과 같은 효과가 있다.
본 발명에 따르면, 층간 절연막 중에 저위치인 배선과 고위치인 배선과 그 중간 높이의 에칭 스토퍼막과 고위치인 배선보다 더 고위치인 에칭 스토퍼막을 포함하여 고위치인 배선으로의 컨택트홀의 어긋남에 의한 제거량을 제어한 반도체 장치가 얻어진다.
이에 따르면, 컨택트홀과 하층 배선의 단락 방지, 하층 배선과 상층 배선과의 레이아웃 마진의 축소, 반도체 소자 사이즈의 축소, 반도체 소자의 수율·신뢰성의 향상과 같은 효과가 있다.
본 발명에 따르면, 층간 절연막 중에 저위치인 배선과 고위치인 배선과 그 중간 높이의 에칭 스토퍼막을 형성하고, 고위치인 배선으로의 컨택트홀을 개구하고 그 어긋남에 의한 제거량을 제어하는 반도체 장치의 제조 방법이 얻어진다.
이에 따르면, 컨택트홀과 하층 배선의 단락 방지, 하층 배선과 상층 배선과의 레이아웃 마진의 축소, 반도체 소자 사이즈의 축소, 반도체 소자의 수율·신뢰성의 향상과 같은 효과가 있다.
본 발명에 따르면, 층간 절연막 중에 저위치인 배선과 고위치인 배선과 더 고위치인 에칭 스토퍼막을 형성하고, 고위치인 배선으로의 컨택트홀을 개구하고,그 어긋남에 의한 제거량을 제어하는 반도체 장치의 제조 방법이 얻어진다.
이에 따르면, 컨택트홀과 하층 배선의 단락 방지, 하층 배선과 상층 배선과의 레이아웃 마진의 축소, 반도체 소자 사이즈의 축소, 반도체 소자의 수율·신뢰성의 향상과 같은 효과가 있다.
본 발명에 따르면, 층간 절연막 중에 저위치인 배선과 고위치인 배선과 그 중간 높이의 에칭 스토퍼막과 고위치인 배선보다 더 고위치인 에칭 스토퍼막을 형성하고, 고위치인 배선으로의 컨택트홀을 개구하고 그 어긋남에 의한 제거량을 제어하는 반도체 장치의 제조 방법이 얻어진다.
이에 따르면, 컨택트홀과 하층 배선의 단락 방지, 하층 배선과 상층 배선과의 레이아웃 마진의 축소, 반도체 소자 사이즈의 축소, 반도체 소자의 수율·신뢰성의 향상과 같은 효과가 있다.
본 발명에 따른 제조 방법에 있어서, 처음의 층간 절연막의 개구를 에칭 선택비가 높고 또한 15를 넘지 않은 범위의 조건에서 행하는 반도체 장치의 제조 방법이 얻어진다.
이에 따르면, 컨택트홀과 하층 배선의 단락 방지, 하층 배선과 상층 배선과의 레이아웃 마진의 축소, 반도체 소자 사이즈의 축소, 반도체 소자의 수율·신뢰성의 향상과 같은 효과가 있다.
본 발명에 따른 제조 방법에 있어서, 처음의 층간 절연막의 개구를 에칭 선택비가 15를 넘는 범위에서 행하고, 다음에 개구 내의 피착막 제거의 공정을 추가하는 반도체 장치의 제조 방법이 얻어진다.
이에 따르면, 컨택트홀과 하층 배선의 단락 방지, 하층 배선과 상층 배선과의 레이아웃 마진의 축소, 반도체 소자 사이즈의 축소, 반도체 소자의 수율·신뢰성의 향상과 같은 효과가 있다.
본 발명에 따르면, 층간 절연막 중의 배선에 개구를 형성할 때, 설정 에칭량의 설정을 층간 절연막의 막 두께에 이 막 두께의 변동과 에칭량의 변동을 가산한 값보다는 크고 또한 층간 절연막의 막 두께와 허용 제거량의 합에 막 두께의 변동과 에칭량의 변동을 가산한 값보다는 작게 하는 반도체 장치의 제조 방법이 얻어진다.
이에 따르면, 컨택트홀과 배선과의 레이아웃 마진의 축소, 반도체 소자 사이즈의 축소, 반도체 소자의 수율·신뢰성의 향상과 같은 효과가 있다.

Claims (3)

  1. 반도체 기판 상에서 층간 절연막 내의 낮은 위치에 형성된 제1 배선과 높은 위치에 형성된 제2 배선과,
    상기 층간 절연막 내의 상기 제1 배선과 제2 배선과의 중간 높이에, 상기 제1 배선과 제2 배선으로부터 이간되어 형성되며, 소정의 에칭에 대하여 상기 층간 절연막과는 다른 에칭 선택비를 가지는 에칭 정지막을 포함하고,
    상기 층간 절연막 내에, 그 표면에서부터 상기 제2 배선에 달하고, 상기 제2 배선으로부터 돌출된 부분이 상기 제2 배선의 위치를 통과하여 상기 에칭 정지막의 방향으로 연장하는 개구를 형성한 것을 특징으로 하는 반도체 장치.
  2. 반도체 기판 상에서, 층간 절연막 내의 낮은 위치에 형성된 제1 배선과 높은 위치에 형성된 제2 배선과,
    상기 층간 절연막 내의 상기 제2 배선보다 높은 위치에 형성되며 소정의 에칭에 대하여 상기 층간 절연막과는 다른 에칭 선택비를 가지는 에칭 정지막을 포함하고,
    상기 층간 절연막 내에, 그 표면에서부터 상기 에칭 정지막을 관통하여 상기 제2 배선에 달하고, 상기 제2 배선으로부터 돌출된 부분이 상기 제2 배선의 위치를 통과하여 연장하는 개구를 형성한 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판 상에서 층간 절연막 내의 낮은 위치에 형성된 제1 배선과 높은 위치에 형성된 제2 배선과,
    상기 층간 절연막 내의 상기 제1 배선과 제2 배선과의 중간 높이에, 상기 제1 배선과 제2 배선으로부터 이간되어 형성되고, 소정의 에칭에 대하여 상기 층간 절연막과는 다른 에칭 선택비를 가지는 제1 에칭 정지막과,
    상기 층간 절연막 내의 상기 제2 배선보다 높은 위치에 형성되며 소정의 에칭에 대하여 상기 층간 절연막과는 다른 에칭 선택비를 포함하는 제2 에칭 정지막을 포함하고,
    상기 층간 절연막 내에, 그 표면에서부터 상기 제2 에칭 정지막을 관통하여 상기 제2 배선에 달하고, 상기 제2 배선으로부터 돌출된 부분이 상기 제2 배선의 위치를 통과하여 연장하는 개구를 형성한 것을 특징으로 하는 반도체 장치.
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