KR100351687B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

Info

Publication number
KR100351687B1
KR100351687B1 KR1020000000647A KR20000000647A KR100351687B1 KR 100351687 B1 KR100351687 B1 KR 100351687B1 KR 1020000000647 A KR1020000000647 A KR 1020000000647A KR 20000000647 A KR20000000647 A KR 20000000647A KR 100351687 B1 KR100351687 B1 KR 100351687B1
Authority
KR
South Korea
Prior art keywords
film
insulating film
metal wiring
contact plug
semiconductor device
Prior art date
Application number
KR1020000000647A
Other languages
English (en)
Other versions
KR20000062440A (ko
Inventor
오쿠시마모토쓰구
Original Assignee
닛본 덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 닛본 덴기 가부시끼가이샤 filed Critical 닛본 덴기 가부시끼가이샤
Publication of KR20000062440A publication Critical patent/KR20000062440A/ko
Application granted granted Critical
Publication of KR100351687B1 publication Critical patent/KR100351687B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/7681—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving one or more buried masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Abstract

본 발명의 목적은, 수소배리어기능을 가지는 막을 관통하여 각 배선층들을 서로 전기적으로 접속하는 매립금속배선구조 및 콘택구조와, 또한 수소가스를 반도체장치의 내부에 도달하게 하는 수소확산경로를 가지는 반도체장치를 제공하여 포밍가스를 사용하여 어닐링이 효과적으로 수행될 수 있게 하는 것이다. 수소확산경로는 금속배선의 바로아래부분 이외의 부분에 개구를 설치함으로써 수소확산경로가 제공되어 수소가 이 개구를 통해 하부층까지 도달하게 된다.

Description

반도체장치 및 그 제조방법{Semiconductor device and fabrication method of the same semiconductor device}
본 발명은 반도체장치의 각 층들을 그의 매립금속배선구조에 전기적으로 연결하기 위한 콘택구조를 갖는 반도체장치에 관한 것으로서, 보다 상세하게는, 본 발명은 포밍가스(forming gas)의 사용으로 반도체장치 제조방법의 최종공정에서 수행되는 어닐링공정의 효과가 향상된 반도체장치에 관한 것이다.
반도체장치의 전기적특성을 안정화시키기 위하여, 포밍가스분위기에서 어닐링처리가 수행되어 왔다. 포밍가스는 수소를 포함하는 혼합가스이다. 이 포밍가스분위기에서 수행된 어닐링처리에 의해, 반도체장치의 실리콘기판과 기판상에 형성된 게이트산화막사이의 계면, 그리고 소오스/드레인확산층과 이 소오스/드레인확산층하부의 실리콘기판사이의 계면에 수소원자가 도입된다. 그 결과, 실리콘-산소의 결합결함인 당링본드(dangling bond)가 해소되거나, 및/또는 게이트산화막중의 고정전하가 중성화된다.
자기정합형프로세스를 사용하여, LSI상에 다층배선이 형성되는 경우에는,LSI의 소자영역상에 실리콘질화막으로 대표되는 에칭정지막을 형성할 필요가 있다. 이 에칭정지막이 수소확산배리어를 형성하기 때문에, 게이트산화막과 실리콘기판사이의 계면, 그리고 소오스/드레인확산층과 이 소오스/드레인확산층하부의 실리콘기판사이의 계면에 수소원자가 도달하지 않는다. 따라서, 포밍가스를 사용하여 효과적으로 어닐링처리를 수행하는 것이 불가능하다.
도 1은 매립금속배선구조의 각 배선층사이를 전기적으로 연결하기 위한 매립금속배선구조와 콘택구조를 갖는 종래의 반도체장치의 단면도로서, 일본 특개평9-20942호 공보에 개시되어 있다.
이러한 구조를 갖는 반도체장치는 다마신방법 또는 듀얼다마신방법으로 형성된다.
도 1에서, 반도체장치는 반도체소자에 연결된 두개의 금속배선층을 갖는다. 반도체소자(1005)는 반도체기판(1001)상에 형성되고 콘택플러그(1003a)를 통해 금속배선층(1004a)에 연결되고, 금속배선층(1004a)은 콘택플러그(1003b)를 통해 금속배선층(1004b)에 연결된다.
에칭정지막(1002a)은 금속배선층(1004a,1004b)의 아래에 각각 형성되고, 에칭정지막(1002b)은 콘택플러그(1003b)의 아래에 형성된다. 즉, 금속배선층하부의 에칭정지막(1002a)은 층간절연막(1006a)내의 그루부 형성시의 에칭정지막으로서 기능하고, 콘택플러그하부의 에칭정지막(1002b)은 층간절연막(1006b)내의 콘택홀형성시의 에칭정지막으로서 기능한다.
이들 에칭정지막을 구별하기 위해서, 금속배선층 바로아래의 에칭정지막(도1의 1002a)을 금속배선에칭정지막이라 하고, 콘택플러그 바로아래의 에칭정지막(도 1의 1002b)을 콘택플러그에칭정지막이라 한다.
에칭정지막(1002a,1002b)은 일반적으로 SiON 또는 Si3N4으로 형성된 질화막이다. 이 질화막이 얇으면, 수소가 질화막을 용이하게 관통하는 반면, 그의 에칭정지기능이 저하된다는 것은 잘 알려져있다. 한편, 질화막이 두꺼우면, 수소에 대한 투과성 및 확산성이 저하되는 반면, 에칭정지기능이 향상된다. 따라서, 필요한 에칭정지기능을 유지하기 위해서는, 이 질화막을 500Å의 두께로 형성한다. 그러나, 이 경우에서, 게이트산화막과 실리콘기판사이의 계면, 그리고 소오스/드레인확산층과 이 소오스/드레인확산층 바로아래의 실리콘기판사이의 계면에 수소가 도달하기 않게 되어, 실제의 어닐링효과를 얻는 것이 불가능하다.
반도체장치의 일부의 층에 수소배리어기능을 갖는 에칭정지막(1002a,1002b)의 존재에 의해, 도 1에 도시된 바와 같이 전체적으로 보았을 때 에칭정지막들이 반도체장치의 전면을 덮고 있기 때문에, 어닐링공정에 있어서 상부층(1004b)으로부터의 수소확산이 에칭정지막(1002a,1002b)에 의해 차단되어, 효과적인 어닐링을 수행하는 것이 불가능하다.
이렇게 형성된 반도체기판상의 다층금속배선의 금속배선층하부의 금속배선에칭정지막(1002a)과 콘택플러그하부의 콘택플러그에칭정지막(1002b)의 수소배리어효과에 대한 문제점을 설명하였다.
또 다른 예로서, 반도체장치의 최하층에 형성된 소자구조를 덮도록 질화막이형성된 경우가 있다.
도 2는 반도체기판(1101)상에 형성된 MOSFET구조를 나타내는 것으로서, 일본특개평10-20964호 공보에 개시되어 있다. 소오스(1102) 및 드레인(1103)이 반도체기판상의 소자분리막(1104)에 의해 분리된 반도체기판(1101)의 소자형성영역에 형성된다. 또한, 반도체기판의 소자형성영역에는 게이트절연막(1105)을 개재하여 게이트전극(1106)이 형성된다. 게이트전극(1106)의 측벽에는 사이드월(1107)이 형성된다. 콘택플러그(1111)와의 콘택저항을 저하시키기 위하여, 소오스/드레인영역상에 실리사이드막(1108)이 형성될 수 있다.
이 소자들상에 절연막(1110)이 형성되고, 이 절연막(1110)을 관통하는 콘택플러그(1111)가 형성된다. 이 콘택플러그(1111)를 통해서, 소오스(1102), 드레인(1103) 또는 게이트전극(1106)이 절연막(1110)상에 형성된 상부층(미도시)과 전기적으로 접속된다.
이러한 MOSFET구조에 있어서, 콘택플러그(1111)형성시 에칭정지막으로서 기능하는 질화막(1109)이 필요하게 된다. 에칭정지막이 Si3N4인 경우에, 이 에칭정지막은 일반적으로 500Å의 두께로 형성된다.
그러나, 이 경우에, 게이트산화막과 실리콘기판사이의 계면, 그리고 소오스/드레인확산층과 이 소오스/드레인확산층하부의 실리콘기판사이의 계면에 수소원자가 도달하기 않게 되어, 실제적으로 효과적인 어닐링효과를 얻는 것이 불가능하다.
도 3a 내지 도 3d는 미국특허 5,736,457호에 개시된 기술에 따라 제조된 구조를 갖는 또 다른 종래의 반도체장치의 제조단계를 나타낸다. 도 3a에 도시된 바와 같이, 반도체기판(101)상에 금속층(100)이 형성되고, 이 금속층(100)을 포함하는 반도체기판의 전면에 제 1 절연막(105)이 형성된다. 이 제 1 절연막(105)상에 Al-Cu, Ti, TiN, TiW등의 도전성물질로 이루어진 에칭정지막(110)이 형성되고 도시된 바와 같이 패터닝된다. 도 3b에 도시된 바와 같이, 제 1 절연막(105)과 에칭정지막(110)상에 제 2 절연막(120)이 형성되고, 제 2 절연막(120)상에 포토레지스트로서 반도전체패턴(130)이 형성된다. 이 포토레지스트패턴(130)의 개구의 폭은 포토레지스트패턴(130) 아래에 형성된 에칭정지막(110)의 폭보다 약간 작다.
다음에, 도 3c에 도시된 바와 같이, 포토레지스트패턴(130)과 에칭정지막(110)을 마스크로 사용하여 제 1 절연막(105)과 제 2 절연막(120)이 에칭된다. 도 3d에 도시된 바와 같이, 포토레지스트패턴(130)이 제거된 후, 비아홀(140)내와 에칭정지막(110)상에 배선(150)이 제공되고, 다음에, 배선(150)을 에치백하여 제 2 절연막(120)을 노출시킨다.
이 제조방법에 따르면, 제 1 절연막(105)내에 형성된 비아홀(140)의 위치와 형상은 에칭정지막(110)의 형상과 포토레지스트패턴(130)의 개구의 형상에 의해 결정된다. 즉, 비아홀(140)의 위치와 형상은 두 개의 노광공정에 의해 결정되기 때문에, 제 2 노광에서 사용되는 마스크의 위치가 제 1 노광에서 사용되는 마스크의 위치로부터 벗어나는 경우에는, 소정의 위치에서 소정의 형태를 갖는 비아홀(140)을 형성하는 것이 매우 곤란하다.
본 발명은 이러한 기술상태를 고려하여 이루어진 것으로서, 본 발명의 목적은, 반도체장치의 효과적인 어닐링을 수행하기 위해서, 반도체장치의 상층부에 형성된 에칭정지막의 수소차단기능의 문제에 대한 해결책을 제공하는 것에 있다.
본 발명의 또 다른 목적은, 반도체기판상에 형성된 반도체소자를 덮는 질화막의 수소차단기능의 문제에 대한 해결책을 제공하는 것에 있다.
본 발명의 또 다른 목적은, 매립금속배선구조를 각 매립금속배선층에 전기적으로 연결하는 콘택구조와, 포밍가스를 사용하여 효과적으로 어닐링될 수 있는 수소배리어기능을 갖는 막을 구비하는 반도체장치와, 그 반도체장치의 제조방법을 제공하는 데 있다. 본 발명의 특징중의 하나는, 매립금속배선구조를 각 매립금속배선층에 전기적으로 연결하는 콘택구조와 수소배리어기능을 갖는 막을 구비하는 반도체장치의 내부로 수소를 안내할 수 있는 수소확산경로를 제공한다는 점에 있다.
도 1은 층들을 서로 전기적으로 접속하기 위한 매립금속배선구조 및 콘택구조를 갖는 종래의 반도체장치를 나타내는 단면도이다.
도 2는 반도체기판상에 형성된 종래의 MOSFET구조를 나타내는 단면도이다.
도 3a 내지 도 3d는 층들을 서로 전기적으로 접속하기 위한 매립금속배선구조 및 콘택구조를 갖는 종래의 반도체장치의 제조단계들을 나타내는 사시도이다.
도 4a 및 도 4b는 본 발명의 제 1 실시예의 제 1 수정예에 따른 수소확산경로를 갖는 반도체장치의 층구성의 단면도 및 평면도이다.
도 5a 및 도 5b는 본 발명의 제 1 실시예의 제 2 수정예에 따른 수소확산경로를 갖는 반도체장치의 층구성의 단면도 및 평면도이다.
도 6a 내지 도 6d는 본 발명의 제 1 실시예의 수소확산경로를 갖는 반도체장치 제조방법의 제조공정들을 나타내는 단면도이다.
도 7a 내지 도 7g는 본 발명의 제 2 실시예의 제 1 수정예에 따른, 금속배선상에만 형성된 콘택플러그하부에칭정지막을 갖는 반도체장치의 제조단계들을 나타내는 단면도이다.
도 8a 내지 도 8f는 본 발명의 제 2 실시예의 제 2 수정예에 따른, 적어도금속배선상에 형성된 콘택플러그하부에칭정지막을 갖는 반도체장치의 제조단계들을 나타내는 단면도이다.
도 9는 본 발명의 제 3 실시예에 따른, 수소가 게이트전극의 내부에 도달할 수 있는 MOSFET형 트랜지스터구조를 나타내는 단면도이다.
도 10은 Si3N4막의 두께와 계면준위회복율간의 관계를 나타내는 그래프이다.
도 11은 본 발명의 제 4 실시예에 따른, 포밍가스를 사용하여 효과적으로 어닐될 수 있는 반도체장치를 나타내는 도면이다.
※도면의 주요부분에 대한 부호의 설명
101,201,301,910a : 제 1 절연막
102,202,302,910b : 제 2 절연막
103a,103b,203a,203b,312,402,407,602,607,811,911a,911b : 콘택플러그
104,204a,204b,204c,304,305 : 개구
105,205,404a,404b,604a,604b,913,914 : 에칭정지막
106,206,311,403,603,912a,912b : 금속배선
108,208,306,408,608 : 하부배선층
109,209,401,405,409,601,605,609,810,910c : 절연막
303 : 수소배리어막 307 : 레지스트막
308 : 레지스트개구 309 : 배선그루브
310 : 콘택홀 801,901 : 반도체기판
802,902 : 소오스 803,903 : 드레인
804,904 : 소자분리막 805,905 : 게이트절연막
806,906 : 게이트전극 807,907 : 사이드월
808,908 : 실리사이드막 809,909 : Si3N4막
상술한 목적들을 달성하기 위해서, 본 발명에 따른, 반도체기판상에 형성된 반도체소자 또는 배선을 덮는 제 1 절연막과, 상기 제 1 절연막을 관통하여 상기 반도체소자 또는 상기 배선에 전기적으로 접속되는 적어도 하나의 콘택플러그와, 상기 제 1 절연막상에 형성된 제 2 절연막과, 상기 제 2 절연막에 매립되어 상기 콘택플러그에 전기적으로 접속되는 금속배선을 포함하는 반도체장치는, 수소배리어기능을 가지며, 적어도 상기 금속배선의 바로아래와 상기 금속배선과 상기 제 1 절연막 사이에 형성되고, 상기 상기 금속배선의 바로아래와 상기 금속배선과 상기 제 1 절연막 사이의 부분이외의 부분에 개구를 갖도록 형성되어 상기 제 2 절연막아래에 형성된 반도체장치의 층들로의 수소확산경로를 제공하는 막을 추가로 구비하는 것을 특징으로 한다.
본 발명의 또 다른 일면에 따르면, 금속배선을 매립한 제 1 절연막상에 형성된 제 2 절연막과, 그리고 상기 제 2 절연막을 관통하여 상기 배선과 전기적으로 접속되는 적어도 하나의 콘택플러그를 구비하는 반도체장치는, 상기 금속배선이 상기 제 1 절연막내에 형성되고 상기 금속배선은 상기 제 1 절연막의 상면보다 낮은 상면을 가져 상기 금속배선의 상기 상면위에 공간을 형성하고, 상기 공간내에만 에칭정지기능을 갖는 막이 형성되어 상기 제 1 절연막내에 금속배선을 매립하며, 상기 에칭정지기능을 갖는 막이 비도전성막인 경우에는, 상기 콘택플러그가 상기 에칭정지기능을 갖는 막을 관통하여, 상기 금속배선과 전기적으로 접속되고, 또는, 상기 에칭정지기능을 갖는 막이 도전성막인 경우에는, 상기 콘택플러그가 상기 에칭정지기능을 갖는 막을 개재하여 상기 금속배선과 전기적으로 접속되며, 상기 금속배선이 형성된 영역이외의 영역을 통해서 상기 제 2 절연막의 하방으로 연장하는 수소확산경로가 제공되는 것을 특징으로 한다.
본 발명의 또 다른 일면에 따르면, 금속배선을 매립한 제 1 절연막상에 형성된 제 2 절연막과, 그리고 상기 제 2 절연막을 관통하여 상기 금속배선과 전기적으로 접속되는 적어도 하나의 콘택플러그를 구비하는 반도체장치는, 에칭정지기능을 갖고 상기 제 2 절연막과 상기 금속배선의 사이에 형성되며, 상기 에칭정지기능을 갖는 막이 비도전성막인 경우에는, 상기 콘택플러그가 상기 에칭정지기능을 갖는 막을 관통하여, 상기 금속배선과 전기적으로 접속되고, 상기 에칭정지기능을 갖는막이 도전성막인 경우에는, 상기 콘택플러그가 상기 에칭정지기능을 갖는 막을 개재하여 상기 금속배선과 전기적으로 접속되며, 상기 에칭정지기능을 갖는 막이 상기 콘택플러그와 상기 금속배선 사이의 접속부 근방만 제외하고 제거되어, 상기 제 2 절연막의 하방으로 연장된 수소확산경로를 제공하는 막을 추가로 구비하는 것을 특징으로 한다.
본 발명의 또 다른 일면에 따르면, 반도체기판상에 형성된 적어도 하나의 반도체소자와, 상기 반도체소자를 덮는 절연막과, 그리고 상기 절연막을 관통하여 상기 반도체소자의 적어도 하나의 전극에 전기적으로 접속되는 적어도 하나의 콘택플러그를 구비하는 반도체장치는, 상기 전극의 표면상에 형성되는 실리사이드막과, 상기 실리사이드막과 상기 절연막 사이에는 50Å∼100Å범위내의 두께를 갖도록 형성된 Si3N4막을 추가로 구비하고, 상기 콘택플러그가 상기 Si3N4막을 관통하여 상기 실리사이드막에 전기적으로 접속되는 것을 특징으로 한다.
본 발명의 또 다른 일면에 따르면, 반도체기판상에 형성된 적어도 하나의 반도체소자 또는 배선을 덮는 제 1 절연막과, 상기 제 1 절연막을 관통하여 상기 반도체소자 또는 상기 배선과 전기적으로 접속되는 적어도 하나의 콘택플러그와, 상기 제 1 절연막상에 형성된 제 2 절연막과, 상기 제 2 절연막내에 매립되어, 상기 콘택플러그에 전기적으로 접속되는 금속배선을 가지는 반도체장치 제조방법이 제공된다. 이 제조방법은, (a)상기 제 1 절연막상에 수소배리어기능을 갖는 막을 형성하는 단계와, (b)상기 수소배리어기능을 가지는 막을 패터닝하여, 상기 수소배리어기능을 가지는 막내에, 적어도 하나의 콘택홀을 형성하기 위한 비아홀과 수소확산경로로서 기능하는 개구를 형성함과 동시에, 상기 금속배선 형성시에 기능하는 에칭정지막으로서, 상기 수소배리어기능을 갖는 막의 일부분을 남기는 단계와, (c)상기 제 1 절연막상의 상기 패터닝된 수소배리어기능을 갖는 막상에 제 2 절연막을 형성하는 단계와, (d)상기 제 2 절연막상에, 상기 금속배선용 배선그루브를 형성하기 위한 레지스트패턴을 형성하는 단계와, (e)상기 레지스트패턴을 마스크로서, 상기 수소배리어기능을 갖는 막을 상기 배선그루브용 에칭정지막으로, 상기 비아홀을 상기 콘택홀의 마스크개구로서 사용하여, 상기 제 1 및 상기 제 2 절연막을 동시에 에칭함으로써 상기 배선그루브와 상기 콘택홀을 동시에 형성하는 단계와, 그리고 (f)상기 레지스트막을 제거한 후, 상기 배선그루브 및 상기 콘택홀을 금속물질로 채워 상기 콘택플러그를 형성하는 단계를 구비한다.
본 발명의 또 다른 일면에 따르면, 금속배선을 매립하는 제 1 절연막상에 형성된 제 2 절연막과 상기 제 2 절연막을 관통하여 상기 금속배선에 전기적으로 접속되는 적어도 하나의 콘택플러그를 가지는 반도체장치 제조방법이 제공된다. 이 제조방법은, (a)상기 제 1 절연막에 매립된 상기 금속배선을 선택적으로 에칭함으로써 상기 제 1 절연막내의 상기 금속배선의 상부를 제거하여 상기 금속배선의 선택적으로 에칭된 부분상에 공간을 제공하는 단계와, (b)상기 금속배선상의 상기 공간에만 에칭정지기능을 갖는 막을 형성하는 단계와, (c)상기 제 1 절연막상, 상기 에칭정지기능을 갖는 막상에 제 2 절연막을 형성하는 단계와, 그리고 (d)상기 에칭정지기능을 갖는 막이 비도전성막인 경우에, 상기 콘택플러그는 상기 제 2 절연막및 상기 에칭정지기능을 갖는 막을 관통하여 상기 금속배선에 접속되도록 상기 콘택플러그를 형성하고, 또는, 상기 에칭정지기능을 갖는 막이 도전성막인 경우에, 상기 콘택플러그는 상기 제 2 절연막을 관통하고 상기 에칭정지기능을 갖는 막을 개재하여 상기 금속배선에 전기적으로 접속되도록 상기 콘택플러그를 형성하는 단계를 구비한다.
본 발명의 상술한 및 여타의 목적, 장점 및 특징은 첨부도면을 참조한 하기의 설명으로부터 보다 분명해질 것이다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
제 1 실시예
먼저, 수소확산경로로서 기능하는 개구가 형성된, 금속배선하부의 에칭정지막을 갖는 반도체장치의 구조를 설명한다.
제 1 실시예의 제 1 수정예
도 4a는, 그의 평면도인 도 4b의 X-X'선을 따른 제 1 실시예의 제 1 수정예에 따른 수소확산경로를 갖는 반도체장치의 단면도이다. 도 4a에 도시된 바와 같이, 반도체기판(미도시)상에 반도체소자들과 배선을 포함하는 층(108)(이하, 전체적으로 "하부배선층"으로 기재)과 절연막(109)이 형성된다. 하부배선층(108)과 절연막층(109)상에 또 다른 절연막(101)이 형성된다.
하부배선(108)은 반도체기판상에 형성된 반도체소자 또는 배선을 포함할 수 있다. 반도체기판상에 형성된 반도체소자는 MOS트랜지스터 또는 트랜지스터들 및/또는 바이폴라트랜지스터 또는 트랜지스터들일 수 있다. 반도체기판상에 형성된배선은, 절연막을 관통하여 반도체소자 또는 소자들상에 형성된 배선을 의미하고, 반도체장치가 다층배선구조인 경우에 그의 임의의 배선층을 의미한다. 이 배선은 일반적인 알루미늄배선 또는 구리다마신배선등의 매립금속배선일 수 있다.
도 4에 도시된 바와 같이, 하부배선(108)과 절연막(109)상에 제 1 절연막(101)을 형성한다. 또한, 금속배선하부의 금속배선에칭정지막(105)을 제 1 절연막(101)상에 형성한다. 금속배선에칭정지막(105)은 수소배리어기능을 갖는다. 또한, 제 1 절연막(101)의 금속배선에칭정지막(105)이 형성되지 않은 영역상에 제 2 절연막(102)을 형성한다.이 제 2 절연막(102)내에 금속배선(106)을 매립한다. 금속배선(106)과 하부배선(108)은 제 1 절연막(101)내에 형성된 콘택플러그(103a)에 의해 서로 전기적으로 접속된다.
도 4b는 도 4a의 화살표A로 표시된 면으로 보았을 때 도 4a에 도시된 반도체장치의 평면도이다. 금속배선(106)은 화살표A로 표시된 평면위의 층에 있기 때문에 점선으로 도시된다.
도 4b에 도시된 바와 같이, 수소투과를 차단하는 수소배리어기능을 갖는 막(105)이 콘택플러그(103)영역을 제외한 금속배선(106)의 바로아래의 제 1 절연막(101)의 영역상에만 형성되고, 제 1 절연막(101)의 나머지영역에는 개구(104)가 형성된다.
콘택플러그(103b)는 하부배선층(108)을 도 4a에 도시된 위치이외의 위치에 있는 금속배선(106)에 전기적으로 연결한다. 콘택플러그(103b)에 연결된 하부배선층(108)은, 콘택플러그(103a)에 연결된 동일하부배선(108) 또는 콘택플러그(103a)에 연결된 하부배선층(108)과 동일층에 설치된 다른 하부배선층(108)일 수 있다.
최근의 반도체장치에 있어서, 금속배선(106)을 하부배선층(108)에 확실하게 전기적으로 연결하기 위해서, 콘택플러그(103b)등의 콘택플러그에 추가하여 콘택플러그(103a)등의 콘택플러그가 설치된다. 이 복수개의 콘택플러그(103a, 103b)를 설치하기 위하여, 콘택플러그(103a,103b)의 사이즈는 금속배선(106)의 폭보다 작게 제조된다.
또한, 일반적으로, 금속배선(106)을 복수개의 서로 다른 하부배선층(108)에 전기적으로 연결하는 것이 요구된다. 그러한 경우에, 각각 금속배선(106)의 폭보다 작은 사이즈를 갖는 콘택플러그(103b)가 설치된다.
금속배선형성공정에서, 제 2 절연막(102)내에 배선그루브형성시의 에칭정지막으로서 수소배리어기능을 갖는 막(105)이 사용된다.
본 발명에 따르면, 수소배리어기능을 갖는 막(105)은 적어도 금속배선(106) 바로아래의 제 1 절연막(101)영역상에 형성되고, 이 수소배리어막(105)은 제 2 절연막(102)내의 그루브를 에칭하여 금속배선(106)을 형성할 때에 에칭정지막으로서 기능한다. 수소배리어기능을 갖는 막(105)의 나머지영역에는 개구(104)를 형성하여, 어닐링공정중에 제 2 절연막(102)아래의 하층으로의 수소확산경로를 제공한다.
제 1 실시예의 제 2 수정예
도 5a는, 그의 평면도인 도 5b의 X-X'선을 따른 제 1 실시예의 제 2 수정예에 따른 수소확산경로를 갖는 반도체장치의 단면도이다. 도 5a에 도시된 바와 같이, 하부배선층(208)과 절연막(209)상에 제 1 절연막(201)이 형성된다. 또한, 이제 1 절연막(201)상에 금속배선에칭정지막(205)이 형성된다. 이 금속배선에칭정지막(205)은 수소배리어기능을 갖는다. 또한, 제 1 절연막(201)과 금속배선에칭정지막(205)상에 제 2 절연막(202)이 형성된다. 제 2 절연막(202)내에 금속배선(206)이 매립된다. 이 금속배선(206)과 하부배선층(208)은 제 1 절연막(201)내에 형성된 콘택플러그(203a)를 통해 서로 전기적으로 접속된다.
콘택플러그(203b)는 하부배선층(208)을 도 5a에 도시된 위치이외의 위치에 있는 금속배선(206)에 전기적으로 연결한다. 콘택플러그(203b)에 연결된 하부배선층(208)은, 콘택플러그(203a)에 연결된 동일하부배선(108) 또는 콘택플러그(203a)에 연결된 하부배선층(208)과 동일층에 설치된 다른 하부배선층(208)일 수 있다.
도 5a 및 도 5b에 도시된 바와 같이, 수소배리어기능을 갖는 막(205)의 일부분에 개구가 형성된다.
개구(204a)등의 독립적인 개구를 형성하거나, 개구(204b)등의 복수개의 개구를 등간격으로 형성하거나, 또는, 개구(204c)등의 슬릿형 개구를 형성하는 것이 가능하다.
개구의 사이즈등에는 특별한 제한이 없다. 그러나, 일반적인 어닐링조건하에서 제 1 절연막(201)이 실리콘산화막일 경우에, 수소의 확산길이는 대략 100㎛이기 때문에, 반도체기판상에 형성된 반도체소자로부터 대략 100㎛거리범위 이내에 개구가 위치하도록 개구의 위치, 사이즈 및 형상을 적당하게 결정할 수 있다.
도 4a 및 도 4b, 도 5a 및 도 5b에 도시된 구조에 있어서, 수소배리어기능을 갖는 막은 수소의 확산을 거의 허용하지 않는 막을 의미한다. 예를들면, 수소배리어기능을 갖는 막은, 일반적으로 금속배선형성시에 에칭정지막으로서 사용되는 SiON 또는 Si3N4등의 질화막일 수 있다. 이는 후술하는 수소배리어기능을 갖는 막에도 적용된다.
절연막은, 실질적으로 수소를 확산시키며 일반적으로 사용되는 BPSG막, PSG막, SOG막, HSQ(hydrogen silisesquioxane)막, SiO2막, 또는 SiOF막등의 막이다. 이는 후술하는 절연막에도 적용된다.
금속배선은 배선그루브내에 구리, 구리합금, 텅스텐 또는 알루미늄을 매립함으로써 형성될 수 있다. 이러한 매립금속의 저면 및 측면은 Ta, TaN, WN, 또는 TiN등의 배리어금속으로 코팅될 수 있다. 이는 후술하는 금속배선에도 적용된다.
콘택플러그는 텅스텐, 구리, 구리합금, 또는 알루미늄등으로 이루어지고, 콘택플러그의 저면 및 측면은 Ti/TiN막으로 코팅될 수 있다. 이는 후술하는 콘택플러그에도 적용된다.
도 5a 및 도 5b에 도시된 수소확산경로를 갖는 반도체장치의 제조단계들을 나타내는 단면도인, 도 6a 내지 도 6b를 참조하여 상술한 구조를 갖는 반도체장치의 제조방법을 설명한다.
도 6a에 도시된 바와 같이, 하부배선(306)과 절연막(313)상에 제 1 절연막(301)을 형성하고, 다음에, 제 1 절연막(301)상에 수소배리어기능을 갖는 막(303)을 형성한다. 이 막(303)은 후속공정에서 에칭정지막으로서 기능한다. 또한, 수소배리어기능을 갖는 막(303)이 패터닝되어 개구(304) 및 개구(305)를 형성한다. 각각의 개구(305)는, 제 1 절연막(301)내에서 하부배선(306)까지 연장되는 콘택홀이 형성되는 위치에 형성된다. 개구(305)는 수소확산경로를 제공한다. 이 경우에, 제 2 절연막(302)내에 배선그루브(309)를 형성할 때 에칭정지막으로서 기능하는 영역에 개구(304)를 남겨둘 필요가 있다.
다음에, 도 6b에 도시된 바와 같이, 제 1 절연막(301)상에 수소배리어막(303)을 개재하여 제 2 절연막(302)을 형성하고, 그 위에 레지스트막(307)을 형성한다. 이 레지스트막(307)내에는 제 2 절연막(302)내에 형성되는 배선그루브에 대응하게 패터닝된 레지스트개구(309)가 형성된다.
다음에, 도 6c에 도시된 바와 같이, 레지스트막(307)을 마스크로 사용하여 제 1 절연막(301)을 에치하여 제거한다. 이 경우에, 이 수소배리어막(303)은 배선그루브(309)용 에칭정지막으로서 기능한다. 이와 동시에, 수소배리어막(303)을 마스크로 사용하여 제 2 절연막(302)을 에칭함으로써 콘택홀(310)을 형성한다. 이러한 방식으로, 배선그루브와 콘택홀을 한 공정에서 동시에 형성한다.
다음에, 도 6d에 도시된 바와 같이, 레지스트막(307)을 제거한 후, 배선그루브(309)와 콘택홀(310)을 금속물질(311)로 채운다. 다음에, CMP법등으로 제 2 절연막(302)상의 과도금속물질을 제거하여, 금속배선(311)과 하부층간을 연결하는 콘택플러그(312)를 형성한다. 도 6d에 도시된 바와 같이, 개구(304)에 의해 수소확산경로가 제공된다.
도 6a에 도시된 공정에서 형성된 개구(304)의 사이즈 및 형상은 회로설계 및 반도체장치에 따라 적절하게 선택될 수 있다.
그러나, 수소배리어막(303)의 사이즈 및 형상은, 도 6a에 도시된 공정에서 제 2 절연막(302)형성시에 에칭정지막으로서 기능할 수 있도록 선택되어야 한다. 배선그루브(309)형성에 있어서, 배선그루브(309)의 저면에 노출된 수소배리어막(303)의 일부분은 이 공정에서 중요하고, 개구(304)는 이 부분에 까지 확장될 수 없다. 즉, 개구(304)가 최대로 확장되더라도, 수소배리어막(303)은 금속배선(311) 바로아래의 영역상에 남아있어야 한다.
또한, 개구부(304)에서의 수소배리어막(303)의 에칭속도가 개구(305)에서의 에칭속도와 실질적으로 동일하게 하기 위해서는, 개구(304)의 사이즈를 개구(305)의 사이즈와 실질적으로 동일하게 하는 것이 바람직하다. 예를들면, 개구(305)의 사이즈가 0.2㎛×0.2㎛ ∼0.5㎛×0.5㎛의 범위에 있는 경우에, 개구(304)의 사이즈는 개구패턴(305)의 사이즈와 동일하게 된다.
제 1 실시예의 제 1 수정예에서, 도 4a 및 도 4b에 도시된 바와 같이, 콘택플러그(103a,103b)의 개구보다 큰 사이즈를 갖는 개구(104)가 수소확산경로로서 수소배리어막(105)에 제공된다. 에칭으로 수소배리어막(105)에 이러한 개구를 형성하는 데 있어서, 콘택플러그(103a,103b)용 개구의 에칭속도가 수소확산경로로서의 개구(104)의 에칭속도보다 낮아 개구(104)를 확실하게 형성하는 것이 불가능한 경우가 있을 수 있다. 이 문제의 결과로서, 에칭되지 않고 남겨진 수소배리어막(105)이 후속하는 제 1 절연막(101) 및 제 2 절연막(102) 에칭공정에서 마스크가 되어, 제 1 절연막(101)을 에칭하는 것이 불가능해지고 콘택홀(103a)형성 및 하부배선(108)에 대한 금속배선(106)의 연결이 불만족스럽게 된다.
그러나, 제 2 수정예에 따르면, 개구들(204a,204b,204c)의 사이즈를 콘택플러그(203a,203b)형성용 개구들의 사이즈와 근접하게 또는 거의 동일하게 함으로써, 개구(204a,204b,204c)형성용의 수소배리어기능을 갖는 막(205)의 에칭속도를 콘택플러그(203a,203b)형성용의 수소배리어기능을 갖는 막(205)의 에칭속도와 거의 동일하게 하는 것이 가능하다. 결과적으로, 이들 개구들을 확실하게 형성함으로써, 콘택플러그(203a,203b)형성의 악화의 문제점과 하부배선층(208)에의 금속배선(206)의 불량연결의 문제점을 해결하는 것이 가능하다.
또한, 제 1 실시예의 제 1 수정예에서, 레지스트개구(308)는 수소배리어기능을 갖는 패터닝된 막(303)과 정확하게 합치되어야 한다. 즉, 레지스트개구(308)가 수소배리어기능을 갖는 패터닝된 막(303)과 정확하게 합치되지 않는 경우에는, 비합치부분에서 제 1 절연막(301)이 오버에칭된다. 오버에칭에 의해 형성된 개구가 배선(311)에 연결되는 하부배선(306)의 부분 이외의 기대하지 않은 하부배선층(306)에 도달하는 경우에는, 이 개구를 금속으로 채우는 공정 후에 기대하지 않은 하부배선층이 배선(311)에 전기적으로 연결된다.
그러나, 제 1 실시예의 제 2 수정예에 따르면, 레지스트개구가 수소배리어기능을 갖는 패터닝된 막과 정확하게 합치되지 않는 경우에도 상술한 문제점은 발생하지 않는다.
제 2 실시예
콘택플러그하부에칭정지막에 형성되고 수소확산경로로서 기능하는 개구를 갖는 반도체장치와 그 제조방법을 설명한다.
제 2 실시예의 제 1 수정예
도 7a 내지 도 7g는 콘택플러그의 하부에 형성되고 개구가 형성된 콘택플러그하부에칭정지막을 구비한 반도체장치의 제조단계들을 나타내는 단면도이다. 제 2 실시예의 제 1 수정예에 있어서, 콘택플러그하부에칭정지막은 금속배선상에만 형성된다.
도 7a에서, 절연막(401)내에 금속을 매립하여 금속배선층(403)을 형성하고, 콘택플러그(402)를 통해 하부배선(408)에 전기적으로 연결된다. 참조번호 409는 절연막을 나타낸다.
도 7b에 도시된 바와 같이, 금속에 대한 고에칭선택비를 갖는 에쳔트를 사용하여 금속을 에칭함으로써, 절연막(401)의 상면으로부터 금속배선층(403)을 부분적으로 제거한다.
예를들면, 금속배선(403)에 사용되는 금속이 구리 또는 구리합금인 경우에, 희석황산과 과산화수소의 혼합액, 인산을 함유하는 산혼합물, 또는 과황산암모늄등의 에쳔트를 사용한 습식에칭을 수행함으로써 금속의 부분제거가 수행될 수 있다. 한편, 기판온도를 200℃이상으로 유지하면서 Cl2가스 및 Ar가스를 사용한 건식에칭을 사용함으로써 수행될 수도 있다.
제거되는 금속의 깊이는, 절연막(401)의 상면으로부터 측정하여, 예컨대, 300Å∼500Å의 범위이고, 이는 후속공정에서 에칭정지막(404b)의 에칭정지기능을 얻기에 충분하다.
다음에, 도 7c에 도시된 바와 같이, 웨이퍼의 전면에 에칭정지막(404a)이 형성되고, 도 7d에 도시된 바와 같이, CMP법등으로 절연막(401)상에 남겨진 에칭정지막(404a)의 과도부분을 제거한다.
에칭정지막(404a)으로서는, 절연물질이며 일반적으로 에칭정지막으로 사용되는 SiON 또는 Si3N4등의 질화막대신, Ta, TaN, WN, 또는 TiN등의 도전성막이 사용될 수 있다. 이러한 질화막 또는 도전성막은 수소차단특성을 가지며, 절연막(401)의 전면에 형성되는 경우에, 포밍가스를 사용한 어닐링을 효과적으로 수행하는 것이 불가능하다.
다음에, 도 7e에 도시된 바와 같이, 절연막(401)상에 절연막(405)을 형성한다.
다음에, 절연막(405)내에 콘택플러그(407)를 형성하여, 금속배선(403)에 전기적으로 연결한다. 여기에서, 에칭정지막(404b)이 SiON 또는 Si3N4등의 질화막인 경우에, 도 7f에 도시된 바와 같이, 콘택플러그(407)는 절연막(405)내와 에칭정지막(404b)내에 형성된다.
에칭정지막이 도전성막인 경우에는, 마스크로서 패터닝된 레지스트막(미도시)과 에칭정지막으로서 에칭정지막(404b)을 사용하여 절연막(405)내에 콘택홀을 형성한다. 다음에, 산소플라즈마를 사용한 애싱으로 레지스트막(미도시)을 제거한다. 또한, 콘택홀의 저면부분에 노출된 에칭정지막(404b)을 패터닝된 절연막(405)을 마스크로 사용하여 추가로 에칭한다. 이러한 방식으로, 금속배선(403)과 직접적으로 연결된 콘택홀이 절연막(405)과 에칭정지막(404b)내에 형성된다. 다음에, 이 콘택홀을 금속으로 채워 콘택플러그(407)를 형성한다.
에칭정지막(404b)이 Ta, TaN, WN, 또는 TiN등의 도전성막인 경우에, 도 7g에 도시된 바와 같이, 콘택플러그(407)는 금속배선(403)에 직접 연결되지 않고 에칭정지막(404b)을 통해 전기적으로 연결된다. 그러나, 전기적 접속을 보다 확실하게 하기 위해서, 에칭정지막(404b)이 도 7f에 도시된 질화막인 경우에서와 같이 콘택플러그(407)를 금속배선(403)에 직접적으로 접속하는 것이 가능하다. 후자의 경우에, 에칭정지막(404b)으로서 질화막이 사용된 경우와 동일한 방식으로 접속이 이루어진다.
에칭정지막(404b)으로서 도전성막이 사용되는 경우에는, 질화막등의 저유전율막이 에칭정지막으로서 사용되는 경우와 비교하여 배선간용량이 감소되어, 더욱 고속으로 반도체장치를 동작시킬 수 있다.
제 2 실시예의 제 2 수정예
도 8a 내지 도 8f는 적어도 금속배선상에 형성된 콘택플러그하부의 콘택플러그하부에칭정지막내에 개구를 갖는 반도체장치의 제조단계들을 나타내는 단면도이다.
도 8a에서, 도 7a에 도시된 제 2 실시예의 제 1 수정예에서와 같이, 절연막(601)내에 형성된 개구를 금속물질로 채워 금속배선층(603)과 콘택플러그(602)를 형성한다.
다음에, 도 8b에 도시된 바와 같이, 절연막(601)의 전면에 에칭정지막(604a)을 형성한다. 에칭정지막(604a)으로서는, 절연물질이며 일반적으로 에칭정지막으로 사용되는 SiON 또는 Si3N4등의 질화막대신, Ta, TaN, WN, 또는 TiN등의 도전성막이 사용될 수 있다.
다음에, 도 8c에 도시된 바와 같이, 금속배선(603)상에 잔존하도록 에칭정지막(604a)을 패터닝한다. 이 패터닝은 일반적인 포토리소그래피기술을 사용하여 수행될 수 있다.
에칭정지막의 위치, 패턴 그리고 사이즈는, 절연막(605)내에 형성되는 콘택홀의 저부에서 노출되는 절연막(601)부분상, 또는 이 부분근처에 에칭정지막(604a)으로서 제공되는 한도내에서, 적절하게 결정될 수 있다. 상술한 부분들 이외의 부분산의 에칭정지막은 제거된다. 즉, 에칭으로 절연막(605)내에 콘택홀을 형성할 때 에칭정지막으로서 기능하는 에칭정지막(604b)부분은 그대로 잔존한다. 또한, 공정의 정밀도등을 고려하여, 그 부분들의 근방에도 에칭정지막(604b)을 남기고, 그 이외의 부분상의 에칭정지막(604b)을 제거함으로써 수소확산경로를 제공한다.
다음에, 도 8d에 도시된 바와 같이, 절연막(601)상에 절연막(605)을 형성한다.
다음에, 금속으로 콘택홀을 채워 절연막(605)을 관통하여 금속배선(603)에 직접 연결되는 콘택플러그(607)를 형성한다. 도 8e에 도시된 바와 같이, 에칭정지막(604b)이 비도전성물질인 경우에, 마스크로서 패터닝된 레지스크막(미도시)과 에칭정지막으로서 에칭정지막(604b)을 사용하는 에칭에 의해 콘택홀이 형성된다. 다음에, 이 레지스트마스크는 산소플라즈마를 사용하는 애싱에 의해 제거된다. 다음에, 패터닝된 절연막(605)을 마스크로 사용하여 개구의 저면부분에 노출된 에칭정지막(604b)을 에칭함으로써 개구를 형성한다. 이러한 방식으로 금속배선(603)에 직접 접속된 콘택플러그(607)가 형성된다.
제 2 실시예의 제 1 수정예에서, 도 7f에서, 레지스트개구(408)가 금속배선(403)상의 영역과 정확하게 합치되지 않는 경우에는, 마스크로서 레지스트마스크(미도시)를 사용하는 절연막(405)의 에칭시에 절연막(401)의 일부분이 에치제거되어 금속배선(403)의 측면이 노출될 수 있다. 이러한 경우에, 이 노출된 측면은 레지스트막을 제거하기 위한 애싱공정에서 산화되어, 배선저항을 증가시킨다. 이와 반대로, 제 2 실시예의 제 2 수정예에 있어서는, 적어도 에칭정지막(604)상의 영역에 콘택홀이 존재하는 조건에서, 레지스트개구가 금속배선(603)상의 영역으로부터 벗어나고 절연막(605)내에 형성된 콘택홀이 그 영역상으로부터 벗어나더라도, 상술한 문제점은 발생하지 않는다.
에칭정지막(604b)이 Ta, TaN, WN, 또는 TiN등의 도전성막인 경우에는, 도 8f에 도시된 바와 같이, 콘택플러그(607)가 금속배선(603)에 직접 연결되지 않고, 에칭정지막(604b)을 통해 전기적으로 접속된다. 그러나, 전기적 접속을 보다 확실하게 하기 위해서, 에칭정지막(604b)이 도 8e에 도시된 질화막인 경우에서와 같이 콘택플러그(607)를 금속배선(603)에 직접적으로 접속하는 것이 가능하다. 후자의 경우에, 에칭정지막(604b)으로서 질화막이 사용된 경우와 동일한 방식으로 접속이 이루어진다.
제 3 실시예
반도체기판상의 반도체소자를 구성하는 전극이 절연막에 설치된 콘택플러그를 통해 상부절연막상의 금속배선등에 전기적으로 접속되고 수소가 이 반도체소자의 내부로 확산할 수 있는, 제 3 실시예에 따른 반도체장치를 설명한다.
도 9는 반도체기판상에 형성된 MOSFET형 트랜지스터를 포함하는 제 3 실시예를 나타낸다. 도 9에서, 반도체기판(801)상에 소오스(802), 드레인(803), 그리고 드레인으로부터 소오스를 분리하는 소자분리막(804)이 형성된다. 또한, 기판(801)상에 게이트절연막(805)을 개재하여 게이트전극(806)이 형성된다.
이 소자들상에 절연막(810)을 형성하고, 이 절연막(810)을 관통하여 소오스(802), 드레인(803) 및 게이트전극(806)에 도달하는 콘택플러그(811)를 형성한다. 소오스(802), 드레인(803), 또는 게이트전극(806)은 콘택플러그(811)를 통해 절연막(810)상에 형성된 상부층들과 전기적으로 접속된다.
본 실시예의 특징중의 하나는, 콘택플러그(811)가 소자들과 연결되는 소자측상의 부분에 실리사이드막(808)이 형성되고, 이 실리사이드막(808)과 사이드월(807)상에 50Å∼100Å범위의 두께를 갖는 Si3N4막(809)이 추가로 형성되며, 콘택플러그(811)가 이 Si3N4막(809)을 관통하여 소자측상에 형성된 실리사이드막(808)에 연결된다는 점이다.
다시 말하면, 본 발명자는 실리사이드막 자체가, Si3N4막만큼 크지는 않지만, 에칭정지기능을 갖는다는 것을 알았다. 즉, 본 발명에 따르면, 일반적인 두께보다 훨씬 작은 두께를 갖는 Si3N4막을 형성함으로써 수소확산경로가 제공되고, 실리사이드막을 형성함으로써 감소된 두께로 인해 손실된 에칭정지기능이 복구된다. 따라서, 이러한 방식으로 에칭정지기능과 수소확산성이 균형을 이룬다. 실리사이드막의 수소확산성은 충분하지 않지만, 실리사이드막이 아니고 질화막이 형성된 영역을 통해서 수소가 확산될 수 있다.
질화막은 두 가지 이유에서 필요하다. 첫 번째 이유를 설명하면, 절연막(810)내에 콘택플러그(811)용 콘택홀을 형성하기 위한 에칭의 앤드포인트를 정확하게 감지하는 것이 곤란하여, 오버에칭이 발생한다는 것이다. 이러한 경우에, 소오스(802) 및 드레인(803)영역이 에치제거되기 때문에, 콘택홀의 저면에 노출된 반도체기판(801)의 표면에 다시 이온을 주입하여 에치제거된 소오스(802) 및 드레인(803)영역을 재형성해야 한다. 이 이온주입은, 소오스 및 드레인영역에 하나의 도전형으로 이온주입한 후, 소오스 및 드레인영역중 하나를 마스킹하여 다른 도전형의 이온을 주입함으로써 수행된다. 즉, 오버에칭이 발생하면, 추가의 이온주입 및 마스크형성등의 단계들이 제공되어야 한다.
그러나, 소오스(802) 및 드레인(803)영역상에 질화막을 제공함으로써 절연막(810)의 에칭이 정확하게 종료될 수 있기 때문에, 제조공정을 증가시키지 않을 수 있다.
두 번째 이유는, 콘택홀의 면적이 소오스(802) 및 드레인(803)영역의 면적보다 커서 게이트전극(806) 또는 소자분리막(804)상에서 부분적으로 중첩되는 경우에는, 사이드월(807) 및/또는 소자분리막(804)이 에치제거될 수 있다는 것이다. 이러한 현상을 방지하기 위해서, 소오스(802), 드레인(803) 및 게이트전극(806)상에 질화막이 형성된다.
도 10은 열CVD법으로 형성된 Si3N4막의 두께와 본 발명에서 얻어진 계면준위회복율간의 관계를 나타내는 그래프이다. "계면준위회복율"은, 수소배리어막이 없는 경우의 계면준위회복을 100％라고 할 때 수소배리어막이 존재하는 경우의 계면준위회복의 비율을 의미하며, 수소확산에 관련된다. 예를들면, 낮은 계면준위회복율은 수소배리어기능이 높은 것, 즉, 수소확산의 곤란을 의미한다.
일반적으로 사용되는 Si3N4막은 실리콘산화막에 대하여 7∼10범위의 에칭선택비를 갖는다. 따라서, 에칭정지막의 기능을 만족시키기 위해서는, Si3N4막의 두께는 300Å이상, 바람직하게는 500Å이상이어야 한다. 도 9에 도시된 MOS구조에서, 일반적으로 폴리실리콘막인 게이트전극(806)과 소오스(802) 및 드레인(803)영역간의 높이차는 1500Å이다. 따라서, 에칭정지막으로서 기능하는 질화막(809)은 콘택플러그(811)형성시에 필요하다. 에칭정지막으로서 Si3N4막이 사용되는 경우에, 그의 두께는 적어도 150Å이고, 일반적으로는 500Å이다.
그러나, 수소확산의 관점에 있어서는, Si3N4막의 두께가 100Å을 넘으면 수소가스의 차단이 시작되고 두께가 150Å이면 대략 20％의 수소만이 확산할 수 있으며, 두께가 200Å이면 수소가스가 거의 차단되고, 두께가 500Å이면 확산되지 않는다는 것을 알았다.
도 10으로부터 분명하게 알 수 있듯이, Si3N4막의 두께가 100Å이하인 경우에, 90％이상의 수소확산효과를 얻을 수 있다. 따라서, 본 발명의 목적이 이루어질 수 있다. 실용적인 두께를 고려하면, Si3N4막의 두께는 50Å∼100Å범위내인 것이 바람직하다.
한편, 실리사이드막이 두꺼울 수록 에칭정지기능이 커진다. 실리사이드막의 두께는 트랜지스터특성에 영향을 주기 때문에, 실리사이드막의 두께는 트랜지스터특성을 고려하여 임의로 결정된다. 일반적인 실리사이드막의 두께는 100Å∼500Å범위내이다.
실리사이드막은, 예컨대, 코발트실리사이드, 티타늄실리사이드 또는 텅스텐실리사이드로 이루어 진다.
제 4 실시예
각각 제 1, 제 2 및 제 3 실시예에 따라서 금속배선에칭정지막, 콘택플러그에칭정지막, 그리고 반도체소자를 덮는 질화막을 사용하여 수소를 확산시키는 반도체장치들을 설명하였다. 본 발명의 제 4 실시예는 이들의 복합체에 관한 것이다.
도 11은 본 발명의 제 4 실시예에 따른, 포밍가스를 사용하여 어닐될 수 있는, 반도체기판상에 MOSFET형 트랜지스터를 갖는 반도체장치의 단면도이다.
도 11에 있어서, 반도체기판(901)상에 소자분리막(904)에 의해 분리된 영역에 소오스(902) 및 드레인(903)을 형성한다. 기판상에 게이트절연막(905)를 개재하여 게이트전극(906)을 형성한다. 게이트전극(906)의 측벽상에는 사이드월(907)을 형성한다.
이들 소자상에 제 1 절연막(910a)을 형성하고 이 절연막(910a)을 관통하는 콘택플러그(911a)를 형성한다. 이 콘택플러그(911a)를 통해서, 소오스(902), 드레인(903) 또는 게이트전극(906)이 제 1 절연막(910a)상에 형성된 상부층의 금속배선층(912a)에 전기적으로 연결된다.
콘택플러그(911a)가 소자들에 접속되는 각 부분상에는 실리사이드막(908)을 형성한다. 도 11에서는, 이 실리사이드막(908)이 게이트전극(906)상, 소오스(902)상, 그리고 드레인(903)상에 형성된다. 상술한 바와 같이, 실리사이드막(908)은 코발트실리사이드 또는 티타늄실리사이드일 수 있다.
또한, 이 소자들상에는 50Å∼100Å범위내의 두께를 갖는 Si3N4막(909)이 형성되고, 이 Si3N4막(909)을 관통하는 콘택플러그(911a)는 소자측상에 형성된 실리사이드막(908)에 연결된다. 이 구조는 반도체소자들로 수소를 확산시킬 수 있는 반도체장치의 구조와 유사하고, 그와 유사하게 제조될 수 있다.
콘택플러그(911a)와 제 2 절연막(910b)에 전기적으로 접속된 금속배선(912a)이 제 1 절연막(910a)상에 순서대로 형성된다.
수소배리어막(913)이 금속배선(912a)의 바로아래와 제 1 절연막(910a)위에 형성되고, 수소확산경로인 개구가 수소배리어막(913)영역이외의 영역에 형성된다. 이 구조는 제 1 실시예의 제 2 수정예의 반도체장치의 구조와 유사하고, 그와 유사하게 제조될 수 있다.
제 2 절연막(910b)의 상면에 대하여 아래쪽으로 금속배선(912a)의 표면을 에칭하고, 이 에칭에 의해 금속배선(912a)상에 형성된 공간을 에칭정지막(914)으로 채움으로써 제 2 절연막(910b)내에 금속배선(912a)이 매립된다.
또한, 콘택플러그(911b)는 에칭정지막(914)을 관통하여 금속배선(912a)에 연결된다. 이 구조는 제 2 실시예의 제 2 수정예의 구조와 유사하고, 그와 유사하게 제조될 수 있다. 도 11에서, 에칭정지막(914)은 비도전성물질로 이루어진다. 그러나, 에칭정지막(914)은 도전성물질로 형성될 수 있다.
에칭정지막(914)이 도전성물질로 형성되는 경우에, 에칭정지막을 관통하여 콘택플러그를 금속배선에 전기적으로 연결할 수 있다
또한, 도 11에 있어서, 금속배선(912a)은 절연막(910c)을 관통하는 콘택플러그(911b)를 통해 금속배선(912b)과 전기적으로 연결된다. 이 경우에, 금속배선에칭정지막(913)내에 개구를 형성하여 수소확산경로를 제공하는 것도 가능하다.
상술한 바와 같이, 다층배선구조를 갖는 반도체장치에 있어서, 다층배선구조의 층들을 통과하는 수소확산경로를 제공하여 포밍가스를 사용하는 어닐링처리를 효과적으로 수행하는 것이 가능하다.
본 발명은 상술한 실시예들에 한정되지 않고, 본 발명의 사상과 범위내에서 다양한 수정과 변경이 가능하다는 것은 분명하다.
본 발명에 따르면, 수소배리어기능을 가지는 막을 관통하여, 각 층들을 서로전기적으로 접속하는 매립금속배선구조 및 콘택구조를 가지는 반도체장치에 있어서, 금속배선의 하부에 형성된 에칭정지막에는 개구가 형성되고, 콘택플러그의 하부에 형성된 에칭정지막은, 콘택플러그와 금속배선사이의 접속부 근방만 제외하고 제거되며, 소자의 표면을 덮는 질화막은 질화막의 일반적인 두께보다 얇게 형성된다. 따라서, 포밍가스에 포함된 수소가 소자의 내부까지 도달하게 하는 수소확산경로를 제공하여, 반도체장치의 효과적인 어닐링처리가 가능해진다.

Claims (20)

  1. 삭제
  2. 삭제
  3. 반도체장치에 있어서:
    금속배선을 매립한 제 1 절연막상에 형성된 제 2 절연막과; 그리고
    상기 제 2 절연막을 관통하여 상기 금속배선과 전기적으로 접속되는 적어도 하나의 콘택플러그를 구비하고,
    상기 제 1 절연막내에 형성된 상기 금속배선은 상기 제 1 절연막의 상면보다 낮은 상면을 가져 상기 금속배선의 상기 상면위에 공간을 형성하고, 상기 공간내에만 에칭정지기능을 갖는 막이 형성되며, 상기 에칭정지기능을 갖는 막이 비도전성막인 경우에는, 상기 콘택플러그가 상기 에칭정지기능을 갖는 막을 관통하여, 상기 금속배선과 전기적으로 접속되고, 상기 에칭정지기능을 갖는 막이 도전성막인 경우에는, 상기 콘택플러그가 상기 에칭정지기능을 갖는 막을 개재하여 상기 금속배선과 전기적으로 접속되며, 상기 금속배선이 형성된 영역이외의 영역을 통해서 상기 제 2 절연막의 하방으로 연장하는 수소확산경로가 제공되는 반도체장치.
  4. 반도체장치에 있어서:
    금속배선을 매립한 제 1 절연막상에 형성된 제 2 절연막과; 그리고
    상기 제 2 절연막을 관통하여 상기 금속배선과 전기적으로 접속되는 적어도 하나의 콘택플러그를 구비하고,
    상기 제 2 절연막과 상기 금속배선의 사이에 에칭정지기능을 갖는 막이 형성되고, 상기 에칭정지기능을 갖는 막이 비도전성막인 경우에는, 상기 콘택플러그가 상기 에칭정지기능을 갖는 막을 관통하여, 상기 금속배선과 전기적으로 접속되고, 상기 에칭정지기능을 갖는 막이 도전성막인 경우에는, 상기 콘택플러그가 상기 에칭정지기능을 갖는 막을 개재하여 상기 금속배선과 전기적으로 접속되며, 상기 에칭정지기능을 갖는 막이 상기 콘택플러그와 상기 금속배선 사이의 접속부 근방만 제외하고 제거되어, 상기 제 2 절연막의 하방으로 연장된 수소확산경로를 제공하는 반도체장치.
  5. 제 1 항 내지 제 4 항중 어느 한 항에 있어서, 상기 에칭정지기능을 갖는 막이 비도전성막인 경우에, 상기 에칭정지기능을 갖는 막은 SiON막 또는 Si3N4막이고, 상기 에칭정지기능을 갖는 막이 도전성막인 경우에는, 상기 에칭정지기능을 갖는 막은 Ta, TaN, WN, 또는 TiN인 것을 특징으로 하는 반도체장치.
  6. 제 1 항 내지 제 5 항중 어느 한 항에 있어서, 상기 금속배선은 주로 구리, 구리합금, 텅스텐 또는 알루미늄을 포함하는 물질로 이루어지는 것을 특징으로 하는 반도체장치.
  7. 반도체장치에 있어서:
    반도체기판상에 형성된 적어도 하나의 반도체소자와;
    상기 반도체소자를 덮는 절연막과; 그리고
    상기 절연막을 관통하여 상기 반도체소자의 적어도 하나의 전극에 전기적으로 접속되는 적어도 하나의 콘택플러그를 구비하고,
    상기 전극의 표면상에 실리사이드막이 형성되고, 상기 실리사이드막과 상기절연막 사이에는 50Å∼100Å범위내의 두께를 갖는 Si3N4막이 형성되며, 상기 콘택플러그는 상기 Si3N4막을 관통하여 상기 실리사이드막에 전기적으로 접속되는 반도체장치.
  8. 제 7 항에 있어서, 상기 전극은 폴리실리콘게이트전극, 소오스전극 또는 드레인전극인 것을 특징으로 하는 반도체장치.
  9. 제 8 항에 있어서, 상기 실리사이드막은 코발트실리사이드, 티타늄실리사이드 또는 텅스텐실리사이드로 형성되는 것을 특징으로 하는 반도체장치.
  10. 제 1 항 내지 제 9 항중 어느 한 항에 있어서, 상기 콘택플러그는 주로 텅스텐, 구리, 구리합금 또는 알루미늄으로 형성되는 것을 특징으로 하는 반도체장치.
  11. 반도체기판상에 형성된 적어도 하나의 반도체소자 또는 배선을 덮는 제 1 절연막과, 상기 제 1 절연막을 관통하여 상기 반도체소자 또는 상기 배선과 전기적으로 접속되는 적어도 하나의 콘택플러그와, 상기 제 1 절연막상에 형성된 제 2 절연막과, 상기 제 2 절연막내에 매립되어, 상기 콘택플러그에 전기적으로 접속되는 금속배선을 가지는 반도체장치의 제조방법에 있어서:
    (a)상기 제 1 절연막상에 수소배리어기능을 갖는 막을 형성하는 단계와;
    (b)상기 수소배리어기능을 가지는 막을 패터닝하여, 상기 수소배리어기능을 가지는 막내에, 적어도 하나의 콘택홀을 형성하기 위한 비아홀과 수소확산경로로서 기능하는 개구를 형성함과 동시에, 상기 금속배선 형성시의 에칭정지막으로서 기능하는, 상기 수소배리어기능을 갖는 막의 일부분을 남기는 단계와;
    (c)상기 제 1 절연막상의 상기 패터닝된 수소배리어기능을 갖는 막상에 제 2 절연막을 형성하는 단계와;
    (d)상기 제 2 절연막상에, 상기 금속배선용 배선그루브를 형성하기 위한 레지스트패턴을 형성하는 단계와;
    (e)상기 레지스트패턴을 마스크로서, 상기 수소배리어기능을 갖는 막을 상기 배선그루브용 에칭정지막으로, 상기 비아홀을 상기 콘택홀의 마스크개구로서 사용하여, 상기 제 1 및 상기 제 2 절연막을 동시에 에칭함으로써 상기 배선그루브와 상기 콘택홀을 동시에 형성하는 단계와; 그리고
    (f)상기 레지스트막을 제거한 후, 상기 배선그루브 및 상기 콘택홀을 금속물질로 채워 상기 콘택플러그를 형성하는 단계를 구비하는 반도체장치 제조방법.
  12. 제 11 항에 있어서, 상기 수소배리어기능을 가지는 막은 SiON막 또는 Si3N4막인 것을 특징으로 하는 반도체장치 제조방법.
  13. 금속배선을 매립하는 제 1 절연막상에 형성된 제 2 절연막과 상기 제 2 절연막을 관통하여 상기 금속배선에 전기적으로 접속되는 적어도 하나의 콘택플러그를 가지는 반도체장치 제조방법에 있어서:
    (a)상기 제 1 절연막에 매립된 상기 금속배선을 선택적으로 에칭함으로써 상기 제 1 절연막내의 상기 금속배선의 상부를 제거하여 상기 금속배선의 선택적으로 에칭된 부분상에 공간을 제공하는 단계와;
    (b)상기 금속배선상의 상기 공간에만 에칭정지기능을 갖는 막을 형성하는 단계와;
    (c)상기 제 1 절연막상, 상기 에칭정지기능을 갖는 막상에 제 2 절연막을 형성하는 단계와; 그리고
    (d)상기 에칭정지기능을 갖는 막이 비도전성막인 경우에, 상기 콘택플러그는 상기 제 2 절연막 및 상기 에칭정지기능을 갖는 막을 관통하여 상기 금속배선에 전기적으로 접속되도록 상기 콘택플러그를 형성하고, 또는, 상기 에칭정지기능을 갖는 막이 도전성막인 경우에, 상기 콘택플러그는 상기 제 2 절연막을 관통하고 상기 에칭정지기능을 갖는 막을 개재하여 상기 금속배선에 전기적으로 접속되도록 상기 콘택플러그를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치 제조방법.
  14. 제 13 항에 있어서, 상기 (b)단계는, 상기 금속배선상의 상기 공간을 포함하는 상기 제 1 절연막의 전면상에 상기 에칭정지기능을 갖는 막을 형성한 후에, CMP법을 사용하여 상기 공간내에 상기 에칭정지기능을 갖는 막을 남기는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  15. 금속배선을 매립하는 제 1 절연막상에 형성된 제 2 절연막과 상기 제 2 절연막을 관통하여 상기 금속배선에 전기적으로 접속되는 적어도 하나의 콘택플러그를 가지는 반도체장치 제조방법에 있어서:
    (a)상기 제 1 절연막 및 상기 제 1 절연막내에 매립된 금속배선상에 에칭정지기능을 갖는 막을 형성하는 단계와;
    (b)상기 에칭정지기능을 갖는 막을 에칭하여 후속단계에서의 콘택플러그 형성시에 에칭정지막으로서 기능하는 부분을 남기는 단계와;
    (c)상기 에칭정지기능을 갖는 막 및 상기 제 1 절연막상에 제 2 절연막을 형성하는 단계와; 그리고
    (d)상기 에칭정지기능을 갖는 막이 비도전성막인 경우에, 상기 콘택플러그는 상기 제 2 절연막 및 상기 에칭정지기능을 갖는 막을 관통하여 상기 금속배선에 전기적으로 접속되도록 상기 콘택플러그를 형성하고, 또는, 상기 에칭정지기능을 갖는 막이 도전성막인 경우에, 상기 콘택플러그는 상기 제 2 절연막을 관통하고 상기 에칭정지기능을 갖는 막을 개재하여 상기 금속배선에 전기적으로 접속되도록 상기 콘택플러그를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치 제조방법.
  16. 제 13 항 내지 제 15 항중 어느 한 항에 있어서, 상기 에칭정지기능을 갖는 막은, SiON막 또는 Si3N4막을 포함하는 비도전성막 또는 Ta, TaN, WN, 또는 TiN으로형성된 도전성막인 것을 특징으로 하는 반도체장치 제조방법.
  17. 제 1 항 내지 제 10 항중 어느 한 항에 있어서, 상기 컨택플러그는 텅스텐, 구리, 구리합금, 또는 알루미늄을 주로 함유하는 것을 특징으로 하는 반도체장치.
  18. 제 11 항 내지 제 16 항중 어느 한 항에 있어서, 상기 컨택플러그는 텅스텐, 구리, 구리합금, 또는 알루미늄을 주로 함유하는 것을 특징으로 하는 반도체장치 제조방법.
  19. 제 1 항 내지 제 10 항, 그리고 제 17 항중 어느 한 항에 있어서, 상기 금속배선은 텅스텐, 구리, 구리합금, 또는 알루미늄을 주로 함유하는 것을 특징으로 하는 반도체장치.
  20. 제 11 항 내지 제 16 항중 어느 한 항에 있어서, 상기 금속배선은 텅스텐, 구리, 구리합금, 또는 알루미늄을 주로 함유하는 것을 특징으로 하는 반도체장치 제조방법.
KR1020000000647A 1999-01-12 2000-01-07 반도체장치 및 그 제조방법 KR100351687B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP00553599A JP3293792B2 (ja) 1999-01-12 1999-01-12 半導体装置及びその製造方法
JP11-5535 1999-01-12

Publications (2)

Publication Number Publication Date
KR20000062440A KR20000062440A (ko) 2000-10-25
KR100351687B1 true KR100351687B1 (ko) 2002-09-11

Family

ID=11613896

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000000647A KR100351687B1 (ko) 1999-01-12 2000-01-07 반도체장치 및 그 제조방법

Country Status (5)

Country Link
US (1) US20020113317A1 (ko)
JP (1) JP3293792B2 (ko)
KR (1) KR100351687B1 (ko)
GB (1) GB2345791B (ko)
TW (1) TW488019B (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2346009B (en) 1999-01-13 2002-03-20 Lucent Technologies Inc Define via in dual damascene process
GB2371146A (en) * 2000-08-31 2002-07-17 Agere Syst Guardian Corp Dual damascene interconnect between conducting layers of integrated circuit
DE10122136B4 (de) * 2001-05-08 2006-09-28 Advanced Micro Devices, Inc., Sunnyvale Grenzflächenhohlraumüberwachung in einem Damaszener-Prozess
JP4250006B2 (ja) 2002-06-06 2009-04-08 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
CN100373587C (zh) * 2003-09-04 2008-03-05 南亚科技股份有限公司 金属内连线制程及清除金属硅化物层的方法
JP2005327799A (ja) * 2004-05-12 2005-11-24 Sanyo Electric Co Ltd 半導体装置の製造方法
US7485968B2 (en) * 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
KR100707594B1 (ko) * 2005-12-28 2007-04-13 동부일렉트로닉스 주식회사 반도체 소자의 싸이리스터형 격리 구조
EP1806781A1 (en) * 2006-01-10 2007-07-11 STMicroelectronics (Crolles 2) SAS Conductive interconnect with a localized overhanging dielectric barrier
KR100721206B1 (ko) 2006-05-04 2007-05-23 주식회사 하이닉스반도체 반도체소자의 스토리지노드 컨택 형성방법
US7510192B2 (en) 2007-01-03 2009-03-31 Brian Scott Hansen Ace up poker game
US20080258304A1 (en) * 2007-04-23 2008-10-23 Denso Corporation Semiconductor device having multiple wiring layers
US20100176513A1 (en) * 2009-01-09 2010-07-15 International Business Machines Corporation Structure and method of forming metal interconnect structures in ultra low-k dielectrics
JP2010212365A (ja) * 2009-03-09 2010-09-24 Sony Corp 固体撮像装置、および、その製造方法、電子機器
US8669644B2 (en) * 2009-10-07 2014-03-11 Texas Instruments Incorporated Hydrogen passivation of integrated circuits
KR101887200B1 (ko) 2012-03-15 2018-08-09 삼성전자주식회사 반도체 소자
US8772163B2 (en) * 2012-05-31 2014-07-08 Nanya Technology Corp. Semiconductor processing method and semiconductor structure
US9953941B2 (en) 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
US20170069649A1 (en) * 2015-09-04 2017-03-09 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US10134755B2 (en) 2016-09-16 2018-11-20 Toshiba Memory Corporation Semiconductor memory device
CN111613571B (zh) * 2019-02-22 2024-04-16 上海磁宇信息科技有限公司 一种制作磁性随机存储器单元阵列的方法
US11437313B2 (en) * 2020-02-19 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method of forming a semiconductor device with resistive elements

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0685070A (ja) * 1992-09-07 1994-03-25 Mitsubishi Electric Corp 多層配線の形成方法
JPH09213793A (ja) * 1996-02-02 1997-08-15 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH11345875A (ja) * 1998-06-01 1999-12-14 Nec Corp 半導体装置及びその製造方法及びそれに用いるフォトマスク

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5104826A (en) * 1989-02-02 1992-04-14 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor integrated circuit device using an electrode wiring structure
US5693563A (en) * 1996-07-15 1997-12-02 Chartered Semiconductor Manufacturing Pte Ltd. Etch stop for copper damascene process
JPH11195621A (ja) * 1997-11-05 1999-07-21 Tokyo Electron Ltd バリアメタル、その形成方法、ゲート電極及びその形成方法
US5939788A (en) * 1998-03-11 1999-08-17 Micron Technology, Inc. Copper diffusion barrier, aluminum wetting layer and improved methods for filling openings in silicon substrates with cooper
JP3102409B2 (ja) * 1998-04-30 2000-10-23 日本電気株式会社 配線の形成方法及びプラズマアッシング装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0685070A (ja) * 1992-09-07 1994-03-25 Mitsubishi Electric Corp 多層配線の形成方法
JPH09213793A (ja) * 1996-02-02 1997-08-15 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH11345875A (ja) * 1998-06-01 1999-12-14 Nec Corp 半導体装置及びその製造方法及びそれに用いるフォトマスク

Also Published As

Publication number Publication date
GB2345791B (en) 2002-01-23
TW488019B (en) 2002-05-21
JP2000208525A (ja) 2000-07-28
KR20000062440A (ko) 2000-10-25
US20020113317A1 (en) 2002-08-22
GB2345791A (en) 2000-07-19
GB9930576D0 (en) 2000-02-16
JP3293792B2 (ja) 2002-06-17

Similar Documents

Publication Publication Date Title
KR100351687B1 (ko) 반도체장치 및 그 제조방법
US11837501B2 (en) Selective recessing to form a fully aligned via
US7119009B2 (en) Semiconductor device with dual damascene wiring
US6090700A (en) Metallization method for forming interconnects in an integrated circuit
US8072074B2 (en) Semiconductor device and method of manufacturing same
US6251790B1 (en) Method for fabricating contacts in a semiconductor device
JP5156155B2 (ja) 半導体集積回路を製造する方法
KR0173458B1 (ko) 반도체집적회로 및 그 제조방법
US20090286396A1 (en) Method for manufacturing a semiconductor device having a stepped through-hole
US6429116B1 (en) Method of fabricating a slot dual damascene structure without middle stop layer
US6518669B2 (en) Semiconductor device including a pad and a method of manufacturing the same
KR20050007639A (ko) 반도체 소자의 금속배선 형성방법
KR100613283B1 (ko) 반도체 소자의 배선 형성방법
KR100660552B1 (ko) 반도체 장치의 배선 구조체 및 그 형성 방법
US6551923B1 (en) Dual width contact for charge gain reduction
US6444573B1 (en) Method of making a slot via filled dual damascene structure with a middle stop layer
KR100691940B1 (ko) 반도체소자의 배선 및 그 형성방법
KR20050069598A (ko) 반도체 소자의 배선 제조 방법
KR100537185B1 (ko) 반도체소자 제조 방법
KR20030015703A (ko) 다층 배선 절연막 구조체 및 그 형성 방법
KR20020049373A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee