KR0173458B1 - 반도체집적회로 및 그 제조방법 - Google Patents

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다니엘 퀘이삭
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Abstract

내용없음.

Description

반도체 집적회로 및 그 제조방법
제1도 내지 제6도는 본 발명의 공정 흐름도.
* 도면의 주요부분에 대한 부호의 설명
32 : 측벽 스페이서 36 : BPSG층
38 : 충진영역 40 : 장벽금속
본 발명은 일반적으로 반도체 집적회로 제조방법에 관한 것으로서, 특히 접촉이나 다른 위치에서 금속 신호선의 스텝 커버리지(Step coverage)를 향상시키는 것에 관한 것이다.
집적회로는 소형화 설계원칙을 더 많이 사용하여 설계됨에 따라, 전체 레이 아웃 면적을 줄이기 위하여 액티브 영역 접촉에 대한 금속도 더 작게 만들어지는 것이 중요하다. 더 작은 규모에서 공간을 고려하게 되므로 접촉구멍(contact opening)을 형성하기 위한 자기정렬공정(self-alignment process)이 일반적으로 요구되고 있다.
자기정렬된 접촉을 제조하는 데에 사용되는 종전의 기술의 예는 1980년에 사까모또(Sakamoto)와 하마노(Hamano)가 IEDM 간행물의 136쪽∼139쪽에 발표한 '신 자기정렬 접촉 기술(A New Self-Aligned Contact Technology)' 및 1987년에 시.케이.라우(C.K.Lau)등이 IEDM간행물의 158쪽∼361쪽에 발표한 '슈퍼 자기 정렬 소스/드레인 모스에프이티(A Super Self-Aligned Source/Drain MOSFET)'에 기술되어 있다.
사까모또 참고문헌에서는 금속과 폴리실리콘 영역이 접촉하게 하는 유리층의 작은 접촉구멍으로 액티브 영역 접촉 상에 배치된 폴리실리콘 영역의 사용에 대하여 개시하고 있다. 라우 문헌은 텅스텐 플러그와 접촉하게 하는 확대영역을 형성하기 위하여 선택적인 실리콘 성장 에피택시(epitaxy)의 사용에 대하여 개시되어 있다.
텅스텐 플러그는 BPSG 유리층을 통해 상대적으로 작은 접촉구멍에 형성된다.
작은 단면적을 가지는 특별히 접촉구멍 내에 있는 가파른 측면의 접촉 절단부는 접촉구멍 내에 동공(void)을 형성하여 접촉 커버리지를 불완전하게 한다. 이것은 실리콘 접촉에 금속의 전기적 특성을 떨어뜨린다.
부수적인 문제는 폴리실리콘 신호선 위의 금속 스텝 커버리지이다. 금속은 스텝 끝에서 더 얇아져서, 특히 더 작은 규모에서 전자이동 문제가 야기된다.
반도체 제조방법은 작은 규모로 사용하는 데에 적합한 자기정렬 접촉을 제공하는 것이 바람직하다. 그러한 제작기술이 접촉에서 그리고 가파른 경사면을 가진 스텝에 대한 금속 커버리지 문제를 최소화시키는 것이 보다 바람직하다.
따라서, 본 발명의 목적은 작은 규모로 사용하기에 적합한 자기정렬 접촉을 형성하는 반도체 제조기술을 제공하는 데에 있다.
본 발명의 다른 목적은 접촉구멍 위에 경사진 측면을 형성하는 반도체 제조 방법을 제공하는 데에 있다.
본 발명의 또 다른 목적은 기초 폴리실리콘 신호선을 가로질러 스텝에 경사진 측벽을 형성하는 반도체 제조방법을 제공하는 데에 있다.
또한, 본 발명의 또 다른 목적은 표준 집적회로 제조공정 흐름에 쉽게 적용되는 반도체 제조방법에 있다.
따라서, 본 발명에 의하면, 다결정 실리콘층을 패턴한 후에 측벽 산화물 스페이서(spacer)가 형성된다. 절연 유리층은 집적회로의 표면 위에 형성되며 그 유리층이 다시 흐르게 된다. 유리 절연층이 이방성 에칭(etching)을 사용하여 다시 에칭될 때에 유리 충진영역(filler region)은 접촉구멍의 측벽과 스텝을 따라 남게 된다. 이 충진영역은 스텝 위와 접촉구멍 내의 절연체 프로파일(profile)이 덜 가파르게 경사지도록 하여 이 영역에 더 좋은 금속 커버리지를 제공한다.
본 발명의 신규한 특성은 첨부된 특허청구범위에 나타나 있다. 그러나, 본 발명의 최선의 실시형태나 목적과 이점뿐만 아니라 본 발명 자체도 첨부된 도면과 함께 실시예를 상세히 설명한다.
다음에 설명되는 제조 단계와 구조는 집적회로의 제조를 위한 완전한 공정 흐름을 형성하지는 않는다. 본 발명은 현재의 기술에 사용된 집적회로 제조기술에 관련하여 실시되며, 종래의 실시공정은 본 발명을 이해하는 데에 필요한 것으로 포함된다. 제1도∼제6도는 제조중의 집적회로의 단면도를 나타낸다. 그 도면들은 그 비율에 맞게 도시되지는 않았지만, 그 대신 본 발명의 중요한 특징을 설명할 수 있도록 도시되어 있다.
제1도를 참조하면, 집적회로는 기판(10)에 형성된다. 기판(10)에서 선택된 영역은 산화되어 종래에 공지된 대로 필드 산화막(12)을 형성한다. 액티브 소자는 필드 산화막(12)으로 도포되지 않은 기판(10)의 일부분에 형성된다.
종래기술에서 처럼 액티브 영역이 정의되고 도핑(doping)된 후, 게이트 산화물층(14)은 액티브 영역 위에서 성장된다. 그 후, 다결정 실리콘(16)은 칩(chip)의 전면위에 퇴적된다. 이 층(16)은 패턴되어 소자 게이트를 형성하고 선들을 상호 연결한다. 규화 탄탈륨(TaSi2)이나 규화 티타늄(TaSi2)과 같은 규화물층(18)은 고유저항율 감소시키기 위하여 다결정 실리콘층(18)위에 바람직하게 형성된다.
산화물층(20)은 화학증착법(CVD)을 사용하여 증착되고, 질화물층(Si3N4)(22)을 형성하고, 이것도 CVD법에 의하여 형성된다.
제2도를 참조하면, 집적회로는 트랜지스터 소자 게이트(24)와 상호접속영역(26)을 형성하기 위하여 공지기술을 사용하여 패턴되고 에칭된다. 각 트랜지스터 게이트 영역(24)은 게이트산화물-폴리실리콘/규화물-산화물-질화물 스택(stack)으로 구성된다. 상호접속영역(26)은 게이트산화물층(14)을 제외하고는 모두 유사하다.
게이트 패터닝 후에, 얇게 도핑된 영역(28)은 이온주입에 의하여 만들어진다.
이 영역(28)은 공지기술로서 얇게 도핑된 드레인(Lightly DoPED Drain, 이하 LDD라고 약칭함) 구조를 형성하는 데에 사용된다. LDD주입과 어닐링(annealing)후에 도핑되지 않은 저온 산화물(LTO)층(30)은 CVD를 사용하여 칩 전체 위에 퇴적된다.
제3도를 참조하면, LTO층(30)은 이방성 플라즈마 에칭을 사용하여 에치백(etch back)되어 공지기술과 같이 게이트(24)와 상호접속영역(26)을 따라 측벽 스페이서(32) 로 된다. 그 후, 두껍게 도핑된 소스/드레인 영역(34)은 공지기술과 같이 이온주입과 어닐링에 의하여 형성된다.
제4도를 참조하면, PSG(phospho-silicate glass)나 BPSG(boro-phospho-silicate glass)의 층(36)은 집적회로 위에 형성된다. CVD를 사용하여 형성할 때, BPSG층 36)은 기본소자의 토포그라피(topography)와 거의 일치한다. 증착 후에, BPSG층 (36)은 그 표면 밖으로 매끄럽게 다시 흘러가도록 가열된다.
제5도를 참조하면, BPSG층(36)은 이방성 플라즈마 에칭을 사용하여 에치백 되어 측벽 스페이서(32)에 의하여 형성된 것과 같은 가파른 측벽을 따라 충진영역(38)을 형성하게 된다. 질화물층(22)은 게이트(24)와 상호접속영역(26)을 보호하기 위하여 BPSG층(36)에 대한 에치스톱(etch stop)으로서 작용한다.
에치백에 앞서 BPSG층(36)이 다시 흐르는 것은 충진영역(38)이 상대적으로 완만하게 경사진 단면을 가지게 한다. BPSG층(36)이 다시 흐르지 않고 에치백되면, 충진영역(38)은 측벽 스페이서(32)의 단면과 유사한 가파른 단면을 가진다.
제6도를 참조하면, 티타늄텅스텐(TIW)과 같은 장벽금속(barrier metal)층(40)은, 필요한 경우, 칩의 표면 위에 증착되고, 그 다음, 알루미늄과 같은 금속층(42)이 증착된다. 금속층(42)은 장벽금속층(40)을 통해 소스/드레인 영역(34)과 접촉한다. 금속 상호접속층이 폴리실리콘 상호접속영역(26)을 접촉시키는 것이 필요한 경우, 상호접속영역(44)은 금속층(40,42)의 증착에 앞서서 정의될 수 있다. 그 후, 알루미늄 상호접속층(42)은 공지기술로서 패턴되고 패시베이트(passivate)된 다음, 필요한 경우, 부가 금속층이 증착되고 패터닝된다.
제6도에서 볼 수 있는 바와 같이, 충진영역(38)은 소스/드레인 영역(34)에 접촉된 측면부와 상호접속영역(26) 위의 스텝을 매끄럽게 한다. 이 충진영역(38)은 거의 수직인 스텝의 단면의 측면을 더 완만하게 경사진 측면으로 변화시킨다. 이것은 금속이 동공(void) 형성이나 불완전한 접촉형성의 빈도수를 현저히 감소시키면서 증착되도록 한다.
여러 층의 증착과 패터닝은 다양해질 수 있어서, 제조되는 소자를 위하여 공정흐름과 일치되도록 만들어진다. 전형적인 실시예에서 게이트 산화물층(14)은 약 400∼800Å의 깊이까지 성장된다. 다결정 실리콘층(16)은 전형적으로는 두께가 약 1,500A이 되며, 사용될 경우, 규화물층은 전형적으로 두께가 1,000∼1,500Å이다. 산화물층(20)은 바람직하게는 두께가 2,000∼6,000Å이고, 질화물층(22)은 두께가 약 500∼1,000Å이다. 측벽 스페이서(32)를 형성하는 데에 사용되는 LTO 산화물층(30)은 에치백에 앞서서 바람직하게는 약 1,500Å의 두께를 가진다. BPSG층(36)은 바람직하게는 다시 흐르기 전에 약 5,000Å의 깊이까지 증착된다. 물론, 다시 흐른 후에 두께는 기본 토포그라피 특성에 따라 약간 변한다.
당업자에 의하여 인식되는 바와 같이, 상술한 공정스텝은 종래의 공정흐름과 거의 같이 사용될 수 있다. 예를 들어, 이미 설명된 공정스텝은 CMOS, NMOS 및 바이폴러/CMOS 공정흐름과 호환될 수 있다.
본 발명은 특정하게 예시되고 바람직한 실시예에 따라 설명되었다. 당업자라면, 본 발명의 정신과 범위에서 벗어나지 않고 형태와 세밀한 부분들을 다양하게 변형할 수 있음을 알 수 있을 것이다.

Claims (10)

  1. 반도체 집적회로에 경사진 측벽을 형성하는 반도체 집적회로 형성방법에 있어서, 도전영역(16,18,20,22)을 상기 반도체 집적회로의 기판(10)상에 형성하는 단계; 제 1 절연층(30)을 상기 반도체 집적회로의 기판(10)상에 형성하는 단계; 그 제 1 절연층(30)을 이방성으로 에칭하여 가파른 경사를 가지는 측벽 스페이서(32)를 그 도전영역(16,18,20,22) 상에 형성하는 단계; 그 기판(10)의 노출영역 내에 액티브 영역(34)을 형성하는 단계; 다시 흐를 수 있는 물질로부터 제 2 절연층(36)을 상기 반도체 집적회로의 기판(10)상에 형성하는 단계; 그 제 2 절연층(36)을 가열하여 그 제 2 절연층(36)이 부분적으로 상기 반도체 집적회로의 높은 영역으로부터 낮은 영역으로 흐르도록 하는 단계; 및 그 제 2 절연층(36)을 이방성으로 에칭하여 그 측벽 스페이서(32)의 하부와 그 액티브 영역(34)의 접합부분에 충진영역(38)을 형성하는 단계로 이루어지며; 상기 충진영역(38)이 상기 측벽 스페이서(32)보다 덜 가파른 것을 특징으로 하는 반도체 집적회로 형성방법.
  2. 제1항에 있어서, 상기 첫 번째와 두 번째 에칭 단계에서, 상기 제 1, 2 절연층(30,36)의 수평표면이 제거될때까지 상기 제 1, 2 절연층(30, 36)에 플라즈마 에칭을 수행하는 것을 특징으로 하는 반도체 집적회로 형성방법.
  3. 제1항에 있어서, 상기 제 2 절연층(36)이 유리층인 것을 특징으로 하는 반도체 집적회로 형성방법.
  4. 제3항에 있어서, 화학증착법(chemical vapor deposition)을 사용하여 상기 유리층이 상기 반도체 집적회로 상에 형성되는 것을 특징으로 하는 반도체 집적회로 형성방법.
  5. 제1항에 있어서, 상기 제 1 절연층(30)은 기초표면의 형상과 일치하도록 증착된 저온도 산화물이며; 상기 제 2 절연층(36)은 기초표면의 형상과 일치하도록 증착된 유리층인 것을 특징으로 하는 반도체 집적회로 형성방법.
  6. 제3항 내지 제5항 중 어느 한 항에 있어서, 상기 유리층이 PSG 또는 BPSG인 것을 특징으로 하는 반도체 집적회로 형성방법.
  7. 제1항에 있어서,상기 제 2 절연층(36)이 상기 반도체 집적회로 상에 동형층(conformal layer)으로 형성되는 것을 특징으로 하는 반도체 집적회로 형성방법.
  8. 기판(10)에 배치된 복수개의 도전영역(16,18,20,22); 그 도전영역(16,18,20,22)의 측면 상에 형성되고 상대적으로 가파르게 경사진 측면을 가지는 절연 측벽 스페이서(32); 그 도전영역(16,18,20,22)의 그 이웃하는 측벽 스페이서들(32)사이의 그 기판의 영역 내에 있는 액티브 영역(34); 및 그 측벽 스페이서 (32)의 하부와 그 액티브 영역(34) 사이의 접합면에 배치된 경사진 절연 충진영역(38)을 포함하며; 상기 충진영역(38)이 상기 측벽 스페이서(32)와 상기 액티브 영역(34) 사이에 상대적으로 완만하게 경사진 면을 형성하는 것을 특징으로 하는 반도체 집적회로.
  9. 제8항에 있어서, 상기 충진영역(38)이 유리로 구성되어 있는 것을 특징으로 하는 반도체 집적회로.
  10. 제8항에 있어서, 상기 측벽 스페이서(32)가 저온도 산화물인 것을 특징으로 하는 반도체 집적회로.
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