KR100771537B1 - 금속실리사이드막을 갖는 반도체소자의 제조방법 - Google Patents

금속실리사이드막을 갖는 반도체소자의 제조방법 Download PDF

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Abstract

본 발명의 금속실리사이드막을 갖는 반도체소자의 제조방법은, 반도체기판 위에 게이트스택이 배치되고, 반도체기판 상부 및 게이트스택 측벽에 게이트스페이서막이 배치되며, 그리고 게이트스택 사이에 절연막이 배치되는 구조체를 형성하는 단계와, 절연막을 제거하여 게이트스페이서막을 노출시키는 단계와, 게이트스페이서막 위에 상부 모서리에 오버행(over hang)이 만들어지는 희생절연막을 형성하는 단계와, 게이트스택 측벽의 게이트스페이서막 위의 희생절연막은 남고 반도체기판 상부의 게이트스페이서막 위의 희생절연막은 제거되도록 희생절연막의 일부를 제거하는 단계와, 반도체기판 위의 게이트스페이서막을 제거하여 게이트스택 사이의 반도체기판을 노출시키는 단계와, 그리고 게이트스택 사이의 반도체기판의 노출면 위에 금속실리사이드막을 형성하는 단계를 포함한다.
금속실리사이드막, 컨택저항, 희생절연막, 게이트스페이서막, 자기정렬컨택

Description

금속실리사이드막을 갖는 반도체소자의 제조방법{Method of manufacturing semiconductor device having metal silicide layer}
도 1 내지 도 10은 본 발명에 따른 금속실리사이드막을 갖는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 금속실리사이드막을 갖는 반도체소자의 제조방법에 관한 것이다.
최근 반도체소자의 고용량, 고집적 및 고성능에 대한 요구가 급속도로 증대되고 있다. 그러나 소자의 집적도 증가에 따른 패턴의 미세화가 더욱 커지고, 그 결과 n형 모스트랜지스터 또는 p형 모스트랜지스터의 소스/드레인 영역과 게이트전극의 폭이 점점 더 감소되고 있다. 이와 같은 이유로 소스/드레인 영역 및 게이트전극의 표면저항(surface resistance)이 증가되어 소자의 동작특성을 열화시키는 주요 원인으로 작용하고 있다. 따라서 최근에는 이와 같은 표면저항의 증가를 억제하기 위하여 소스/드레인영역 및/또는 게이트전극 표면에 금속실리사이드막을 형성하고 있다.
금속실리사이드막 중에서 특히 코발트실리사이드(CoSi2)막은 대략 16-18μΩ·㎝의 상대적으로 낮은 비저항을 갖는다. 그리고 800℃ 이상의 고온에서도 안정하기 때문에, 후속의 층간절연막, 예컨대 PSG(Phosphorus Silicate Glass)막이나 BPSG(Boron Phosphorus Silicate Glass)막의 리플로우(reflow)를 위한 고온공정시 열적부담(thermal budget)을 줄일 수 있다. 또한 실리콘산화막과의 반응성이 낮으므로 부반응에 의한 소자의 특성저하가 발생할 가능성이 낮으며, 도펀트(dopant)에 대한 의존성이 낮아서 소자의 종류에 상관없이 일정한 컨택저항을 유지할 수 있다는 이점도 있다. 더욱이 코발트(Co)와 주확산자로서 막이 수평방향으로 형성되므로 소스와 드레인 사이의 숏(short)이 발생하는 것이 억제될뿐더러, 플라즈마 식각에 대한 손상이 거의 없으므로 비트라인 컨택홀을 형성할 때 과도식각을 수행하더라도 코발트실리사이드(CoSi2)막이 손상되지 않는다.
그런데 이와 같은 많은 장점들을 제공하는 코발트실리사이드(CoSi2)막을 반도체소자, 특히 디램(DRAM)과 같은 반도체 메모리소자에 적용하는 경우에는 다음과 같은 문제점이 발생한다. 즉 주변회로영역의 기판 표면을 노출시키기 위한 자기정렬컨택(SAC; Self Align Contact)공정을 수행할 때 게이트도전막이 보호되도록 하기 위하여 미리 게이트스택 측벽에 질화막 등으로 게이트스페이서막을 형성한다. 그런데 코발트실리사이드(CoSi2)막 형성을 위하여 주변회로영역을 오픈(open)시키는 자기정렬컨택 식각을 수행할 때, 이 식각에 의해 게이트스페이서막도 어택(attack)을 받는다. 심한 경우에는 게이트스페이서막이 제거되어 자기정렬컨택 실패(fail) 가 발생될 수 있으며, 이 경우 소자가 정상적으로 동작하지 않을 수도 있다는 문제가 발생한다. 이 외에도 상기 식각에 의해 실리콘기판의 손실(loss)될 수 있는데, 이 경우 소스 및 드레인 영역내의 도펀트도 함께 손실되어, 웨이퍼 전체적으로 트랜지스터의 특성분포가 균일하게 이루어지지 않는다는 문제가 발생한다.
본 발명이 이루고자 하는 기술적 과제는, 금속실리사이드막을 형성하기 위하여 게이트스택 사이의 기판 표면을 노출시키기 위한 자기정렬컨택 식각시 게이트스페이서막의 손상 및 기판의 손실을 억제할 수 있도록 하는 금속실리사이드막을 갖는 반도체소자의 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 금속실리사이드막을 갖는 반도체소자의 제조방법은, 반도체기판 위에 게이트스택이 배치되고, 상기 반도체기판 상부 및 게이트스택 측벽에 게이트스페이서막이 배치되며, 상기 게이트스택 사이에 절연막이 배치되는 구조체를 형성하는 단계; 상기 절연막을 제거하여 상기 게이트스페이서막을 노출시키는 단계; 상기 게이트스페이서막 위에 상부 모서리에 오버행(over hang)이 만들어지는 희생절연막을 형성하는 단계; 상기 게이트스택 측벽의 게이트스페이서막 위의 희생절연막은 남고 상기 반도체기판 상부의 게이트스페이서막 위의 희생절연막은 제거되도록 상기 희생절연막의 일부를 제거하는 단계; 상기 반도체기판 위의 게이트스페이서막을 제거하여 상기 게이트스택 사이의 반도체기판을 노출시키는 단계; 및 상기 게이트스택 사이의 반도체기판 의 노출면 위에 금속실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 절연막을 제거하여 상기 게이트스페이서막을 노출시키는 단계는, 상기 절연막과 상기 게이트스페이서막과의 식각선택비가 13 내지 30:1 이상이 되는 방법을 사용하여 수행할 수 있다.
상기 희생절연막의 일부를 제거하는 단계는, 블랑켓 건식식각방법을 사용하여 수행할 수 있다.
상기 반도체기판 위의 게이트스페이서막을 제거하여 상기 게이트스택 사이의 반도체기판을 노출시키는 단계는, 상기 반도체기판 위의 게이트스페이서막이 제거되는 동안 상기 게이트스택 측벽의 게이트스페이서막이 상기 희생절연막에 의해 보호되도록 수행하는 것이 바람직하다.
상기 게이트스페이서막은 질화막으로 형성하고, 상기 희생절연막은 도핑되지 않은 실리케이트 글라스(USG) 산화막으로 형성할 수 있다.
이 경우, 상기 도핑되지 않은 실리케이트 글라스(USG) 산화막은 200-800Å의 두께로 형성하는 것이 바람직하다.
상기 반도체기판 위의 게이트스페이서막을 제거하여 상기 게이트스택 사이의 반도체기판을 노출시키는 단계는, 습식식각방법을 사용하여 수행할 수 있다.
상기 습식식각방법은 인산(H3PO4)용액을 사용하여 수행할 수 있다.
상기 습식식각방법을 수행하기 전 및 후에 산화막 제거를 위한 습식식각을 수행하는 단계를 더 포함할 수도 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체소자의 제조방법은, 셀영역 및 주변회로영역을 갖는 반도체기판상에 게이트스택을 형성하는 단계; 상기 셀영역 내의 게이트스택 측벽 및 주변회로영역 내의 반도체기판 표면과 게이트스택 측벽에 게이트스페이서막을 형성하는 단계; 상기 게이트스택 사이를 절연막으로 채우는 단계; 상기 셀영역 내의 절연막을 제거하고 랜딩플러그용 도전막의 적층 및 분리공정을 수행하여 셀영역 내의 게이트스택 사이에 랜딩플러그를 형성하는 단계; 상기 셀영역은 덮고 상기 주변회로영역은 노출시키는 마스크막패턴을 식각마스크로 한 식각으로 상기 주변회로영역의 절연막을 제거하는 단계; 상기 랜딩플러그를 갖는 셀영역과 상기 절연막이 제거된 주변회로영역 전면에 상부 모서리에 오버행(over hang)이 만들어지는 희생절연막을 형성하는 단계; 상기 셀영역 위의 희생절연막과 상기 주변회로영역의 기판상에 있는 희생절연막을 제거하여 상기 주변회로영역의 반도체기판 상부의 게이트스페이서막을 노출시키는 단계; 상기 주변회로영역에서 노출된 게이트스페이서막을 제거하여 상기 주변회로영역의 게이트스택 사이의 반도체기판을 노출시키는 단계; 및 상기 주변회로영역에서 노출된 반도체기판 표면에 금속실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 셀영역은 덮고 상기 주변회로영역은 노출시키는 마스크막패턴을 식각마스크로 한 식각으로 상기 주변회로영역의 절연막을 제거하는 단계를 수행하기 전에 전면에 버퍼절연막을 형성하는 단계를 더 포함할 수 있다.
상기 게이트스페이서막은 질화막으로 형성하고, 상기 희생절연막은 도핑되지 않은 실리케이트 글라스(USG) 산화막으로 형성할 수 있다.
이 경우, 상기 도핑되지 않은 실리케이트 글라스(USG) 산화막은 200-800Å의 두께로 형성하는 것이 바람직하다.
상기 셀영역 위의 희생절연막과 상기 주변회로영역의 기판상에 있는 희생절연막을 제거하는 단계는, 습식식각방법을 사용하여 수행할 수 있다.
상기 습식식각방법은 인산(H3PO4)용액을 사용하여 수행할 수 있다.
상기 습식식각방법을 수행하기 전 및 후에 산화막 제거를 위한 습식식각을 수행하는 단계를 더 포함할 수도 있다.
상기 주변회로영역에서 노출된 게이트스페이서막을 제거하는 단계는, 상기 반도체기판 위의 게이트스페이서막이 제거되는 동안 상기 게이트스택 측벽의 게이트스페이서막이 희생절연막에 의해 보호되도록 수행하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 1 내지 도 10은 본 발명에 따른 금속실리사이드막을 갖는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1을 참조하면, 셀영역 및 주변회로영역을 갖는 반도체기판(100) 위 에 복수개의 게이트스택(110)들을 상호 이격되도록 형성한다. 상기 반도체기판(100)의 상부 일정영역에는 불순물영역(102)들이 배치된다. 이 불순물영역(102)들은 소스/드레인영역으로 작용한다. 주변회로영역의 불순물영역(102)들은 p+형 불순물영역으로서 p채널형 트랜지스터의 소스/드레인을 구성하지만, n채널형 트랜지스터인 경우에는 n+형 불순물영역들이 배치된다. 그리고 비록 도면에 셀영역내의 불순물영역들은 도시되어 있지 않지만, n+형 불순물영역들이 주변회로영역과 마찬가지로 배치된다.
상기 게이트스택(110)은 게이트산화막패턴(111), 폴리실리콘막패턴(112), 텅스텐실리사이드막패턴(113) 및 하드마스크질화막패턴(114)이 순차적으로 적층된 구조를 갖도록 형성되지만, 소자의 종류에 따라 다른 막질 또는 구조로 형성될 수도 있다. 게이트스택(110)을 형성한 후에는, 게이트스택(110) 측벽에 게이트스페이서막(120)을 형성한다. 이때 주변회로영역에는 게이트스택(110)의 측벽뿐만 아니라 불순물영역(102) 표면에도 게이트스페이서막(120)이 남는다. 본 명세서에서는 이와 같이 게이트스택(110)의 측벽 이외의 영역에 존재하는 게이트스페이서막(120)을 바닥 게이트스페이서막(120')으로 정의하기로 한다.
상기 게이트스페이서막(120)을 형성한 후에는, 전면에 절연막(130)을 증착하여 게이트스택(110)들 사이의 빈 공간이 채워지도록 한다. 그리고 셀영역만을 노출시키는 마스크막패턴(미도시)을 이용하여 셀영역 내에서 노출되는 절연막(130)을 제거한다. 이는 통상의 자기정렬컨택(SAC)공정을 통해 수행할 수 있으며, 따라서 셀영역 내의 게이트스택(110) 사이에는 자기정렬된 컨택홀이 만들어진다. 다음에 자기정렬된 컨택홀 내부를 랜딩플러그컨택용 도전막, 예컨대 폴리실리콘막으로 채운 뒤에 에치백(etchback) 또는 평탄화를 수행하여 상호 분리된 랜딩플러그컨택(140)을 형성한다. 이때까지 주변회로영역은 마스크막패턴(미도시)에 의해 덮여있으므로, 여전히 게이트스택(110)들 사이에는 절연막(130)이 존재하게 된다. 셀영역 내에 랜딩플러그컨택(140)을 형성한 후에는 상기 마스크막패턴을 제거한다.
다음에 도 2를 참조하면, 셀영역 및 주변회로영역 전면에 버퍼절연막(150)을 형성한다. 이 버퍼절연막(150)은 대략 100 내지 1000Å 두께의 저압-테오스(LP-TEOS; Low Pressure-Tetra Ethyl Ortho Silicate) 산화막으로 형성한다. 경우에 따라서는 버퍼용으로 사용할 수 있는 다른 절연막으로 형성할 수도 있으며, 또는 형성하지 않을 수도 있다.
다음에 도 3을 참조하면, 버퍼절연막(150) 위에 포토레지스트막패턴(160)을 형성한다. 이 포토레지스트막패턴(160)은 주변회로영역을 노출시키는 개구부(162)를 갖는다. 즉 셀영역은 포토레지스트막패턴(160)에 의해 덮이며, 주변회로영역은 포토레지스트막패턴(160)에 의해 노출된다. 경우에 따라서 포토레지스트막패턴(160) 대신에 하드마스크막패턴을 사용할 수도 있다.
다음에 도 4를 참조하면, 상기 포토레지스트막패턴(160)을 식각마스크로 한 자기정렬컨택(SAC) 식각으로 주변회로영역에서 노출되는 버퍼절연막(150)과, 게이트스택(110) 사이의 절연막(130)을 순차적으로 제거한다. 이를 위해 상기 식각은, 절연막(130)과 게이트스페이서막(120) 사이의 식각선택비가 13:1 내지 30:1이 되는 조건에서, 주변회로영역의 바닥 게이트스페이서막(120')의 상부면을 식각정지막으로 하여 수행되도록 한다. 경우에 따라서는 바닥 게이트스페이서막(120') 위에 일정 두께의 절연막(130)이 남도록 할 수도 있다. 이 경우 남는 절연막(130)의 두께는 대략 30Å이 넘지 않도록 한다. 상기 식각과정이 바닥 게이트스페이서막(120')에 대해서는 수행되지 않으므로, 이 과정에서 게이트스택(110) 측벽의 게이트스페이서막(120)도 식각에 의해 손상되는 현상이 발생하지 않는다. 상기 식각이 이루어진 후에는 포토레지스트막패턴(160)을 통상의 스트립(strip)방법을 사용하여 제거한다. 한편 상기 식각은 건식식각방법을 사용하여 수행하는데, 그 이유는 주변회로영역의 게이트스택의 폭 및 높이는 각각 대략 350-650㎚ 및 350-600㎚ 정도인데, 이와 같은 임계치수에서 습식식각방법을 사용할 경우 수평적 어택(lateral attack)에 의해 포토레지스트막패턴(160)이 리프트(lift)되기 때문이다.
다음에 도 5를 참조하면, 전면에 상부 모서리에 오버행(over hang)("A" 참조)이 형성되는 희생절연막(170)을 형성한다. 이 희생절연막(170)은, 셀영역에서는 버퍼절연막(150) 위에 배치되고, 주변회로영역에서는 게이트스택(110) 및 게이트스페이서막(120) 위에 배치된다. 희생절연막(170)은, 스텝커버리지(step coverage) 특성이 열악한 물질, 예컨대 도핑되지 않은 실리케이트 글라스(USG; Undoped Silicate Glass) 산화막으로 형성하여, 상부 모서리에 오버행(A)이 형성되도록 하는데, 이 오버행(A)에 의해 후속공정인 바닥 게이트스페이서막(120')이 제거되는 동안 게이트스택(110) 측벽의 게이트스페이서막(120)이 보호된다. 희생절연막(170)을 도핑되지 않은 실리케이트 글라스(USG)로 형성하는 경우, 그 두께는 대략 200 내지 800Å이 되도록 한다.
다음에 도 6을 참조하면, 건식식각방법을 사용한 블랑켓(blanket)식각을 수행하여, 셀영역 내에서 버퍼절연막(150) 위에 배치된 희생절연막(170)과, 주변회로영역에서 바닥 게이트스페이서막(120) 및 게이트스택(110) 상부표면 위에 배치된 희생절연막(170)을 제거한다. 이때, 선택비가 13 이상인 자기정렬컨택(SAC) 식각을 이용하므로, 바닥 게이트스페이서막(120')은 노출되는 반면에, 게이트스택(110) 측벽의 게이트스페이서막(120) 위에 배치된 희생절연막(170)은 상부의 오버행(도 5의 A)으로 인해 일정 두께 이상으로 남게 된다. 경우에 따라서는 바닥 게이트스페이서막(120') 위에도 얇은 두께의 희생절연막(170)이 남을 수도 있다.
다음에 도 7을 참조하면, 자연산화막 또는 일부 남아 있을 수 있는 희생절연막을 제거하기 위하여 300:1로 희석된 BOE(Buffer Oxide Etchant)에 대략 2-50초동안 도 6의 결과물을 디핑(dipping)시킨다. 다음에 그 결과물을 대략 160℃의 인산(H3PO4)용액에 대략 2-10분 동안 디핑하여, 노출되어 있는 바닥 게이트스페이서막(120)을 제거한다. 게이트스페이서막(120)이 질화막으로 이루어지지 않은 경우, 상기 인산(H3PO4)용액 대신에 다른 용액이 사용될 수도 있다. 이 과정에서 게이트스택(110) 측벽의 게이트스페이서막(120)은 희생절연막(170)에 의해 보호된다. 비록 도면에는 게이트스택(110) 측벽의 게이트스페이서막(120) 위에 있는 희생절연막(170)도 제거되는 것으로 도시되었지만, 경우에 따라서 일정 두께의 희생절연막(170)이 남아 있을 수도 있다. 다음에 반도체기판(100)의 불순물영역(102)을 완전히 노출시 키기 위하여, 상기 결과물을 BOE에 대략 2-20초 동안 디핑시킨다.
다음에 도 8을 참조하면, 주변회로영역의 불순물영역(102) 위에 금속실리사이드막을 형성하기 위하여 전면에 금속막(180)을 형성한다. 금속실리사이드막으로서 코발트실리사이드막(CoSi2), 티타늄실리사이드막(TiSi2), 니켈실리사이드막(NiSi2), 백금실리사이드막(PtSi2) 또는 팔라듐실리사이드막(PdSi2)을 형성할 수 있다. 이 중에서 코발트실리사이드막(CoSi2)을 형성하는 경우, 금속막(180)은 물리적기상증착(PVD; Physical Vapor Deposition)방법을 사용하여 대략 80-250Å 두께의 코발트(Co)막으로 형성한다.
다음에 도 9를 참조하면, 상기 금속막(180) 위에 표면산화를 억제하기 위한 산화억제막(190)을 형성한다. 이 산화억제막(190)은 대략 50-100Å/100-200Å 두께의 티타늄/티타늄나이트라이드(Ti/TiN)막으로 형성한다. 그러나 경우에 따라서 다른 물질막으로 형성할 수 있거나, 또는 생략할 수도 있다는 것은 당연하다.
다음에 도 10을 참조하면, 통상의 실리사이드공정, 즉 금속열처리(RTA; Rapid Thermal Anneal)를 대략 600-1000℃의 범위 내에서 대략 5-20초간 수행하여 금속실리사이드막(200)을 형성한다. 그리고 산화억제막(190) 및 미반응 금속막(180)을 SC-1(Standard Cleaning-1)용액 또는 SPM(Sulfuric acid Peroxide Mixture)용액을 사용하여 제거한다.
지금까지 설명한 바와 같이, 본 발명에 따른 금속실리사이드막을 갖는 반도 체소자의 제조방법에 의하면, 주변회로영역에 대한 자기정렬컨택홀 형성을 위한 식각공정시 게이트스택 사이의 절연막만을 제거한 후, 상부에 오버행을 갖는 희생절연막을 증착하여 반도체기판 상부의 게이트스페이서막을 제거하는 동안 게이트스택 측벽의 게이트스페이서막은 상기 희생절연막에 의해 보호되도록 함으로써, 게이트스택 측벽의 게이트스페이서막의 손상을 방지할 수 있는 동시에 상기 식각에 의한 반도체기판의 손실을 최소화할 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (17)

  1. 반도체기판 위에 게이트스택이 배치되고, 상기 반도체기판 상부 및 게이트스택 측벽에 게이트스페이서막이 배치되며, 상기 게이트스택 사이에 절연막이 배치되는 구조체를 형성하는 단계;
    상기 절연막을 제거하여 상기 게이트스페이서막을 노출시키는 단계;
    상기 게이트스페이서막 위에 상부 모서리에 오버행(over hang)이 만들어지는 희생절연막을 형성하는 단계;
    상기 게이트스택 측벽의 게이트스페이서막 위의 희생절연막은 남고 상기 반도체기판 상부의 게이트스페이서막 위의 희생절연막은 제거되도록 상기 희생절연막의 일부를 제거하는 단계;
    상기 반도체기판 위의 게이트스페이서막을 제거하여 상기 게이트스택 사이의 반도체기판을 노출시키는 단계; 및
    상기 게이트스택 사이의 반도체기판의 노출면 위에 금속실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제1항에 있어서,
    상기 절연막을 제거하여 상기 게이트스페이서막을 노출시키는 단계는, 상기 절연막과 상기 게이트스페이서막과의 식각선택비가 13 내지 30:1 이상이 되는 방법을 사용하여 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제1항에 있어서,
    상기 희생절연막의 일부를 제거하는 단계는, 블랑켓 건식식각방법을 사용하여 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제1항에 있어서,
    상기 반도체기판 위의 게이트스페이서막을 제거하여 상기 게이트스택 사이의 반도체기판을 노출시키는 단계는, 상기 반도체기판 위의 게이트스페이서막이 제거되는 동안 상기 게이트스택 측벽의 게이트스페이서막이 상기 희생절연막에 의해 보호되도록 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제1항에 있어서,
    상기 게이트스페이서막은 질화막으로 형성하고, 상기 희생절연막은 도핑되지 않은 실리케이트 글라스(USG) 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제5항에 있어서,
    상기 도핑되지 않은 실리케이트 글라스(USG) 산화막은 200-800Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제5항에 있어서,
    상기 반도체기판 위의 게이트스페이서막을 제거하여 상기 게이트스택 사이의 반도체기판을 노출시키는 단계는, 습식식각방법을 사용하여 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제7항에 있어서,
    상기 습식식각방법은 인산(H3PO4)용액을 사용하여 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제7항에 있어서,
    상기 습식식각방법을 수행하기 전 및 후에 산화막 제거를 위한 습식식각을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 셀영역 및 주변회로영역을 갖는 반도체기판상에 게이트스택을 형성하는 단계;
    상기 셀영역 내의 게이트스택 측벽 및 주변회로영역 내의 반도체기판 표면과 게이트스택 측벽에 게이트스페이서막을 형성하는 단계;
    상기 게이트스택 사이를 절연막으로 채우는 단계;
    상기 셀영역 내의 절연막을 제거하고 랜딩플러그용 도전막의 적층 및 분리공 정을 수행하여 셀영역 내의 게이트스택 사이에 랜딩플러그를 형성하는 단계;
    상기 셀영역은 덮고 상기 주변회로영역은 노출시키는 마스크막패턴을 식각마스크로 한 식각으로 상기 주변회로영역의 절연막을 제거하는 단계;
    상기 랜딩플러그를 갖는 셀영역과 상기 절연막이 제거된 주변회로영역 전면에 상부 모서리에 오버행(over hang)이 만들어지는 희생절연막을 형성하는 단계;
    상기 셀영역 위의 희생절연막과 상기 주변회로영역의 기판상에 있는 희생절연막을 제거하여 상기 주변회로영역의 반도체기판 상부의 게이트스페이서막을 노출시키는 단계;
    상기 주변회로영역에서 노출된 게이트스페이서막을 제거하여 상기 주변회로영역의 게이트스택 사이의 반도체기판을 노출시키는 단계; 및
    상기 주변회로영역에서 노출된 반도체기판 표면에 금속실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  11. 제10항에 있어서,
    상기 셀영역은 덮고 상기 주변회로영역은 노출시키는 마스크막패턴을 식각마스크로 한 식각으로 상기 주변회로영역의 절연막을 제거하는 단계를 수행하기 전에 전면에 버퍼절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제10항에 있어서,
    상기 게이트스페이서막은 질화막으로 형성하고, 상기 희생절연막은 도핑되지 않은 실리케이트 글라스(USG) 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  13. 제12항에 있어서,
    상기 도핑되지 않은 실리케이트 글라스(USG) 산화막은 200-800Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제12항에 있어서,
    상기 셀영역 위의 희생절연막과 상기 주변회로영역의 기판상에 있는 희생절연막을 제거하는 단계는, 습식식각방법을 사용하여 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
  15. 제14항에 있어서,
    상기 습식식각방법은 인산(H3PO4)용액을 사용하여 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
  16. 제14항에 있어서,
    상기 습식식각방법을 수행하기 전 및 후에 산화막 제거를 위한 습식식각을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  17. 제10항에 있어서,
    상기 주변회로영역에서 노출된 게이트스페이서막을 제거하는 단계는, 상기 반도체기판 위의 게이트스페이서막이 제거되는 동안 상기 게이트스택 측벽의 게이트스페이서막이 희생절연막에 의해 보호되도록 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
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