JPH08102449A - 有機含有誘電率材料を用いた自己整合コンタクト - Google Patents

有機含有誘電率材料を用いた自己整合コンタクト

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JPH08102449A
JPH08102449A JP7213655A JP21365595A JPH08102449A JP H08102449 A JPH08102449 A JP H08102449A JP 7213655 A JP7213655 A JP 7213655A JP 21365595 A JP21365595 A JP 21365595A JP H08102449 A JPH08102449 A JP H08102449A
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dielectric layer
layer
conductors
cap
window
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JP7213655A
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Robert H Havemann
エィチ．ヘイブマン ロバート
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Texas Instruments Inc
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Texas Instruments Inc
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    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

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Abstract

(57)【要約】 【課題】 狭く深いすき間に自己整合コンタクトを形成
する。 【解決手段】 絶縁導体キャップ２８をもつ導体２６
が、薄いゲート酸化物２２を持つシリコン基板２０上に
形成される。好ましくは熱成長酸化物である共形誘電体
層３０が、この構造の上に堆積され、有機含有層３２と
無機キャップ層３４（ＣＶＤ，ＴＥＯＳ等）で覆われ
る。エッチ窓３８がフォトレジスト３６にパターンぎめ
され、マスクとして使われ、層３２をエッチストップと
して使って層３４をとおってキャップ窓３９をエッチン
グする。共形層３０をエッチストップとして使って、２
度目のエッチングが接点ウィンドウ４１の有機含有層３
２を除去する（更に好ましくは、フォトレジストを剥が
す）。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】参照の為、以下に共に譲渡された
米国特許出願を記す。 TIケース番号 出願番号 出願日 発明者 発明の名称 TI-19070 08/234,100 4/27/94 ヘイブマン 低誘電率誘電体を用いた自己 整合バイア TI-19071 08/234,009 4/27/94 ヘイブマン 重合材料にバイアを形成する 方法 本発明は半導体装置の形成に関し、更に詳細には半導体
装置上の自己整合接点（コンタクト）の形成に関連す
る。
【０００２】
【従来の技術及びその課題】半導体は、コンピュータお
よびテレビのような電子機器用の集積回路に広く使われ
ている。これらの集積回路では、多数のトランジスタが
単結晶シリコンチップの上に形成されており、複雑な機
能を行うと共にデータを記憶する。通常、集積回路は、
順に、トランジスタ・アクティブ領域を形成し、フィル
ムを絶縁し、半導体基板上に所定の配置された導電フィ
ルムがパターンぎめされることによって構成される。正
確に回路を機能させるために、アクティブ領域及びフィ
ルムの導電は正確に整合されなければならない。そのた
め、自己整合構造（feature ）（構造の配置は少なくと
も部分的に前に製造された構造の位置によって決定され
る）が非常に望まれている。
【０００３】非常に密度の高い回路配置を達成するた
め、導体間のスペースができるだけ小さく、できるだけ
低い導電レベル（典型的にトランジスタゲートを有す
る）を形成することがしばしば必要とされる。都合の悪
いことに、このようなスペーシングは、例えば、導体間
の狭いすき間に位置するソース／ドレイン活性領域への
電気的接点などに必要な自己整合接点（ＳＡＣＴ）を作
ることがある。近接する構造間に直接ＳＡＣＴを形成す
る方法のひとつは、ボリンガー他らによる、１９９３年
４月６日発行の米国特許番号５，２００，３５８号に記
載されている。この方法によると、第１及び第２の誘電
体層は、ゲートレベル導電構造の上に堆積（deposit ）
される。選択されたエッチング工程が用いられ、導電構
造間に接点孔を開ける。この選択されたエッチング工程
は、第１の誘電体層から材料を除去するよりも早く、第
２の誘電体層から材料を除去するように設計される。窒
化シリコン及び二酸化シリコン（異なる種類の）が誘電
体層に用いられ、このような誘電体の組合せに最もよい
エッチング選択比率は約１０：１である。
【０００４】上記特許に示したような方法は、一般的
に、導体構造間のすき間の縦横比（すき間の高さと幅の
比率）が低いときに有効であり、縦横比が大きくなるに
従って（一般的に、素子形状が小さくなるときにおこ
る）、接点ウィンドウのエッチングの間、下にある導電
構造に孔を開けないように絶縁保護するように、第１の
誘電体層の厚さを更に厚くしなければいけない。幾つか
の形状においては、この方法はこのような自己整合接点
を形成する信頼性には無効なものとなり、例えば、誘電
体層の限られた選択及びエッチング異方性の制約（例え
ば、垂直のような、一方向のみのエッチングが可能であ
ること）のため、縦横比の大きいすき間には、このよう
な工程は難しい。
【０００５】
【課題を解決するための手段及び作用】本発明は、半導
体装置の自己整合接点を形成する方法及び構成に関連す
る。
【０００６】第１の自己整合接点の設計は、狭く縦横比
の大きいすき間（幅が0.5 μm より狭く、縦横比は２：
１より大きい）で信頼性のある接点を形成することが可
能であるということは明白である。しかし、本発明は、
一般に、ＳＡＣＴの以下のような利点を提供し得る。Ｓ
ＡＣＴと隣接する導体との間の絶縁体として用いられる
熱酸化物のような高品質の共形（conformal ）誘電体で
あって、この酸化物は容量蓄積ノードを励起するために
比較的薄く（ＤＲＡＭの用途等）、これらの絶縁体の
『ノッチング』を防ぎ、非常によいすき間埋め込み、平
面化、比較的低い誘電率を有し、及び酸化物に対するエ
ッチング選択比が100:1 より大きい誘電体とを提供し得
る。これら及び他の利点は、本明細書を読むことによっ
て明白になるであろう。
【０００７】有機含有材料は、一般的に、半導体誘電体
として用いることができないという欠点が多く確認され
ている。欠点には、中間温度（一般に５００度より低
い）での不安定及び出ガス（out-gassing ）、蒸着する
ことが好ましい場合の湿式による適用、さらにフォトレ
ジストを剥がす操作に耐えることができないことがあ
る。しかし、現在、ある種の有機含有材料は、酸化物や
窒化物等の材料に完全に有効であり、エッチングの影響
を実質的に受けないということがわかっており、逆に、
本発明は、露出した無機誘電体（例えば、酸化物や窒化
物）に実質的に影響を与えずに、選択的に有機含有材料
を除去するエッチング工程を含む。
【０００８】結果として、本発明は、半導体装置の上に
自己整合接点を形成する方法を含む。この方法におい
て、所定の高さの２つの導体が基板の上に提供され、好
ましくは、少なくともＳＡＣＴが形成される付近に絶縁
導体キャップをそれぞれ有する。これらの導体は、所定
のスペースで隔てられていることが好ましい。これらの
導体と周囲の基板の上に共形誘電体層が形成され、それ
により、導体間に所定の幅の絶縁されたすき間が作られ
る。その後、好ましくは、導体を完全に覆い、絶縁され
たすき間を埋めるに十分な深さまで、導体の上に有機含
有誘電体層が堆積される。無機キャップ層が、その後、
有機含有誘電体層の上に堆積される。キャップ窓がキャ
ップ層をとおってエッチングされ、好ましくは有機含有
誘電体層をエッチ・ストップとして使って、絶縁された
すき間に実質的に垂直に整合される。次に、好ましくは
キャップ窓をマスクとして用い、共形誘電体層材料に実
質的に影響しないエッチャントを用いて、接点ウィンド
ウが有機含有誘電体層をとおってエッチングされる。
【０００９】接点がすき間内の基板に作られる場合、こ
れらの工程の後、共形層の短時間異方性エッチングがさ
れることが望ましい（その後、基板への電気的接点を形
成するすき間の導電材料のデポジションが続いてもよ
い）。この絶縁導体キャップは、主に、二酸化シリコ
ン、窒化シリコン、又はオキシ窒化シリコンから構成さ
れることが好ましい。共形誘電体層は、同様に二酸化シ
リコン、窒化シリコン、又はオキシ窒化シリコン（及び
熱成長酸化物から構成されることが最も好ましい）の一
つ以上の複合体から構成されることが好ましい。処理工
程を助けるため、有機含有誘電体層エッチング工程はキ
ャップ層の上部にあるいかなるフォトレジストも剥がす
ことが望ましい。
【００１０】本発明は、更に、基板上に形成され、所定
の長さにわたって実質的に平行であり、所定のスペース
で隔てられた２つの導体をもつ自己整合接点のための構
造を提供する。これらの導体は、少なくとも自己整合接
点の付近の絶縁導電キャップを含むことが望ましい。こ
の構造体は、更に、２つの導体の少なくとも向かい合う
側に付着する共形誘電体層を有し、これにより、導体間
に所定の幅の絶縁されたすき間が作られる（工程の簡略
化のため、共形層は導体又は基板の他の部分にも見られ
得る）。この構造体は、更に、少なくとも所定の長さの
一区分に沿って、絶縁されたすき間に配置された導電材
料を有する。この構造体は、更に、絶縁されたすき間
の、導電材料で充填されてない部分に配置された有機含
有誘電体層を含む。無機キャップ層は、有機含有誘電体
層上に堆積され得る。
【００１１】導電材料は、導体間のすき間内の基板に接
点し得る。２つの導体は、複数の導電サブ層（ポリシリ
コン下側層及びポリサイド上側層が好ましい）を有し得
る。有機含有層は、１０重量％から１００重量％の有機
材料を含み、残りは実質的に二酸化シリコンから構成さ
れることがことが望ましい。
【００１２】
【実施例】図１に、本発明によるＳＡＣＴ形成方法を示
す。図１（Ａ）において、薄いゲート酸化物２２（例え
ば熱成長二酸化シリコン）が基板２０上に示されてい
る。ケイ化耐火金属上側層（refractory metal silicid
e overlayer ）（図示していない）をもつポリシリコン
であり得る誘電体層１６が、ゲート酸化物上に堆積さ
れ、例えば、付加的な熱成長酸化物であり得る絶縁層１
８が続く。
【００１３】図１（Ｂ）は、周知の方法によってパター
ンぎめ及びエッチングして、２つの導体２６を形成した
後の構造を示し、絶縁導電キャップ２８を有し、比較的
縦横比の大きい（図の縦横比は1.4:1 ）すき間２４によ
って隔てられる。図１（Ｃ）は、ゲート酸化物２２、導
体２６、及び導電キャップ２８の上の共形誘電体層３０
（例えば熱成長酸化物）を示す。層３０は導体２６の壁
に付着（adhere）して、絶縁されたすき間２９を形成す
る。 誘電体層３０のデポジションがすき間２４（図１
（Ｂ））の幅のわずか１５％の厚さであるため、絶縁さ
れたすき間２９の縦横比は2:1 で示され、薄い誘電体層
３０のみを必要とする方法が望ましいことを示してい
る。
【００１４】図１（Ｄ）では幾つかの付加層を示し、一
つ目は有機含有誘電体層３２であり、望ましくは絶縁さ
れたすき間２９を満たして導体２６（共形層３０を含
む）を覆うように堆積される。層３２は、３０〜４０重
量％の有機ポリマーを含む、例えばアライドシグナル５
１５シリーズのような低誘電率（誘電率は約２）ＳＯＧ
のようなスピン・オン・ガラス（ＳＯＧ）から構成され
てもよい。有機含有層３２を提供し乾燥させた後、全て
の中間構造は、例えば４２５度で６０分間ニトロゲン雰
囲気中でアニールされることが好ましい。その後、無機
キャップ層３４が、テトラエトキシシラン（ＴＥＯＳ）
からの二酸化シリコンのプラズマ励起化学蒸着法（ＣＶ
Ｄ）を含む周知の方法のひとつによって、層３２の上に
堆積される。一般的に、キャップ層が後のエッチング工
程において全て除去されてしまわない様に設計すべきで
ある。その後、フォトレジスト層３６が、パターンぎめ
の準備でキャップ層３４の上に提供され得る。
【００１５】図１（Ｅ）は、フォトレジスト層３６に形
成されたエッチ窓３８を示す。このエッチ窓は、絶縁さ
れたすき間２９より幅が広く、絶縁されたすき間２９に
実質的に垂直に整合されることが好ましい。図１（Ｆ）
は、キャップ層３４をエッチングしてキャップ窓３９を
つくるためのパターンをエッチング窓３８が提供するこ
とを示す。好ましくは、有機含有層３２はこの工程のエ
ッチストップとして機能する。例えば、商用に有効なア
プライド・マテリアルのオメガ−センチュラ５３００の
様な、高密度プラズマ（ＨＤＰ）リアクターでフロロカ
ーボン・エッチャント（例えばＣ2 Ｆ6 ）が、ＴＥＯＳ
酸化物、例えば層３４をエッチングし、同様の有機含有
する例のアライドシグナル５１５シリーズ（例えば層３
２）を実質的にエッチングすることはないことがわかっ
ている。
【００１６】キャップ窓３９は、適切な異方性（実質的
に一方向で、通常垂直方向）エッチングによって、有機
含有層３２をとおって接点ウィンドウをエッチングする
ためのパターンを提供する。図１（Ｇ）に示すように、
接点ウィンドウ４１は好ましくは有機含有層３２をとお
ってエッチングされ、キャップ窓３９の直接下にある層
３２の部分をクリーニングし、層３０の上で留めること
が望ましい。このエッチングは、前述のＨＤＰリアクタ
ーで、例えば酸素プラズマエッチングを使って成され得
る。都合のよいことに、このエッチングは同時に装置か
らフォトレジスト３６を剥がすためにも使うことができ
る。フォトレジストを除去した後は、キャップ層３４は
固いマスクとして機能し、接点ウィンドウ３８以外の領
域で酸素プラズマエッチングが有機含有層に影響を及ぼ
さないようにすることに留意されたい。
【００１７】図１（Ｈ）に示すように、短時間異方性エ
ッチングはすき間底部４３から共形層３０及びゲート酸
化物２２を除去し得る。このようなエッチングは、図示
するように、特に同様の材料が層３０及び３４に使われ
る場合、キャップ層３４を薄くすることがある。図示す
るように、接点ウィンドウが大きく／又は誤整合のため
に角が露出されているため、一般的に、このエッチング
も導体２６の上の角を覆う層３０をアタックする。この
状況は単に上述の導体２６にエッチ・マージンを提供す
るため絶縁導体キャップ２８を必要とするか、あるいは
導体２６が共形層３０のエッチングによって露出され、
それにより最終構造で短絡が形成され得る。最後に図１
（Ｉ）に示すように、導電材料（例えばタングステン上
側層をもつ耐火金属下側層から構成される複合体）で形
成された接点プラグ４０が、キャップ窓３９と接点ウィ
ンドウ４１（窓３９の下にある絶縁されたすき間２９の
部分を含む）に堆積され、すき間底部４３で基板との接
点を形成する。
【００１８】第２のＳＡＣＴの実施例を図２（Ａ）〜２
（Ｄ）に示す。図２（Ａ）に示すように、中間構造が例
えば図１（Ｃ）と同様の方法で構成され得る。しかし、
その後、中間層は周知の方法で異方性エッチングされ、
水平方向に露出された表面から共形誘電体３０（及び可
能であればゲート酸化物２２）が除去される。この工程
は、導体キャップ２８（図示）を薄くすることがある。
導体２６の側壁に堆積された共形誘電体３０も、この時
点で薄くされ得る（例えば、基板２０にイオン注入を整
合するために周知の方法で層３０が用いられる場合、層
３０は絶縁されたすき間２９の縦横比を小さくするた
め、注入後に薄くすることが必要になり得る）。
【００１９】続いて、その他の材料が例えば熱酸化物又
は窒化シリコンを用いて（図２（Ｃ）参照）、共形誘電
体上側層４２として堆積され得る。この層は、酸素プラ
ズマエッチングが絶縁されたすき間２９から有機含有材
料を除去する間、基板２０の最小限の保護を提供する。
図２（Ｄ）は、第１の実施例と同様に、付加的な堆積及
びパターンぎめした後のこの実施例を示す。しかし、非
常に薄い上側層４２が基板２０への接点ウィンドウを開
けるために除去されるため、従来行われていた導電キャ
ップ２８のノッチングは事実上なくなる。共形層３０と
上側層４２は材料が異なる場合（例えば熱酸化物及び窒
化物）、２つの材料の間の選択の関係は導電キャップ２
８が非常に薄い構造を設計するように用いられ得る。
【００２０】例えば、基板への接点が必要とされない場
合（幾つかのキャパシタの例など）、導体キャップ２８
を全て実施例から除くことも可能である。図３におい
て、大型キャップ窓３９を持つ例が示され、導体２６上
に絶縁キャップ及び薄い共形層３０（下にある基板の信
頼性のあるカバーを作ることが可能な程度薄い）はな
い。前述の酸素プラズマエッチングを非常に高く選択す
ることにより、層３０を邪魔することなく接点ウィンド
ウ４１（下にある絶縁すき間２９の部分を含む）の有機
含有層３２を完全に除去することができる。その後、接
点プラグ４０は窓４１に堆積される。接点プラグ４０と
導体２６との間の絶縁体の厚さをうすくすることによっ
て（特に、導体２６のすぐ上部は従来は厚さがノッチン
グを補償するために厚くなければならなかった）、この
実施例は接点４０と導体２６との間に大きな静電容量を
提供することができる。
【００２１】図４は本発明の実施例の上面図であり、本
発明の他の利点を示す。接点プラグ４０は、導体２６間
（図示していないが、例えば層３０を含む）のすき間２
９の好ましくは横方向の一部を占めるが、これらの導体
は典型的に、接点プラグを十分越えて縦方向に伸びる。
このような場合、多くの有機含有誘電体の低誘電率特性
（酸化物又は窒化物と比較して）は、接点以外の場所
で、隣り合う導体２６間の好ましくない静電容量による
クロストーク、スイッチ遅延、電力消費を有利に減らし
得る。このような考慮は、縦横比が大きく、近接に位置
している導体において特に重要になっており、本発明の
実施が理想的に適している。
【００２２】下記の表は、幾つかの実施例を図面を参照
してまとめたものである。
【００２３】
【表１】 ここに記述された例は限定的なものではなく説明の為に
記述されており、本発明は、限定的に解釈されることを
意図しているのではない。本発明は、本発明の範囲を逸
脱しないあらゆる工程を含むことを意図している。例え
ば、本発明を実施する間、ドーパントは様々な時点で基
板に注入（introduce ）され得る。ゲート酸化物は、本
発明に重要なものではなく、例えばフィールド酸化物上
に構成された導体を使って本発明を実施することもでき
る。有機含有層又はキャップ層のいずれも、例えば化学
−機械式研磨技術又はブランケット・エッチバック技術
によって本発明の実施中に平面化され得る。以上の説明
に関して更に次の項を開示する。
【００２４】（１） 半導体装置上に自己整合接点を形
成する方法であって、（ａ） 基板上に所定の高さの２
つの導体を提供し、前記導体は所定の距離をおいて配置
され、（ｂ） 前記導体及び前記基板の上に共形誘電体
層を形成し、それによって前記導体間に所定の幅の絶縁
されたすき間を形成し、（ｃ） 前記導体及び前記基板
の上に、前記導体を完全に覆って前記絶縁されたすき間
を満たすのに十分な深さまで有機含有誘電体層を堆積
し、（ｄ） 前記有機含有誘電体層の上に無機キャップ
層を堆積し、（ｅ） 前記キャップ層をとおってキャッ
プ窓をエッチングし、前記キャップ窓は前記すき間と実
質的に垂直に整合しており、（ｆ） 前記キャップ窓を
接点ウィンドウのマスクとして用い、前記共形誘電体層
に実質的な影響を及ぼさないエッチャントを用いて、前
記有機含有誘電体層をとおって前記接点ウィンドウをエ
ッチングし、それにより前記接点ウィンドウの低い部分
が横方向に前記絶縁されたすき間に制限され、前記共形
誘電体層が前記エッチング工程によって実質的にそのま
ま残される工程を含む方法。
【００２５】（２） 前記第１項に記載の方法におい
て、前記導体はそれぞれ絶縁導電キャップを有する方
法。
【００２６】（３） 前記第２項に記載の方法におい
て、前記接点ウィンドウの前記共形誘電体層の露出され
た部分を異方性エッチングして、前記絶縁されたすき間
の少なくとも一部分の前記基板を露出し、前記接点ウィ
ンドウの導電材料を堆積して、前記基板に電気的接点を
供給する工程を更に含む方法。
【００２７】（４） 前記第１項に記載の方法におい
て、前記共形誘電体層を形成する工程は、（ａ） 前記
導体及び前記基板の上に共形に誘電材料を堆積し、
（ｂ） 前記誘電材料が前記導体と前記基板の水平表面
から実質的に除去されるように前記誘電材料を異方性エ
ッチングし、（ｃ） 前記導体と前記基板の上に共形誘
電体上側層を堆積することを含む方法。
【００２８】（５） 前記第１項に記載の方法におい
て、前記キャップ窓の幅が前記絶縁されたすき間の前記
幅を越える方法。
【００２９】（６） 前記第１項に記載の方法におい
て、前記共形誘電体層は、熱成長酸化物、ＣＶＤ二酸化
シリコン、ドープされた酸化物、窒化シリコン、オキシ
窒化シリコンのグループ又はこれらの組合せの中から選
ばれた材料から成る方法。
【００３０】（７） 前記第１項に記載の方法におい
て、前記キャップ層の上に重なるパターンぎめされたフ
ォトレジスト層が用いられ、前記キャップ層をとおって
キャップ窓を前記エッチングする工程を促し、前記有機
含有誘電体層をとおって接点ウィンドウをエッチングす
る前記工程は、同時に前記フォトレジスト層を除去する
方法。
【００３１】（８） 前記第１項に記載の方法におい
て、前記有機含有誘電体層の有機含有率は、１０重量％
から１００重量％である方法。
【００３２】（９） 前記第８項に記載の方法におい
て、前記有機含有誘電体層の有機は、実質的に二酸化シ
リコンから成る方法。
【００３３】（１０） 前記第１項に記載の方法におい
て、前記有機含有誘電体層は前記キャップ層をとおって
接点ウィンドウを前記エッチングする工程でエッチスト
ップとして機能する方法。
【００３４】（１１） 半導体装置上に自己整合接点を
形成する方法であって、（ａ） 基板上に所定の高さの
２つの導体を供給し、前記導体は所定の距離をおいて配
置され、前記導体は絶縁導電キャップを有し、（ｂ）
前記導体及び前記基板の上に共形誘電体層を形成し、そ
れによって前記導体間に所定の幅の絶縁されたすき間を
形成し、（ｃ） 前記導体及び前記基板の上に、前記導
体を完全に覆って前記絶縁されたすき間を満たすのに十
分な深さまで有機含有誘電体層を堆積し、（ｄ） 前記
有機含有誘電体層の上に無機キャップ層を堆積し、
（ｅ） 前記キャップ層の上にフォトレジスト層を堆積
し、前記フォトレジスト層をとおってエッチ窓をパター
ンぎめし、前記エッチ窓は前記絶縁されたすき間と実質
的に垂直に整合し、前記絶縁されたすき間より幅が広
く、（ｆ） 前記エッチ窓をキャップ窓用のマスクとし
て用い、前記有機含有誘電体層をエッチストップとして
用いて、前記キャップ層をとおって前記キャップ窓をエ
ッチングし、（ｇ） 前記キャップ窓を接点ウィンドウ
用のマスクとして用い、前記共形誘電体層に実質的な影
響を及ぼさないエッチャントを用いて、前記有機含有誘
電体層をとおって前記接点ウィンドウをエッチングし、
前記前記エッチング工程は更に前記フォトレジスト層を
除去し、（ｈ） 前記接点ウィンドウの前記共形誘電体
層の露出された部分を異方性エッチングして、前記絶縁
されたすき間の少なくとも一部分の基板を露出させ、
（ｉ） 前記接点ウィンドウの導体材料を堆積して前記
基板に電気的接点を提供し、それにより前記基板への電
気的接点は前記絶縁されたすき間によって横方向に位置
され、固体の二酸化シリコン誘電体に比べ前記導体間の
容量接点は減少する工程とを更に含む方法。
【００３５】（１２） 第１１項に記載の方法におい
て、無機キャップ層を堆積する前記工程の前に、ブラン
ケットエッチバックで前記有機含有層を薄くすることを
更に含む方法。
【００３６】（１３） 半導体装置上の自己整合接点で
あって、（ａ） 基板上に形成された２つの導体であっ
て、前記導体は所定の長さにわたって実質的に平行であ
り、前記導体は前記所定の長さにわたって所定の間隔で
離れて配置され、（ｂ） 前記２つの導体の少なくとも
向かい合う側に付着する共形誘電体層であって、それに
より前記導体間に所定の幅の絶縁されたすき間をつく
り、（ｃ） 前記絶縁されたすき間に配置された導電材
料であって、前記導伝材料は少なくとも前記所定の長さ
の１区域に沿って配置され、（ｄ） 前記絶縁されたす
き間の前記セクション以外の前記絶縁されたすき間の部
分に配置された有機含有誘電体層とを有する自己整合接
点。
【００３７】（１４） 第１３項に記載の自己整合接点
であって、前記有機含有誘電体層上に配置された無機キ
ャップ層を更に含む自己整合接点。
【００３８】（１５） 第１３項に記載の自己整合接点
であって、前記導体は少なくとも前記自己整合接点の付
近に絶縁導電キャップを有する自己整合接点。
【００３９】（１６） 第１３項に記載の自己整合接点
であって、前記導電材料は前記基板に電気接点を供給す
る自己整合接点。
【００４０】（１７） 第１３項に記載の自己整合接点
であって、前記導体の導電部分は、ポリシリコン下側層
とケイ化耐火金属上側層とからなる。
【００４１】（１８） 第１３項に記載の自己整合接点
であって、前記導電材料は、ポリシリコン、アルミニウ
ム、銅、チタン、タングステン、タンタル、窒化チタニ
ウム、ケイ化耐火金属のグループ、又はこれらの組合せ
の中から選ばれた材料から成る。
【００４２】（１９） 狭く深いすき間で信頼性のある
自己整合接点（ＳＡＣＴ）を形成する有機誘電材料を有
する半導体装置及びその製造方法を開示する。一実施例
において、絶縁導体キャップ２８をもつ導体２６が、薄
いゲート酸化物２２を持つシリコン基板２０上に形成さ
れる。好ましくは熱成長酸化物である共形誘電体層３０
が、この構造の上に堆積され、有機含有層３２と無機キ
ャップ層３４（ＣＶＤ，ＴＥＯＳ等）で覆われる。エッ
チ窓３８がフォトレジスト３６にパターンぎめされ、マ
スクとして使われ、層３２をエッチストップとして使っ
て層３４をとおってキャップ窓３９をエッチングする。
共形層３０をエッチストップとして使って、２度目のエ
ッチングが接点ウィンドウ４１の有機含有層３２を除去
する（更に好ましくは、フォトレジストを剥がす）。共
形層３０をすき間底部４３から取り除くために短時間異
方性エッチングが使われ得る。その後、基板への電気的
接点を作るために導電材料４０を用いる。
【図面の簡単な説明】
【図１】 本発明の方法によって作られた自己整合接点
の第１の実施例の断面立面図。
【図２】 共形層が複数の工程で構成される第２の実施
例の断面立面図。
【図３】 接点のつくられていない基板の実施例の断面
立面図。
【図４】 横方向に位置する接点を示す典型的な実施例
（上述の実施例のいずれも適用できる）の上面図。
【符号の説明】
２０ 基板 ２２ 酸化物 ２６ 導体 ２８ 絶縁キャップ ３０ 共形誘電体層 ３２ 有機含有層 ３４ 無機キャップ層 ３６ フォトレジスト ４０ 導電材料 ４１ 接点ウィンドウ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 21/336

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置上に自己整合接点を形成する
    方法であって、 （ａ） 基板上に所定の高さの２つの導体を提供し、前
    記導体は所定の距離をおいて配置され、 （ｂ） 前記導体及び前記基板の上に共形誘電体層を形
    成し、それによって前記導体間に所定の幅の絶縁された
    すき間を形成し、 （ｃ） 前記導体及び前記基板の上に、前記導体を完全
    に覆って前記絶縁されたすき間を満たすのに十分な深さ
    まで有機含有誘電体層を堆積し、 （ｄ） 前記有機含有誘電体層の上に無機キャップ層を
    堆積し、 （ｅ） 前記キャップ層をとおってキャップ窓をエッチ
    ングし、前記キャップ窓は前記すき間と実質的に垂直に
    整合しており、 （ｆ） 前記キャップ窓を接点ウィンドウのマスクとし
    て用い、前記共形誘電体層に実質的な影響を及ぼさない
    エッチャントを用いて、前記有機含有誘電体層をとおっ
    て前記接点ウィンドウをエッチングし、それにより前記
    接点ウィンドウの低い部分が横方向に前記絶縁されたす
    き間に制限され、前記共形誘電体層が前記エッチング工
    程によって実質的にそのまま残される工程を含む方法。
  2. 【請求項２】 半導体装置上の自己整合接点であって、 （ａ） 基板上に形成された２つの導体であって、前記
    導体は所定の長さにわたって実質的に平行であり、前記
    導体は前記所定の長さにわたって所定の間隔で離れて配
    置され、 （ｂ） 前記２つの導体の少なくとも向かい合う側に付
    着する共形誘電体層であって、それにより前記導体間に
    所定の幅の絶縁されたすき間をつくり、 （ｃ） 前記絶縁されたすき間に配置された導電材料で
    あって、前記導伝材料は少なくとも前記所定の長さの１
    区域に沿って配置され、 （ｄ） 前記絶縁されたすき間の前記セクション以外の
    前記絶縁されたすき間の部分に配置された有機含有誘電
    体層とを有する自己整合接点。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005510872A (ja) * 2001-11-26 2005-04-21 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド シリコン欠乏雰囲気中のｐｅｃｖｄプロセスを用いた、金属ゲート電極のための酸窒化物スペーサの形成方法
JP2007074004A (ja) * 2001-09-28 2007-03-22 Sharp Corp 層間絶縁構造およびその形成方法
US7579647B2 (en) 2000-08-11 2009-08-25 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device having memory cell array suitable for high density and high integration

Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5891784A (en) * 1993-11-05 1999-04-06 Lucent Technologies, Inc. Transistor fabrication method
US6495470B2 (en) * 1994-11-18 2002-12-17 Intel Corporation Contact and via fabrication technologies
JP2663900B2 (ja) * 1995-02-28 1997-10-15 日本電気株式会社 半導体装置の製造方法
JP2728025B2 (ja) * 1995-04-13 1998-03-18 日本電気株式会社 半導体装置の製造方法
US5759867A (en) * 1995-04-21 1998-06-02 International Business Machines Corporation Method of making a disposable corner etch stop-spacer for borderless contacts
JP3277103B2 (ja) * 1995-09-18 2002-04-22 株式会社東芝 半導体装置及びその製造方法
JP3703885B2 (ja) * 1995-09-29 2005-10-05 株式会社東芝 半導体記憶装置とその製造方法
JPH09129732A (ja) * 1995-10-31 1997-05-16 Nec Corp 半導体装置の製造方法
US6066555A (en) 1995-12-22 2000-05-23 Cypress Semiconductor Corporation Method for eliminating lateral spacer erosion on enclosed contact topographies during RF sputter cleaning
US6406998B1 (en) * 1996-02-05 2002-06-18 Micron Technology, Inc. Formation of silicided contact by ion implantation
US5856700A (en) * 1996-05-08 1999-01-05 Harris Corporation Semiconductor device with doped semiconductor and dielectric trench sidewall layers
US5854131A (en) * 1996-06-05 1998-12-29 Advanced Micro Devices, Inc. Integrated circuit having horizontally and vertically offset interconnect lines
US6083852A (en) 1997-05-07 2000-07-04 Applied Materials, Inc. Method for applying films using reduced deposition rates
US6127262A (en) * 1996-06-28 2000-10-03 Applied Materials, Inc. Method and apparatus for depositing an etch stop layer
JP3592870B2 (ja) * 1996-12-26 2004-11-24 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4086926B2 (ja) 1997-01-29 2008-05-14 富士通株式会社 半導体装置及びその製造方法
US6849557B1 (en) 1997-04-30 2005-02-01 Micron Technology, Inc. Undoped silicon dioxide as etch stop for selective etch of doped silicon dioxide
US5963841A (en) * 1997-08-01 1999-10-05 Advanced Micro Devices, Inc. Gate pattern formation using a bottom anti-reflective coating
FR2767223B1 (fr) * 1997-08-06 1999-09-17 Commissariat Energie Atomique Procede d'interconnexion a travers un materiau semi-conducteur, et dispositif obtenu
JPH1187653A (ja) 1997-09-09 1999-03-30 Fujitsu Ltd 半導体装置およびその製造方法
US6051881A (en) * 1997-12-05 2000-04-18 Advanced Micro Devices Forming local interconnects in integrated circuits
US6229174B1 (en) * 1997-12-08 2001-05-08 Micron Technology, Inc. Contact structure for memory device
US6054379A (en) * 1998-02-11 2000-04-25 Applied Materials, Inc. Method of depositing a low k dielectric with organo silane
US7804115B2 (en) * 1998-02-25 2010-09-28 Micron Technology, Inc. Semiconductor constructions having antireflective portions
US6274292B1 (en) * 1998-02-25 2001-08-14 Micron Technology, Inc. Semiconductor processing methods
US6153521A (en) 1998-06-04 2000-11-28 Advanced Micro Devices, Inc. Metallized interconnection structure and method of making the same
JP3080071B2 (ja) 1998-06-12 2000-08-21 日本電気株式会社 半導体装置及びその製造方法
KR100284535B1 (ko) * 1998-06-17 2001-04-02 윤종용 반도체장치의자기정렬콘택형성방법
US6040248A (en) * 1998-06-24 2000-03-21 Taiwan Semiconductor Manufacturing Company Chemistry for etching organic low-k materials
US6265315B1 (en) * 1998-06-24 2001-07-24 Taiwan Semiconductor Manufacturing Company Method for improving chemical/mechanical polish uniformity over rough topography for semiconductor integrated circuits
JP2000077625A (ja) * 1998-08-31 2000-03-14 Hitachi Ltd 半導体集積回路装置の製造方法
TW409344B (en) * 1998-09-02 2000-10-21 United Microelectronics Corp Method of producing shallow isolation trench
US6103612A (en) * 1998-09-02 2000-08-15 Micron Technology, Inc. Isolated interconnect studs and method for forming the same
US6281100B1 (en) 1998-09-03 2001-08-28 Micron Technology, Inc. Semiconductor processing methods
US6268282B1 (en) 1998-09-03 2001-07-31 Micron Technology, Inc. Semiconductor processing methods of forming and utilizing antireflective material layers, and methods of forming transistor gate stacks
TW429576B (en) * 1998-10-14 2001-04-11 United Microelectronics Corp Manufacturing method for metal interconnect
US6472335B1 (en) 1998-10-19 2002-10-29 Taiwan Semiconductor Manufacturing Company Methods of adhesion promoter between low-K layer and underlying insulating layer
US6828683B2 (en) 1998-12-23 2004-12-07 Micron Technology, Inc. Semiconductor devices, and semiconductor processing methods
US7235499B1 (en) * 1999-01-20 2007-06-26 Micron Technology, Inc. Semiconductor processing methods
US6534393B1 (en) * 1999-01-25 2003-03-18 Chartered Semiconductor Manufacturing Ltd. Method for fabricating local metal interconnections with low contact resistance and gate electrodes with improved electrical conductivity
US6258732B1 (en) 1999-02-04 2001-07-10 International Business Machines Corporation Method of forming a patterned organic dielectric layer on a substrate
US6274426B1 (en) * 1999-02-25 2001-08-14 Taiwan Semiconductor Manufacturing Company Self-aligned contact process for a crown shaped dynamic random access memory capacitor structure
US6114253A (en) * 1999-03-15 2000-09-05 Taiwan Semiconductor Manufacturing Company Via patterning for poly(arylene ether) used as an inter-metal dielectric
US6228707B1 (en) * 1999-06-21 2001-05-08 Philips Semiconductors, Inc. Semiconductor arrangement having capacitive structure and manufacture thereof
US7060584B1 (en) 1999-07-12 2006-06-13 Zilog, Inc. Process to improve high performance capacitor properties in integrated MOS technology
US6395631B1 (en) 1999-08-04 2002-05-28 Chartered Semiconductor Manufacturing Ltd. Low dielectric constant dielectric layer fabrication method employing hard mask layer delamination
KR100308619B1 (ko) * 1999-08-24 2001-11-01 윤종용 반도체 장치용 자기 정렬 콘택 패드 형성 방법
US7067414B1 (en) 1999-09-01 2006-06-27 Micron Technology, Inc. Low k interlevel dielectric layer fabrication methods
US6498399B2 (en) * 1999-09-08 2002-12-24 Alliedsignal Inc. Low dielectric-constant dielectric for etchstop in dual damascene backend of integrated circuits
US6395639B1 (en) * 1999-09-16 2002-05-28 Agere Systems Guardian Corporation Process for improving line width variations between tightly spaced and isolated features in integrated circuits
US6440860B1 (en) 2000-01-18 2002-08-27 Micron Technology, Inc. Semiconductor processing methods of transferring patterns from patterned photoresists to materials, and structures comprising silicon nitride
US6372636B1 (en) * 2000-06-05 2002-04-16 Chartered Semiconductor Manufacturing Ltd. Composite silicon-metal nitride barrier to prevent formation of metal fluorides in copper damascene
US6500755B2 (en) * 2000-12-06 2002-12-31 Advanced Micro Devices, Inc. Resist trim process to define small openings in dielectric layers
KR100393970B1 (ko) * 2000-12-29 2003-08-06 주식회사 하이닉스반도체 반도체 소자의 금속 콘택 형성방법
US6537908B2 (en) * 2001-02-28 2003-03-25 International Business Machines Corporation Method for dual-damascence patterning of low-k interconnects using spin-on distributed hardmask
US6989108B2 (en) * 2001-08-30 2006-01-24 Micron Technology, Inc. Etchant gas composition
JP2004071705A (ja) * 2002-08-02 2004-03-04 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
DE10240423B4 (de) * 2002-09-02 2007-02-22 Advanced Micro Devices, Inc., Sunnyvale Halbleiterelement mit einem Feldeffekttransistor und einem passiven Kondensator mit reduziertem Leckstrom und einer verbesserten Kapazität pro Einheitsfläche und Verfahren zu dessen Herstellung
DE10259634B4 (de) * 2002-12-18 2008-02-21 Qimonda Ag Verfahren zur Herstellung von Kontakten auf einem Wafer
US20050085072A1 (en) * 2003-10-20 2005-04-21 Kim Hyun T. Formation of self-aligned contact plugs
KR100576463B1 (ko) * 2003-12-24 2006-05-08 주식회사 하이닉스반도체 반도체소자의 콘택 형성방법
US20100044804A1 (en) * 2008-08-25 2010-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Novel high-k metal gate structure and method of making
KR101372517B1 (ko) 2013-07-29 2014-03-07 한국세라믹기술원 내화성 커튼월용 경량 무기발포 내화보드
US9064801B1 (en) 2014-01-23 2015-06-23 International Business Machines Corporation Bi-layer gate cap for self-aligned contact formation

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4576900A (en) * 1981-10-09 1986-03-18 Amdahl Corporation Integrated circuit multilevel interconnect system and method
US4683024A (en) * 1985-02-04 1987-07-28 American Telephone And Telegraph Company, At&T Bell Laboratories Device fabrication method using spin-on glass resins
EP0296707A1 (en) * 1987-06-12 1988-12-28 Hewlett-Packard Company Incorporation of dielectric layers in a semiconductor
JPH0269936A (ja) * 1988-07-28 1990-03-08 Siemens Ag 半導体材料上の樹脂構造の形成方法
JP2556146B2 (ja) * 1989-09-19 1996-11-20 日本電気株式会社 多層配線
US5198298A (en) * 1989-10-24 1993-03-30 Advanced Micro Devices, Inc. Etch stop layer using polymers
US5037777A (en) * 1990-07-02 1991-08-06 Motorola Inc. Method for forming a multi-layer semiconductor device using selective planarization
JPH04127454A (ja) * 1990-09-18 1992-04-28 Nec Corp 半導体装置
US5100838A (en) * 1990-10-04 1992-03-31 Micron Technology, Inc. Method for forming self-aligned conducting pillars in an (IC) fabrication process
US5069747A (en) * 1990-12-21 1991-12-03 Micron Technology, Inc. Creation and removal of temporary silicon dioxide structures on an in-process integrated circuit with minimal effect on exposed, permanent silicon dioxide structures
JPH04239723A (ja) * 1991-01-23 1992-08-27 Nec Corp 半導体装置の製造方法
US5219793A (en) * 1991-06-03 1993-06-15 Motorola Inc. Method for forming pitch independent contacts and a semiconductor device having the same
US5200358A (en) * 1991-11-15 1993-04-06 At&T Bell Laboratories Integrated circuit with planar dielectric layer
US5246883A (en) * 1992-02-06 1993-09-21 Sgs-Thomson Microelectronics, Inc. Semiconductor contact via structure and method
KR950000660B1 (ko) * 1992-02-29 1995-01-27 현대전자산업 주식회사 고집적 소자용 미세콘택 형성방법
US5371047A (en) * 1992-10-30 1994-12-06 International Business Machines Corporation Chip interconnection having a breathable etch stop layer
US5393712A (en) * 1993-06-28 1995-02-28 Lsi Logic Corporation Process for forming low dielectric constant insulation layer on integrated circuit structure

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7579647B2 (en) 2000-08-11 2009-08-25 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device having memory cell array suitable for high density and high integration
JP2007074004A (ja) * 2001-09-28 2007-03-22 Sharp Corp 層間絶縁構造およびその形成方法
JP2005510872A (ja) * 2001-11-26 2005-04-21 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド シリコン欠乏雰囲気中のｐｅｃｖｄプロセスを用いた、金属ゲート電極のための酸窒化物スペーサの形成方法

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EP0700080A2 (en) 1996-03-06
EP0700080A3 (en) 1997-06-04
US5482894A (en) 1996-01-09

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