JPH05335505A - 接続構造の形成方法及び該接続構造の形成方法を用いた電子材料の形成方法 - Google Patents
接続構造の形成方法及び該接続構造の形成方法を用いた電子材料の形成方法Info
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- JPH05335505A JPH05335505A JP4162308A JP16230892A JPH05335505A JP H05335505 A JPH05335505 A JP H05335505A JP 4162308 A JP4162308 A JP 4162308A JP 16230892 A JP16230892 A JP 16230892A JP H05335505 A JPH05335505 A JP H05335505A
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Abstract
(57)【要約】
【目的】 セルフアラインで接続構造を形成でき、しか
も不要個所にエッチング残りが生じることを、比較的簡
単なプロセスを用いて、しかも再現性良く防止でき、よ
って配線ショート等の発生を防止できる接続構造及びか
かる接続構造を有する電子材料の製造方法を提供するこ
と。 【構成】 基体上の凸部（下層電極をなすゲート等）間
に接続を形成する接続構造の形成の際、凸部上の全面に
形成した絶縁膜上に第１の材料膜（ポリＳｉ等）を形成
しＩ、この上に該膜より異方性エッチング速度の大きい
第２の材料膜（ＰＳＧ、ＳＯＧ等）を形成しII、異方性
エッチングにより該第２の材料膜をパターニングして接
続を形成すべき凸部間に対応する位置に残しIII 、次い
で第２の材料膜よりエッチング速度の遅い第３の材料膜
（ＳｉＯ2 等）を形成しＶ、これをエッチングしVI、接
続を形成する VII。
も不要個所にエッチング残りが生じることを、比較的簡
単なプロセスを用いて、しかも再現性良く防止でき、よ
って配線ショート等の発生を防止できる接続構造及びか
かる接続構造を有する電子材料の製造方法を提供するこ
と。 【構成】 基体上の凸部（下層電極をなすゲート等）間
に接続を形成する接続構造の形成の際、凸部上の全面に
形成した絶縁膜上に第１の材料膜（ポリＳｉ等）を形成
しＩ、この上に該膜より異方性エッチング速度の大きい
第２の材料膜（ＰＳＧ、ＳＯＧ等）を形成しII、異方性
エッチングにより該第２の材料膜をパターニングして接
続を形成すべき凸部間に対応する位置に残しIII 、次い
で第２の材料膜よりエッチング速度の遅い第３の材料膜
（ＳｉＯ2 等）を形成しＶ、これをエッチングしVI、接
続を形成する VII。
Description
【０００１】
【産業上の利用分野】本発明は接続構造の形成方法及び
該接続構造の形成方法を用いた電子材料の形成方法に関
し、特に、複数の凸部を有する基体の該凸部間に接続を
形成する接続構造の形成方法、及びかかる接続構造を備
える電子材料の形成方法に関する。本発明は、例えば、
微細化・集積化した電子材料における接続構造の形成
や、かかる接続構造を有する半導体装置等（ＳＲＡＭそ
の他）の電子材料の製造方法として利用できる。
該接続構造の形成方法を用いた電子材料の形成方法に関
し、特に、複数の凸部を有する基体の該凸部間に接続を
形成する接続構造の形成方法、及びかかる接続構造を備
える電子材料の形成方法に関する。本発明は、例えば、
微細化・集積化した電子材料における接続構造の形成
や、かかる接続構造を有する半導体装置等（ＳＲＡＭそ
の他）の電子材料の製造方法として利用できる。
【０００２】
【従来の技術】従来、基体上に凸状に形成された下部電
極等、複数の凸部を有する基体の該凸部間に接続を形成
する手法として、いわゆるセルフアラインコンタクト形
成方法が知られている。この技術は、例えば、半導体装
置のゲート構造間に接続を形成する場合に用いられてい
る（このような技術については、例えば、特開昭６４−
２７２４５号公報参照）。
極等、複数の凸部を有する基体の該凸部間に接続を形成
する手法として、いわゆるセルフアラインコンタクト形
成方法が知られている。この技術は、例えば、半導体装
置のゲート構造間に接続を形成する場合に用いられてい
る（このような技術については、例えば、特開昭６４−
２７２４５号公報参照）。
【０００３】従来の技術においては、半導体基板等の基
体上に、例えばゲート酸化膜、ゲート材、オフセット絶
縁部から成るゲート電極を対形成し、このような構造の
両ゲート電極の間に、コンタクトをとることが行われて
いる。代表的なゲート構造としては、Ｓｉ基板上に二酸
化シリコンによりゲート酸化膜を形成し、ポリシリコン
をゲート材とし、オフセットＳｉＯ2 によりオフセット
部を形成する。ゲート材は、ポリシリコンとタングステ
ンシリサイド等のシリコン化物から成るいわゆるポリサ
イド構造をとるものであってもよい。
体上に、例えばゲート酸化膜、ゲート材、オフセット絶
縁部から成るゲート電極を対形成し、このような構造の
両ゲート電極の間に、コンタクトをとることが行われて
いる。代表的なゲート構造としては、Ｓｉ基板上に二酸
化シリコンによりゲート酸化膜を形成し、ポリシリコン
をゲート材とし、オフセットＳｉＯ2 によりオフセット
部を形成する。ゲート材は、ポリシリコンとタングステ
ンシリサイド等のシリコン化物から成るいわゆるポリサ
イド構造をとるものであってもよい。
【０００４】上記のような、基体上の複数の凸部（ゲー
ト電極）の、該凸部の間（ゲート電極とゲート電極との
間）において接続構造（コンタクト）を形成するのに、
従来は、次のようなセルフアラインコンタクト形成技術
が用いられている。まず、全面にＣＶＤＳｉＯ2 等によ
り絶縁膜を形成する。必要部以外に導電材が形成される
ことを防ぐために、まず全面を絶縁材でおおって、必要
部のみ開口し、そこにのみ導電材を形成して接続をとる
ようにするためである。次に絶縁材を全面エッチバック
して、凸部をなすゲートの側壁に、絶縁材のサイドウォ
ールを形成する。必要に応じイオン注入等によりＬＤＤ
領域形成及びソースドレイン形成を行い、不純物拡散領
域を形成する。
ト電極）の、該凸部の間（ゲート電極とゲート電極との
間）において接続構造（コンタクト）を形成するのに、
従来は、次のようなセルフアラインコンタクト形成技術
が用いられている。まず、全面にＣＶＤＳｉＯ2 等によ
り絶縁膜を形成する。必要部以外に導電材が形成される
ことを防ぐために、まず全面を絶縁材でおおって、必要
部のみ開口し、そこにのみ導電材を形成して接続をとる
ようにするためである。次に絶縁材を全面エッチバック
して、凸部をなすゲートの側壁に、絶縁材のサイドウォ
ールを形成する。必要に応じイオン注入等によりＬＤＤ
領域形成及びソースドレイン形成を行い、不純物拡散領
域を形成する。
【０００５】次に、ＳｉＯ2 等の層間膜をＣＶＤ等によ
り形成し、更に、レジストを形成して、接続を形成すべ
き凸部と凸部との間の領域（半導体基板上であれば、一
般に不純物拡散領域上の領域。その他基板上の配線部で
あることもある）が開口した構造のレジストパターンを
形成する。
り形成し、更に、レジストを形成して、接続を形成すべ
き凸部と凸部との間の領域（半導体基板上であれば、一
般に不純物拡散領域上の領域。その他基板上の配線部で
あることもある）が開口した構造のレジストパターンを
形成する。
【０００６】このレジストパターンをマスクにしてＲＩ
Ｅ等によりエッチングを行い、接続を形成すべき部分に
おいて基体が露出した構造を得、その後レジストを除去
する。
Ｅ等によりエッチングを行い、接続を形成すべき部分に
おいて基体が露出した構造を得、その後レジストを除去
する。
【０００７】次に、ポリシリコン等の電極材料（あるい
はアルミニウムやアルミニウム合金その他の配線材料で
ある場合もある）をこの上に成膜し、パターニングして
必要な電極パターンを形成する。これによって、配線接
続構造が完成する。
はアルミニウムやアルミニウム合金その他の配線材料で
ある場合もある）をこの上に成膜し、パターニングして
必要な電極パターンを形成する。これによって、配線接
続構造が完成する。
【０００８】上記従来技術では、セルフアラインで基板
の必要個所にコンタクトを形成することができるが、例
えば、凸部の接続部と逆の側の肩部から側壁にかけての
層間膜が急峻な立ち上がりになる結果、導電材料を形成
してパターニングした後、層間膜のこの急峻な側壁にお
いて導電材料が除去され切れないことがあり、その場合
導電材残りが生じ、ショート発生の原因となり、不良を
発生させるもととなる。
の必要個所にコンタクトを形成することができるが、例
えば、凸部の接続部と逆の側の肩部から側壁にかけての
層間膜が急峻な立ち上がりになる結果、導電材料を形成
してパターニングした後、層間膜のこの急峻な側壁にお
いて導電材料が除去され切れないことがあり、その場合
導電材残りが生じ、ショート発生の原因となり、不良を
発生させるもととなる。
【０００９】これについて、図９及び図１０を用いて詳
述すると、次のとおりである。平面図である図９に示す
ように、多結晶シリコン（本明細書中、ポリＳｉと表記
することもある）などで形成されたゲート電極等下層電
極である凸部１，２の間にコンタクトホール３〜５を形
成し、最下層の基板６と最上層の多結晶シリコンなどの
導電層７〜９とを接続しようとする場合、図９における
Ｙ−Ｙ′断面図である図１０を見てもわかるとおり、こ
の接続構造は凸部１，２をなす下層電極の段差を利用し
て接続孔４を形成する自己整合型接続構造である。この
ような構造の場合、導電層７〜９が同電位の場合は何も
問題はないとして、それぞれを絶縁する必要があるとき
は、導電層７〜９のエッチングが非常に困難である。自
己整合を形成するのに必要な下層電極の段差が逆に急峻
な側壁となり、異方性エッチングを行った場合のエッチ
ング残りを誘発するからである。図９にエッチング残り
を模式的に示し、符号Ａで示すが、これからも理解でき
るように、このようなエッチング残りＡは、ショートの
原因となる。
述すると、次のとおりである。平面図である図９に示す
ように、多結晶シリコン（本明細書中、ポリＳｉと表記
することもある）などで形成されたゲート電極等下層電
極である凸部１，２の間にコンタクトホール３〜５を形
成し、最下層の基板６と最上層の多結晶シリコンなどの
導電層７〜９とを接続しようとする場合、図９における
Ｙ−Ｙ′断面図である図１０を見てもわかるとおり、こ
の接続構造は凸部１，２をなす下層電極の段差を利用し
て接続孔４を形成する自己整合型接続構造である。この
ような構造の場合、導電層７〜９が同電位の場合は何も
問題はないとして、それぞれを絶縁する必要があるとき
は、導電層７〜９のエッチングが非常に困難である。自
己整合を形成するのに必要な下層電極の段差が逆に急峻
な側壁となり、異方性エッチングを行った場合のエッチ
ング残りを誘発するからである。図９にエッチング残り
を模式的に示し、符号Ａで示すが、これからも理解でき
るように、このようなエッチング残りＡは、ショートの
原因となる。
【００１０】この問題を解決しようとして、エッチング
残りを取りきるために段差を平坦化した場合、こんどは
自己整合を形成するのに必要な段差まで埋め込んでしま
い、コンタクトホールの形成が困難となる。
残りを取りきるために段差を平坦化した場合、こんどは
自己整合を形成するのに必要な段差まで埋め込んでしま
い、コンタクトホールの形成が困難となる。
【００１１】上述したように、セルフアラインコンタク
トは半導体装置等電子材料の小型化に有効であり、特に
記憶素子半導体に適用してメモリのセルサイズを縮小す
るのに有効であるが、これは上述のように急峻な側壁を
利用するため、電極（あるいは配線等）の加工の際に不
要な所にも導電材料が残ってしまい、ショート不良の原
因となっていた。
トは半導体装置等電子材料の小型化に有効であり、特に
記憶素子半導体に適用してメモリのセルサイズを縮小す
るのに有効であるが、これは上述のように急峻な側壁を
利用するため、電極（あるいは配線等）の加工の際に不
要な所にも導電材料が残ってしまい、ショート不良の原
因となっていた。
【００１２】
【発明の目的】本発明は上記問題点を解決して、セルフ
アラインで接続構造を形成でき、しかも不要個所にエッ
チング残りが生じることを、比較的簡単なプロセスを用
いて、しかも再現性良く防止でき、よって配線ショート
等の発生を防止できる接続構造の形成方法を提供するこ
とを目的とし、また、このような接続構造を有する電子
材料の製造方法を提供することを目的とする。
アラインで接続構造を形成でき、しかも不要個所にエッ
チング残りが生じることを、比較的簡単なプロセスを用
いて、しかも再現性良く防止でき、よって配線ショート
等の発生を防止できる接続構造の形成方法を提供するこ
とを目的とし、また、このような接続構造を有する電子
材料の製造方法を提供することを目的とする。
【００１３】
【問題点を解決するための手段】本出願の請求項１の発
明は、基体上の凸部間に接続を形成する接続構造の形成
方法であって、凸部上の全面に形成した絶縁膜上に第１
の材料膜を形成し、該第１の材料膜上に該第１の材料膜
より異方性エッチング速度の大きい第２の材料膜を形成
し、異方性エッチングにより該第２の材料膜をパターニ
ングして前記接続を形成すべき凸部間に対応する位置に
残し、次いで第２の材料膜よりエッチング速度の遅い第
３の材料膜を該パターニングされた第２の材料膜の位置
する場所以外の所に形成し、該第３の材料膜をエッチン
グし、その後、前記接続を形成すべき凸部間を開口して
接続を形成することを特徴とする接続構造の形成方法で
あって、これにより上記目的を達成するものである。
明は、基体上の凸部間に接続を形成する接続構造の形成
方法であって、凸部上の全面に形成した絶縁膜上に第１
の材料膜を形成し、該第１の材料膜上に該第１の材料膜
より異方性エッチング速度の大きい第２の材料膜を形成
し、異方性エッチングにより該第２の材料膜をパターニ
ングして前記接続を形成すべき凸部間に対応する位置に
残し、次いで第２の材料膜よりエッチング速度の遅い第
３の材料膜を該パターニングされた第２の材料膜の位置
する場所以外の所に形成し、該第３の材料膜をエッチン
グし、その後、前記接続を形成すべき凸部間を開口して
接続を形成することを特徴とする接続構造の形成方法で
あって、これにより上記目的を達成するものである。
【００１４】本出願の請求項２の発明は、第１の材料膜
がポリＳｉであり、第２の材料膜が不純物含有ガラスま
たは塗布ガラスであり、第３の材料膜がシリコン酸化物
である請求項１に記載の接続構造の形成方法であって、
これにより上記目的を達成するものである。
がポリＳｉであり、第２の材料膜が不純物含有ガラスま
たは塗布ガラスであり、第３の材料膜がシリコン酸化物
である請求項１に記載の接続構造の形成方法であって、
これにより上記目的を達成するものである。
【００１５】本出願の請求項３の発明は、前記第３の材
料膜のエッチングが等方性エッチングである請求項１ま
たは２記載の接続構造の形成方法であって、これにより
上記目的を達成するものである。
料膜のエッチングが等方性エッチングである請求項１ま
たは２記載の接続構造の形成方法であって、これにより
上記目的を達成するものである。
【００１６】本出願の請求項４の発明は、基体上の凸部
間に接続を形成する接続構造の形成工程を備える電子材
料の製造方法であって、凸部上の全面に形成した絶縁膜
上に第１の材料膜を形成し、該第１の材料膜上に該第１
の材料膜より異方性エッチング速度の大きい第２の材料
膜を形成し、異方性エッチングにより該第２の材料膜を
パターニングして前記接続を形成すべき凸部間に対応す
る位置に残し、次いで第２の材料膜よりエッチング速度
の遅い第３の材料膜を該パターニングされた第２の材料
膜の位置する場所以外の所に形成し、該第３の材料膜を
エッチングし、その後、前記接続を形成すべき凸部間を
開口して接続を形成することを特徴とする接続構造形成
工程を備える電子材料の製造方法であって、これにより
上記目的を達成するものである。
間に接続を形成する接続構造の形成工程を備える電子材
料の製造方法であって、凸部上の全面に形成した絶縁膜
上に第１の材料膜を形成し、該第１の材料膜上に該第１
の材料膜より異方性エッチング速度の大きい第２の材料
膜を形成し、異方性エッチングにより該第２の材料膜を
パターニングして前記接続を形成すべき凸部間に対応す
る位置に残し、次いで第２の材料膜よりエッチング速度
の遅い第３の材料膜を該パターニングされた第２の材料
膜の位置する場所以外の所に形成し、該第３の材料膜を
エッチングし、その後、前記接続を形成すべき凸部間を
開口して接続を形成することを特徴とする接続構造形成
工程を備える電子材料の製造方法であって、これにより
上記目的を達成するものである。
【００１７】本出願の請求項５の発明は、第１の材料膜
がポリＳｉであり、第２の材料膜が不純物含有ガラスま
たは塗布ガラスであり、第３の材料膜がシリコン酸化物
である請求項１に記載の電子材料の形成方法であって、
これにより上記目的を達成するものである。
がポリＳｉであり、第２の材料膜が不純物含有ガラスま
たは塗布ガラスであり、第３の材料膜がシリコン酸化物
である請求項１に記載の電子材料の形成方法であって、
これにより上記目的を達成するものである。
【００１８】本出願の請求項６の発明は、第１の材料膜
がシリコン系材料であり、第１の材料膜であるシリコン
系材料を処理して酸化膜とする工程を備える請求項４ま
たは５に記載の電子材料の製造方法であって、これによ
り上記目的を達成するものである。
がシリコン系材料であり、第１の材料膜であるシリコン
系材料を処理して酸化膜とする工程を備える請求項４ま
たは５に記載の電子材料の製造方法であって、これによ
り上記目的を達成するものである。
【００１９】本出願の請求項７の発明は、前記第３の材
料膜のエッチングが等方性エッチングである請求項１ま
たは２記載の電子材料の形成方法であって、これにより
上記目的を達成するものである。
料膜のエッチングが等方性エッチングである請求項１ま
たは２記載の電子材料の形成方法であって、これにより
上記目的を達成するものである。
【００２０】本出願の請求項８の発明は、半導体装置の
形成方法である請求項４ないし６のいずれか記載の電子
材料の形成方法であって、これにより上記目的を達成す
るものである。
形成方法である請求項４ないし６のいずれか記載の電子
材料の形成方法であって、これにより上記目的を達成す
るものである。
【００２１】本出願の請求項９の発明は、凸部が基体上
に形成されたゲート電極である請求項７に記載の電子材
料の形成方法であって、これにより上記目的を達成する
ものである。
に形成されたゲート電極である請求項７に記載の電子材
料の形成方法であって、これにより上記目的を達成する
ものである。
【００２２】本出願の請求項１の発明について、後記詳
述する本発明の一実施例を示す図１及び図２ないし図８
の例示を参照して説明すると次のとおりである。この発
明は、基体１上の凸部１，２（図示例示は下層電極をな
すゲート等）間に接続を形成する接続構造（図８の例示
参照）の形成方法であって、凸部１，２上の全面に形成
した絶縁膜９上に第１の材料膜１０（ポリＳｉ等）を形
成し（図２の例示参照。図１の第１の材料膜形成工程
Ｉ）、該第１の材料膜１０上に該第１の材料膜１０より
異方性エッチング速度の大きい第２の材料膜１１（ＰＳ
Ｇ等の不純物含有ガラスや、ＳＯＧ等の有機・無機塗布
ガラス等を使用できる）を形成し（図３の例示参照。図
１の第２の材料膜形成工程II）、異方性エッチングによ
り該第２の材料膜１１をパターニングして前記接続を形
成すべき凸部間に対応する位置に残し（図４の例示参
照。図１の異方性エッチング工程III ）、次いで第２の
材料膜１１よりエッチング速度の遅い第３の材料膜１２
（ＳｉＯ2 等）を該パターニングされた第２の材料膜１
１の位置する場所以外の所に形成し（図６の例示参照。
図１の第３の材料膜の形成工程Ｖ。図６の例示参照。な
お図示例では、これに先立ち、第１の材料膜１０を処理
する工程IVを有する。図５参照）。次いで該第３の材料
膜１２をエッチングし（図７の例示参照。図１のエッチ
ング工程VI。なお図示例では等方性エッチングを行って
いる）、その後、前記接続を形成すべき凸部間を開口し
て接続を形成する（図８の例示参照。図１の接続構造の
形成工程 VII）ものである。
述する本発明の一実施例を示す図１及び図２ないし図８
の例示を参照して説明すると次のとおりである。この発
明は、基体１上の凸部１，２（図示例示は下層電極をな
すゲート等）間に接続を形成する接続構造（図８の例示
参照）の形成方法であって、凸部１，２上の全面に形成
した絶縁膜９上に第１の材料膜１０（ポリＳｉ等）を形
成し（図２の例示参照。図１の第１の材料膜形成工程
Ｉ）、該第１の材料膜１０上に該第１の材料膜１０より
異方性エッチング速度の大きい第２の材料膜１１（ＰＳ
Ｇ等の不純物含有ガラスや、ＳＯＧ等の有機・無機塗布
ガラス等を使用できる）を形成し（図３の例示参照。図
１の第２の材料膜形成工程II）、異方性エッチングによ
り該第２の材料膜１１をパターニングして前記接続を形
成すべき凸部間に対応する位置に残し（図４の例示参
照。図１の異方性エッチング工程III ）、次いで第２の
材料膜１１よりエッチング速度の遅い第３の材料膜１２
（ＳｉＯ2 等）を該パターニングされた第２の材料膜１
１の位置する場所以外の所に形成し（図６の例示参照。
図１の第３の材料膜の形成工程Ｖ。図６の例示参照。な
お図示例では、これに先立ち、第１の材料膜１０を処理
する工程IVを有する。図５参照）。次いで該第３の材料
膜１２をエッチングし（図７の例示参照。図１のエッチ
ング工程VI。なお図示例では等方性エッチングを行って
いる）、その後、前記接続を形成すべき凸部間を開口し
て接続を形成する（図８の例示参照。図１の接続構造の
形成工程 VII）ものである。
【００２３】
【作用】本出願の発明においては、図の例示を参照して
説明したように、ＳｉＯ2 等の絶縁膜９の全面にエッチ
ング速度の小さい第１の材料膜１０を予め形成しておい
て、これと異方性エッチング速度比のとれる第２の材料
膜１１を用いて、両者のエッチング速度比を利用してエ
ッチングにより接続形成部にのみこの材料膜１１を残し
てここをおおい（図４の例示参照）、その後周囲を第３
の材料膜で埋め（図６の例示参照）、その後第２，第３
の材料膜１１，１２のエッチング速度比を利用して第２
の材料膜１１のみエッチング除去することにより、接続
形成用の接続孔４を形成する。
説明したように、ＳｉＯ2 等の絶縁膜９の全面にエッチ
ング速度の小さい第１の材料膜１０を予め形成しておい
て、これと異方性エッチング速度比のとれる第２の材料
膜１１を用いて、両者のエッチング速度比を利用してエ
ッチングにより接続形成部にのみこの材料膜１１を残し
てここをおおい（図４の例示参照）、その後周囲を第３
の材料膜で埋め（図６の例示参照）、その後第２，第３
の材料膜１１，１２のエッチング速度比を利用して第２
の材料膜１１のみエッチング除去することにより、接続
形成用の接続孔４を形成する。
【００２４】従って、この発明によれば、コンタクトホ
ールとなる接続孔４を形成すべき位置には段差を残し、
その他の部分は完全に埋め込んでしまう（図７の例示参
照）ので、エッチング残りを生じさせるおそれなく、良
好に自己整合的な接続構造の形成を実現できる。
ールとなる接続孔４を形成すべき位置には段差を残し、
その他の部分は完全に埋め込んでしまう（図７の例示参
照）ので、エッチング残りを生じさせるおそれなく、良
好に自己整合的な接続構造の形成を実現できる。
【００２５】
【実施例】以下本出願の発明の実施例について、図面を
参照して詳述する。但し当然のことではあるが、本出願
の発明は実施例により限定を受けるものではない。
参照して詳述する。但し当然のことではあるが、本出願
の発明は実施例により限定を受けるものではない。
【００２６】この実施例は、本発明を、微細化・集積化
した半導体装置、特にＳＲＡＭ等のメモリ素子の形成に
利用し、特にその接続構造の形成に適用したものであ
る。本実施例では、自己整合型コンタクトホールを形成
する位置には段差を残し、その他の部分はエッチング残
りを取りきるために完全に埋め込んでしまうようにし
た。
した半導体装置、特にＳＲＡＭ等のメモリ素子の形成に
利用し、特にその接続構造の形成に適用したものであ
る。本実施例では、自己整合型コンタクトホールを形成
する位置には段差を残し、その他の部分はエッチング残
りを取りきるために完全に埋め込んでしまうようにし
た。
【００２７】図１に本実施例の工程をフロー図で示す。
図２ないし図８に、各工程における本例装置の断面図を
示す。以下各図を参照しつつ、説明する。
図２ないし図８に、各工程における本例装置の断面図を
示す。以下各図を参照しつつ、説明する。
【００２８】第１の材料膜１０の形成工程Ｉを説明す
る。図２に示すように、基体６であるシリコン基板上に
ゲート電極もしくは配線層となる下層電極を多結晶シリ
コンなどを用いて形成する。これが基体６上の凸部１，
２であり、該凸部１と凸部２との間に接続構造を形成す
ることになる。シリコン酸化膜などの絶縁膜９を堆積し
た後、該絶縁膜９上に１０〜５０ｎｍの多結晶シリコン
１０を堆積して、第１の材料膜１０を形成する。このと
き、下層電極１，２の間隔を平坦化してしまわないよう
に絶縁膜９と第１の材料膜１０（ここでは多結晶シリコ
ン）の膜厚を調整しておく。得られた構造が、図２に示
すものである。
る。図２に示すように、基体６であるシリコン基板上に
ゲート電極もしくは配線層となる下層電極を多結晶シリ
コンなどを用いて形成する。これが基体６上の凸部１，
２であり、該凸部１と凸部２との間に接続構造を形成す
ることになる。シリコン酸化膜などの絶縁膜９を堆積し
た後、該絶縁膜９上に１０〜５０ｎｍの多結晶シリコン
１０を堆積して、第１の材料膜１０を形成する。このと
き、下層電極１，２の間隔を平坦化してしまわないよう
に絶縁膜９と第１の材料膜１０（ここでは多結晶シリコ
ン）の膜厚を調整しておく。得られた構造が、図２に示
すものである。
【００２９】次に、第２の材料膜１１の形成工程を行
う。本実施例では図２の構造に更に、ＰＳＧやＳＯＧな
ど、ふっ酸によるエッチングやＣＦ4 系のプラズマエッ
チング（後のエッチング工程VI）を行ったとき、シリコ
ン酸化膜（第３の材料膜１２として使用）よりエッチン
グレートの大きい物質１１を、下層電極である凸部１，
２の間隔をほぼ平坦にしてしまう程度に堆積する。ここ
ではＰＳＧを用いることにする。その他各種ＳＯＧや、
ＡｓＳＧ、ＢＳＧ、ＢＰＳＧなどの、その他の不純物含
有ガラスを用いてもよい。異方性エッチング工程III に
おいて第１の材料膜１０と選択比がとれ、エッチング工
程VIにおいて第３の材料膜１２と選択比がとれる材料を
選択して使用すればよい。これにより図３の構造を得
る。
う。本実施例では図２の構造に更に、ＰＳＧやＳＯＧな
ど、ふっ酸によるエッチングやＣＦ4 系のプラズマエッ
チング（後のエッチング工程VI）を行ったとき、シリコ
ン酸化膜（第３の材料膜１２として使用）よりエッチン
グレートの大きい物質１１を、下層電極である凸部１，
２の間隔をほぼ平坦にしてしまう程度に堆積する。ここ
ではＰＳＧを用いることにする。その他各種ＳＯＧや、
ＡｓＳＧ、ＢＳＧ、ＢＰＳＧなどの、その他の不純物含
有ガラスを用いてもよい。異方性エッチング工程III に
おいて第１の材料膜１０と選択比がとれ、エッチング工
程VIにおいて第３の材料膜１２と選択比がとれる材料を
選択して使用すればよい。これにより図３の構造を得
る。
【００３０】次に、異方性エッチング工程III を行う。
即ちここでは、コンタクトホールとなる接続孔４を開口
する領域付近に第２の材料膜１１（ＰＳＧ）を残すよう
に異方性エッチングする。この選択比は、下地の多結晶
シリコンから成る第１の材料膜１０と十分に取れるよう
にする。これにより図４の構造を得る。図４中、１３は
このエッチングの時に用いたレジストを示す。
即ちここでは、コンタクトホールとなる接続孔４を開口
する領域付近に第２の材料膜１１（ＰＳＧ）を残すよう
に異方性エッチングする。この選択比は、下地の多結晶
シリコンから成る第１の材料膜１０と十分に取れるよう
にする。これにより図４の構造を得る。図４中、１３は
このエッチングの時に用いたレジストを示す。
【００３１】次に本実施例では、第１の材料膜の処理工
程IVを行う。即ち、本実施例では、パターニングされた
第２の材料膜１１（図４参照）でおおわれた以外のその
ほかの部分に露出した多結晶シリコン（第１の材料膜１
０）を、短時間の酸化により完全に酸化膜としておく。
これは、本実施例にあっては第１の材料膜１０として多
結晶シリコンを用いたので、このようなことが可能なの
であり、後に形成する第３の材料膜１２をＳｉＯ2 とす
ると、これと融合した形になって、絶縁膜としての機能
を果たすようになる。これにより図５の構造を得る。な
おこのとき、図５に示すように、第２の材料膜１１の下
層には多結晶シリコン（１０）が多少残っても構わな
い。
程IVを行う。即ち、本実施例では、パターニングされた
第２の材料膜１１（図４参照）でおおわれた以外のその
ほかの部分に露出した多結晶シリコン（第１の材料膜１
０）を、短時間の酸化により完全に酸化膜としておく。
これは、本実施例にあっては第１の材料膜１０として多
結晶シリコンを用いたので、このようなことが可能なの
であり、後に形成する第３の材料膜１２をＳｉＯ2 とす
ると、これと融合した形になって、絶縁膜としての機能
を果たすようになる。これにより図５の構造を得る。な
おこのとき、図５に示すように、第２の材料膜１１の下
層には多結晶シリコン（１０）が多少残っても構わな
い。
【００３２】次に、第３の材料膜１２の形成工程Ｖを行
う。ここではシリコン酸化膜などの絶縁層を全面に堆積
することにより第３の材料膜１２を形成し、更に第２の
材料膜１１であるＰＳＧの表面が露出するようにエッチ
バックして、平坦化する。これにより図６の構造を得
る。
う。ここではシリコン酸化膜などの絶縁層を全面に堆積
することにより第３の材料膜１２を形成し、更に第２の
材料膜１１であるＰＳＧの表面が露出するようにエッチ
バックして、平坦化する。これにより図６の構造を得
る。
【００３３】次に、エッチング工程VIを行う。本実施例
では、等方性エッチングを用いた。即ち、図６を形成す
るときに用いたパターンとの反転パターンを再びレジス
ト１４で形成し、ふっ酸によるウェットエッチングやＣ
Ｆ4 系のプラエッチング手段を用いて第２の材料膜１１
であるＰＳＧを除去する。後者を用いればＰＳＧ１１の
下層に残った多結晶シリコン（図６に１０で示す第１の
材料膜の残り）も同時に取れてしまうので、大変都合が
よい。この工程でのこのようなエッチングを行うため、
第２，第３の材料膜１１，１２間でエッチング速度比を
とれるようにしたのである（但し、この時のエッチング
速度比は、１：２位とれれば十分である）。これにより
図７の構造を得る。
では、等方性エッチングを用いた。即ち、図６を形成す
るときに用いたパターンとの反転パターンを再びレジス
ト１４で形成し、ふっ酸によるウェットエッチングやＣ
Ｆ4 系のプラエッチング手段を用いて第２の材料膜１１
であるＰＳＧを除去する。後者を用いればＰＳＧ１１の
下層に残った多結晶シリコン（図６に１０で示す第１の
材料膜の残り）も同時に取れてしまうので、大変都合が
よい。この工程でのこのようなエッチングを行うため、
第２，第３の材料膜１１，１２間でエッチング速度比を
とれるようにしたのである（但し、この時のエッチング
速度比は、１：２位とれれば十分である）。これにより
図７の構造を得る。
【００３４】次に、接続構造の形成工程VII を行う。図
７の構造について、必要であればレジスト１４を除去す
る。絶縁膜９をエッチングして接続孔４を形成し、自己
整合コンタクトとし、配線材料８を成膜して、配線層を
形成する。これにより、図８に示す接続構造が完成す
る。
７の構造について、必要であればレジスト１４を除去す
る。絶縁膜９をエッチングして接続孔４を形成し、自己
整合コンタクトとし、配線材料８を成膜して、配線層を
形成する。これにより、図８に示す接続構造が完成す
る。
【００３５】本構成例では、下層絶縁層をなす絶縁部９
と、上層の平坦化絶縁層の機能を果たす第３の材料膜１
２にシリコン酸化膜を用い、第２の材料膜１１である高
エッチングレート層にＰＳＧ、中間層をなす第１の材料
膜１０として多結晶シリコンを用いたが、重要なのは、
高エッチングレート層である第２の材料膜１１を異方性
エッチング（工程III)したとき、中間層である第１の材
料膜１０と十分選択比が取れることと、後のエッチング
工程VIで例えば等方性の高いエッチング法を行うとき、
第２の材料膜１１と第３の材料膜１２に比較的選択比が
取れることであって、そのほかの絶縁材料等を用いて同
様の構成をもたしても、何ら問題はない。
と、上層の平坦化絶縁層の機能を果たす第３の材料膜１
２にシリコン酸化膜を用い、第２の材料膜１１である高
エッチングレート層にＰＳＧ、中間層をなす第１の材料
膜１０として多結晶シリコンを用いたが、重要なのは、
高エッチングレート層である第２の材料膜１１を異方性
エッチング（工程III)したとき、中間層である第１の材
料膜１０と十分選択比が取れることと、後のエッチング
工程VIで例えば等方性の高いエッチング法を行うとき、
第２の材料膜１１と第３の材料膜１２に比較的選択比が
取れることであって、そのほかの絶縁材料等を用いて同
様の構成をもたしても、何ら問題はない。
【００３６】なお第１の材料膜１１として本実施例のよ
うに多結晶シリコンを用いると、これは処理により容易
に酸化シリコンとなって絶縁層を形成するので、便利で
ある。
うに多結晶シリコンを用いると、これは処理により容易
に酸化シリコンとなって絶縁層を形成するので、便利で
ある。
【００３７】本実施例においては、微細半導体素子にお
ける各導体もしくは半導体層を結線するコンタクト部を
形成する際に、下層の段差を利用してコンタクトホール
の形状または接触領域を自己整合的に規定するととも
に、コンタクト形成部の平坦化層を他の平坦化層部より
エッチングレートの速い材料で構成し、なおかつその部
分を形成する場合のエッチングストッパーとして多結晶
シリコンを用い、更にその部分を形成したのち、エッチ
ングストッパーである多結晶シリコンは酸化を行うこと
によって絶縁膜化する構成としたので、自己整合コンタ
クト構造を採用した場合の最大の問題点である側壁部エ
ッチング残りによる配線間ショートを、比較的簡単なか
つ巧みなプロセスを用いて、しかも再現性よく防止でき
たものである。
ける各導体もしくは半導体層を結線するコンタクト部を
形成する際に、下層の段差を利用してコンタクトホール
の形状または接触領域を自己整合的に規定するととも
に、コンタクト形成部の平坦化層を他の平坦化層部より
エッチングレートの速い材料で構成し、なおかつその部
分を形成する場合のエッチングストッパーとして多結晶
シリコンを用い、更にその部分を形成したのち、エッチ
ングストッパーである多結晶シリコンは酸化を行うこと
によって絶縁膜化する構成としたので、自己整合コンタ
クト構造を採用した場合の最大の問題点である側壁部エ
ッチング残りによる配線間ショートを、比較的簡単なか
つ巧みなプロセスを用いて、しかも再現性よく防止でき
たものである。
【００３８】
【発明の効果】上述の如く、本出願の発明によれば、セ
ルフアラインで接続構造を形成でき、しかも不要個所に
エッチング残りが生じることを、比較的簡単なプロセス
を用いて、しかも再現性良く防止でき、よって配線ショ
ート等の発生を防止できる接続構造の形成方法を提供す
ることができ、また、このような接続構造を有する電子
材料の製造方法を提供することができる。
ルフアラインで接続構造を形成でき、しかも不要個所に
エッチング残りが生じることを、比較的簡単なプロセス
を用いて、しかも再現性良く防止でき、よって配線ショ
ート等の発生を防止できる接続構造の形成方法を提供す
ることができ、また、このような接続構造を有する電子
材料の製造方法を提供することができる。
【図１】実施例１の工程を示すフロー図である。
【図２】実施例１の工程（１）を示す断面図である。
【図３】実施例１の工程（２）を示す断面図である。
【図４】実施例１の工程（３）を示す断面図である。
【図５】実施例１の工程（４）を示す断面図である。
【図６】実施例１の工程（５）を示す断面図である。
【図７】実施例１の工程（６）を示す断面図である。
【図８】実施例１の工程（７）を示す断面図である。
【図９】従来技術を説明する図である。
【図１０】接続構造の構成図である。
１，２ 凸部（下層電極、ゲート電極） ３〜５ 接続孔（コンタクトホール） ６ 基体（基板） ７〜９ 配線構造 １０ 第１の材料膜（多結晶シリコン） １０′ 処理された第１の材料膜 １１ 第２の材料膜 １２ 第３の材料膜 １３，１４ レジスト Ｉ 第１の材料膜の形成工程 II 第２の材料膜の形成工程 III 異方性エッチング工程 IV 第１の材料膜の処理工程 Ｖ 第３の材料膜の形成工程 VI エッチング工程 Ｖ 接続構造の形成工程
Claims (9)
- 【請求項１】基体上の凸部間に接続を形成する接続構造
の形成方法であって、 凸部上の全面に形成した絶縁膜上に第１の材料膜を形成
し、 該第１の材料膜上に該第１の材料膜より異方性エッチン
グ速度の大きい第２の材料膜を形成し、 異方性エッチングにより該第２の材料膜をパターニング
して前記接続を形成すべき凸部間に対応する位置に残
し、 次いで第２の材料膜よりエッチング速度の遅い第３の材
料膜を該パターニングされた第２の材料膜の位置する場
所以外の所に形成し、 該第３の材料膜をエッチングし、 その後、前記接続を形成すべき凸部間を開口して接続を
形成することを特徴とする接続構造の形成方法。 - 【請求項２】第１の材料膜がポリＳｉであり、第２の材
料膜が不純物含有ガラスまたは塗布ガラスであり、第３
の材料膜がシリコン酸化物である請求項１に記載の接続
構造の形成方法。 - 【請求項３】前記第３の材料膜のエッチングが等方性エ
ッチングである請求項１または２記載の接続構造の形成
方法。 - 【請求項４】基体上の凸部間に接続を形成する接続構造
の形成工程を備える電子材料の製造方法であって、 凸部上の全面に形成した絶縁膜上に第１の材料膜を形成
し、 該第１の材料膜上に該第１の材料膜より異方性エッチン
グ速度の大きい第２の材料膜を形成し、 異方性エッチングにより該第２の材料膜をパターニング
して前記接続を形成すべき凸部間に対応する位置に残
し、 次いで第２の材料膜よりエッチング速度の遅い第３の材
料膜を該パターニングされた第２の材料膜の位置する場
所以外の所に形成し、 該第３の材料膜をエッチングし、 その後、前記接続を形成すべき凸部間を開口して接続を
形成することを特徴とする接続構造形成工程を備える電
子材料の製造方法。 - 【請求項５】第１の材料膜がポリＳｉであり、第２の材
料膜が不純物含有ガラスまたは塗布ガラスであり、第３
の材料膜がシリコン酸化物である請求項４に記載の電子
材料の形成方法。 - 【請求項６】第１の材料膜がシリコン系材料であり、第
１の材料膜であるシリコン系材料を処理して酸化膜とす
る工程を備える請求項４または５に記載の電子材料の製
造方法。 - 【請求項７】前記第３の材料膜のエッチングが等方性エ
ッチングである請求項４ないし６のいずれか記載の電子
材料の形成方法。 - 【請求項８】半導体装置の形成方法である請求項４ない
し７のいずれか記載の電子材料の形成方法。 - 【請求項９】凸部が基体上に形成されたゲート電極であ
る請求項８に記載の電子材料の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4162308A JPH05335505A (ja) | 1992-05-28 | 1992-05-28 | 接続構造の形成方法及び該接続構造の形成方法を用いた電子材料の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4162308A JPH05335505A (ja) | 1992-05-28 | 1992-05-28 | 接続構造の形成方法及び該接続構造の形成方法を用いた電子材料の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335505A true JPH05335505A (ja) | 1993-12-17 |
Family
ID=15752047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4162308A Pending JPH05335505A (ja) | 1992-05-28 | 1992-05-28 | 接続構造の形成方法及び該接続構造の形成方法を用いた電子材料の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335505A (ja) |
-
1992
- 1992-05-28 JP JP4162308A patent/JPH05335505A/ja active Pending
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