JP2000216242A

JP2000216242A - 半導体装置の製造方法

Info

Publication number: JP2000216242A
Application number: JP11012119A
Authority: JP
Inventors: Keiichi Harashima; 啓一原島
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-01-20
Filing date: 1999-01-20
Publication date: 2000-08-04

Abstract

(57)【要約】【課題】ゲート電極と上層配線との間の短絡発生を確
実に防止する。【解決手段】コンタクトホールの形成に際して、シリ
コン酸化膜４，５，６に対してエッチング選択比の確保
が可能な犠牲膜すなわちシリコン窒化膜７を試料上面に
配してから層間絶縁膜となるＢＰＳＧ膜を形成し、その
後、該ＢＰＳＧ膜は、平坦化により除去することによ
り、ゲート電極と上層配線との間の短絡発生を確実に防
止することを可能にしている。従来は、ＢＰＳＧ膜の上
記シリコン酸化膜に対するエッチング選択比の確保が困
難であることから、ＢＰＳＧ膜のエッチングの際にゲー
ト電極を保護する上記シリコン酸化膜まで上記エッチン
グにより除去されてしまう事態が生じ、その結果、ゲー
ト電極と上層配線との短絡の可能性を生じていたが、Ｂ
ＰＳＧ膜とシリコン酸化膜との間に上記犠牲膜を介在さ
せることにより、このような過剰なエッチングの発生を
防止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、コンタクトホールの形成時におい
て、シリコン酸化膜に対してエッチング選択比の確保が
可能な犠牲膜を使用することにより、ゲート電極と上層
配線との間の短絡発生を確実に防止することを可能にし
た半導体装置の製造方法に関する。

【０００２】

【従来の技術】従来、デバイスの微細化に伴う問題点と
して、特に、ゲート配線間隔が縮小され、ゲート間にコ
ンタクトホールを形成する場合には、ゲート−コンタク
ト間のマージンは非常に小さいか、殆ど零になってい
る。このため、通常にコンタクトの開口を行った場合、
例えばコンタクトホールパターンがゲート電極パターン
に対して目ずれを起こした場合、ゲート電極とコンタク
トホールがショートしてしまうという問題点があった。
なおかつ、上記目ずれを起こす可能性のあるゲート−コ
ンタクト間のマージンは、現在では益々、極端に小さく
なって来ている。

【０００３】上記問題点の回避方法として、窒化膜をス
トッパーとするセルフアラインコンタクト形成が検討さ
れている。この第１の形成方法を図５，図６に示す。図
５，図６は、第１の従来例に係る半導体装置のコンタク
トホールの形成方法を示すための工程順断面図である。

【０００４】図５の（ａ）に示す工程において、まずシ
リコン基板１上にゲ−ト酸化膜２、ゲート電極となるポ
リシリコン３、第１のシリコン酸化膜４を順次堆積し、
これをパターニングすることによりゲート電極配線を得
る。さらに第２のシリコン酸化膜５を堆積し、これを異
方性エッチングでエッチバックすることによりゲート電
極側面にサイドウォールスペーサを形成する。

【０００５】次に図５の（ｂ）に示す工程において、エ
ッチングストッパーとなるシリコン窒化膜１２を５０〜
１００ｎｍの厚さで試料上部の全面に堆積する。さらに
図５の（ｃ）に示す工程において、層間膜絶縁膜となる
ホウ酸・燐・シリケート・ガラス、すなわちＢＰＳＧ膜
９を全面に堆積する。

【０００６】図６の（ｄ）に示す工程において、これに
レジスト１３でコンタクトホールパターンを形成する。
図６の（ｅ）に示す工程では、これを異方性ドライエッ
チングし，コンタクトホール１４を形成する。このホー
ルエッチング時、ストッパーであるシリコン窒化膜１２
に対して高い選択比でエッチングを行う。これによりゲ
ート電極と短絡することなくコンタクトホールが形成さ
れる。この後、図６の（ｆ）に示す工程において、ホー
ル底部に露出したシリコン窒化膜１２を除去することに
よりコンタクトホールが完成する。

【０００７】図８，図９は、第２の従来例に係る半導体
装置のコンタクトホールの形成方法を示すための工程順
断面図である。図８の（ａ）に示す工程において、シリ
コン基板上１にゲ−ト酸化膜２、ゲート電極の１例とし
てのポリシリコン３、その上に第１のシリコン窒化膜１
５を順次堆積し、これをパターニングすることによりゲ
ート電極構造を得る。さらに第２のシリコン窒化膜１６
を堆積し、これを異方性エッチングでエッチバックする
ことにより、ゲート電極上面及び側面が第１及び第２の
シリコン窒化膜１５，１６で保護された状態を得る。

【０００８】次に図８の（ｂ）に示す工程において、層
間絶縁膜となるＢＰＳＧ膜９を堆積する。さらに図８の
（ｃ）に示す工程において、レジスト１３でコンタクト
ホールパターンを形成する。

【０００９】図９の（ｄ）に示す工程では、これを異方
性ドライエッチングし、コンタクトホール１７を形成す
る。この時、前記従来例と同様にシリコン窒化膜に対し
て高い選択比でエッチングすることにより、ゲート電極
と短絡することがなくコンタクトホールが完成する。

【００１０】図９の（ｅ）に示す工程は、製造不良が発
生する不良例を示したものであり、詳細は後述する。な
お、電極とコンタクトホールのショートを防ぐ第３の従
来例として導電性のパッドを用いる方法がある。以下こ
の方法について図１０，図１１を参照して説明する。

【００１１】図１０，図１１は、第３の従来例に係る半
導体装置のコンタクトホールの形成方法を示すための工
程順断面図である。まず、図１０の（ａ）に示す工程で
は、第１の従来例における図５の（ａ）の工程と同様
に、シリコン酸化膜を上面及び側面に配したゲート電極
を形成する。次に図１０の（ｂ）に示す工程では、導電
性の膜（例えばポリシリコン１８）を試料上部の全面に
堆積する。

【００１２】この後、図１０の（ｃ）に示す工程で、レ
ジスト１９によりパターンを形成し、ポリシリコン１８
を異方性ドライエッチングすることにより、コンタクト
を取りたいシリコン基板上の領域にパッド電極２０を形
成する。次に図１１の（ｄ）に示す工程において、層間
絶縁膜となるＢＰＳＧ膜９を堆積し、レジスト１３によ
りコンタクトホールパターンを形成する。図１１の
（ｅ）に示す工程では、これを異方性ドライエチングエ
ッチングすることによりコンタクトホール２１をパッド
電極２０上に開口する。

【００１３】

【発明が解決しようとする課題】ところで、上記した各
従来例に係る半導体装置の製造方法の第１の問題点とし
て、層間絶縁膜（ＢＰＳＧ膜、もしくはシリコン酸化
膜）のエッチング時には、シリコン窒化膜に対して高い
選択比を得るのが難しいという欠点がある。特にセルフ
アライン構造の特徴である、ゲート肩部にあるシリコン
窒化膜１２は、その角度からスパッタ率が高く、選択比
は取りづらい。さらに肩部は先に露出するため、エッチ
ングがコンタクトホール底部に達するまで、さらに長い
時間エッチングされていることになる。

【００１４】このため図７の（ｇ）に示すようにコンタ
クトホールエッチング時にゲート電極（ポリシリコン
３）の肩部にあるシリコン窒化膜１２はエッチングが進
みやすく、ゲート電極（ポリシリコン３）が露出してし
まい、ショートを招くこととなる。

【００１５】これを回避するためには、シリコン窒化膜
１２に対する選択比をあげる必要があるが、このために
はエッチング時、同時に形成されるポリマーの堆積を強
める方法が取られる。すなわち、選択エッチングの原理
としては、フロロカーボン系のエッチングガス（または
添加ガス）を用い、エッチング中に形成される炭素とフ
ッ素を成分とするポリマーをシリコン窒化膜上に選択的
に堆積させ、これが保護膜として働くことにより選択エ
ッチングが達成されている。これよりポリマー形成を増
強させる条件でエッチングすることで選択比が向上す
る。

【００１６】しかしながら、上記の方法でポリマーの形
成を増強させると、被エッチング膜である各シリコン酸
化膜上にもポリマーの堆積が始まってしまい、各シリコ
ン酸化膜のエッチストップが生じてしまうという問題点
があった。

【００１７】また、このポリマーはイオン衝撃の小さい
ホール側壁に堆積しやすいため、ポリマーの形成量が大
きいと図７の（ｈ）の工程に示すようにコンタクトホー
ルが極端なテーパー形状となってしまう。このためコン
タクトホール底部の径が小さくなり、この後に上層配線
となる導電膜をホールに埋め込んだ場合、シリコン基板
１と配線の接触面積が小さくなり、コンタクト抵抗が上
昇してしまう問題点があった。

【００１８】このように選択比と形状は、互いにトレー
ドオフの関係にあり、上記の方法では極めてマージンが
少なくなっている。さらに、もう一つの問題点として、
ゲート電極上にコンタクトホールを形成する場合に、エ
ッチングが困難になるという問題点があった。すなわ
ち、この後の工程で層間膜を形成し、ゲート電極上にコ
ンタクトホールを形成したい場合があるが、ゲート電極
上に窒化膜が存在することになる。

【００１９】このため、ホールエッチング時に酸化膜と
窒化膜の積層膜をエッチンしなければならず、通常の酸
化膜ドライエッチングを用いた場合、シリコン窒化膜の
エッチング速度が遅いため、図９の（ｅ）の工程に示す
ように、エッチングがシリコン窒化間で停止してしまう
可能性があった。このため、エッチング条件を変更しな
くてはならない等の問題があり、ホールの形成が困難と
なっていた。

【００２０】また、これらのセルフアライン構造では、
最終的にゲート電極周囲もしくはゲート電極全面にシリ
コン窒化膜が残存する構造となっている。このため、ト
ランジスタの特性に影響を与える懸念があった。

【００２１】なお、電極とコンタクトホールのショート
を防ぐ上記した第３の従来例の方法では、パッド電極上
にコンタクトホールを開口するため、目ずれに対するマ
ージンは拡大し、ゲート電極とのショートの可能性は低
くなる。

【００２２】また、コンタクトホールのエッチングは、
ポリシリコンに対する選択エッチで良く、既知のエッチ
ング方法で可能であるため、セルフアラインコンタクト
に比較して容易にエッチングは可能であると考えられ
る。しかしながらこの方法ではパッド電極形成のために
１ＰＲが必要であり、それに伴い工程数も増大するとい
う欠点がある。

【００２３】本発明は、以上のような従来の半導体装置
の製造方法における問題点に鑑みてなされたものであ
り、ゲート電極と上層配線との間の短絡発生を確実に防
止することができる半導体装置の製造方法を提供するこ
とを目的とする。

【００２４】

【課題を解決するための手段】上記の課題を解決するた
めに、本発明に係る半導体装置の製造方法は、「シリコ
ン基板上に、全面及び側面に酸化膜スペーサを配したゲ
ート電極を形成するゲート電極形成工程と、前記ゲート
電極形成後の試料のコンタクトホールとなる部分を含む
所定の領域上に犠牲膜を形成する犠牲膜形成工程と、前
記犠牲膜形成後の試料の上部全体に層間絶縁膜を充填す
る層間絶縁膜充填工程と、前記形成された層間絶縁膜を
前記犠牲膜が露出する高さまで平坦化する層間絶縁膜平
坦化工程と、前記層間絶縁膜平坦化工程の実施後に前記
形成された犠牲膜を選択的エッチングにより除去してコ
ンタクトホールを形成するコンタクトホール形成工程
と、前記形成されたコンタクトホールを含む試料の上面
に上層配線を形成する上層配線形成工程とを有すること
を特徴とする半導体装置の製造方法」（請求項１）を特
徴とし、これにより上記目的を達成することができる。

【００２５】さらに、上記半導体装置の製造方法におい
て、・前記ゲート電極形成工程は、ゲート酸化膜と、ゲート
電極となるポリシリコン層と、第１のシリコン酸化膜と
をこの順に堆積する工程と、前記堆積された第１のシリ
コン酸化膜上に配線パターンをパターニングした後にこ
れを異方性ドライエッチングすることによりゲート電極
配線を形成する工程と、前記堆積されたゲート酸化膜と
ポリシリコン層と第１のシリコン酸化膜の側面に第２の
シリコン酸化膜を付着させる工程と、前記各工程実施後
に試料の上面を第３のシリコン酸化膜で覆う工程とを有
すること（請求項２）、・前記ゲート電極となるポリシリコン層に代えて、タン
グステンシリサイド層、もしくはチタンシリサイドとポ
リシリコンとの積層膜、又は他の金属材料を使用したこ
と（請求項３）、・前記犠牲膜は、前記第１，第２，第３のシリコン酸化
膜に対してエッチング選択比の確保が可能であること
（請求項４）、・前記犠牲膜として、シリコン窒化膜を使用したこと
（請求項５）、・前記層間絶縁膜として、ホウ酸・燐・シリケート・ガ
ラス（ＢＰＳＧ膜）又はシリコン酸化膜を使用したこと
（請求項６）、・前記層間絶縁膜の平坦化に際しては、ＣＭＰ技術又は
ウェットエッチング技術又はエッチバック手法を使用し
たこと（請求項７）、・前記コンタクトホール形成工程における犠牲膜の選択
的エッチングに、熱燐酸によるウェットエッチング手法
を使用したこと（請求項８）、・前記コンタクトホール形成工程における犠牲膜の選択
的エッチングに、ダウンフロータイプのエッチング装
置、及びＮＦ₃とＣＬ₂もしくはＮＦ₃とＯ₂の混合ガスを
用いた等方性ドライエッチング手法を使用したこと（請
求項９）、を特徴とする。

【００２６】以下、本発明の作用を説明する。本発明に
係る半導体装置の製造方法は、コンタクトホールの形成
に際して、シリコン酸化膜に対してエッチング選択比の
確保が可能な犠牲膜を試料上面に配してからＢＰＳＧ膜
を形成し、該ＢＰＳＧ膜は、平坦化により除去すること
により、ゲート電極と上層配線との間の短絡発生を確実
に防止することを可能にしている。

【００２７】すなわち、従来は、ＢＰＳＧ膜のシリコン
酸化膜に対するエッチング選択比の確保が困難であるこ
とから、ＢＰＳＧ膜のエッチングの際にゲート電極を保
護するシリコン酸化膜まで上記エッチングにより除去さ
れてしまう事態が生じていたが、ＢＰＳＧ膜とシリコン
酸化膜との間に上記犠牲膜を介在させることにより、こ
のような過剰なエッチングの発生を防止している。

【００２８】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。（第１の実施の形態）図１乃至図３は、本発明の第１の
実施の形態に係る半導体装置の製造方法を示すための工
程順断面図である。

【００２９】まず、図１の（ａ）に示す工程では、シリ
コン基板１上に厚さ６〜１０ｎｍのゲート酸化膜２、ゲ
ート電極となる厚さ２００ｎｍのポリシリコン３、厚さ
１００ｎｍの第１のシリコン酸化膜４を堆積し、レジス
トにより配線パターンをパターニングする。引き続き、
第１のシリコン酸化膜４、ポリシリコン３を異方性ドラ
イエッチングし、ゲート電極配線を得、さらにレジスト
剥離後、全面に第２のシリコン酸化膜５を厚さ８０〜１
００ｎｍで堆積し、これを異方性ドライエッチングする
ことにより電極の上面及び側面に酸化膜スペーサを配置
した構造が形成される。

【００３０】次に、図１の（ｂ）に示す工程では、全面
に厚さ２０〜１００ｎｍの第３のシリコン酸化膜６を堆
積する。さらに、図１の（ｃ）に示す工程では、犠牲膜
となるシリコン窒化膜７を全面に厚さ３００ｎｍで堆積
する。このときシリコン窒化膜７の堆積膜厚は、最終的
に必要な第３のシリコン酸化膜６上の層間膜の厚さ（後
述する図３の（ｈ）に符号ａとして示されている）より
厚いことが望ましい。ちなみに、上記シリコン窒化膜７
の堆積膜厚は、従来例とは大きく異なっている。

【００３１】次に、図２の（ｄ）に示す工程では、ゲー
ト電極間でシリコン基板と上層配線とのコンタクトを形
成したい場所を残すようにシリコン窒化膜７をレジスト
８を用いてパターニングし、シリコン窒化膜７を異方性
ドライエッチングする。本実施の形態では、ここで周知
の終点検出技術、もしくはシリコン酸化膜に対して高い
選択比をもつシリコン窒化膜エッチング技術を用いる。
終点検出技術としては、例えばエッチング中、波長３８
８ｎｍの発光強度の変化をモニタすることにより可能で
ある。

【００３２】またエッチングは、例えばガスにＮＦ₃と
Ｃｌ₂の混合ガスやＮＦ₃とＯ₂の混合ガスを用い、ＲＩ
Ｅ（リアクティブイオンエッチ）方式のドライエッチン
グ装置を用いることにより３０程度のエッチング選択比
が得られることは良く知られている。また、ここでシリ
コン酸化膜がエッチングされても、ポリシリコンに対し
て選択比を持つエッチングであれば本発明の目的である
ゲート電極配線とコンタクトホールのショートを防止す
ることは達成される（この部分については後述する）。

【００３３】次に、図２の（ｅ）に示す工程では、レジ
スト８を剥離した後、層間膜となるＢＰＳＧ膜９を全面
に厚さ８００ｎｍに成長させる。ちなみに、この時点に
おいて、シリコン窒化膜７の部分については、シリコン
窒化膜７が、ＢＰＳＧ膜９の侵入を阻止しており、従っ
て、この部分については、従来例のようなエッチングに
よるＢＰＳＧ膜９の除去を実施する必要が無い。

【００３４】次に、図２の（ｆ）に示す工程では、ＣＭ
Ｐ技術、もしくはウェットエッチング技術等によりＢＰ
ＳＧ膜９の平坦化、もしくはエッチバックをおこなう。
このとき、シリコン窒化膜７が表面に露出するようにす
る。ちなみに、上記ＢＰＳＧ膜９の平坦化による除去
は、従来例による除去方法とは異なる工程である。

【００３５】次に、図３の（ｇ）に示す工程では、シリ
コン窒化膜７を除去する。このとき、本実施の形態では
下地の酸化膜に対してエッチング選択比の高いものを用
いる。この工程は、例えば、熱燐酸によるウェットエッ
チ、もしくは等方性ドライエッチ、或いはダウンフロー
タイプのエッチング装置を使用し、ＮＦ₃とＣｌ₂の混合
ガスによりエッチングすることにより可能である。この
後、シリコン基板１上にある第３のシリコン酸化膜６を
フッ酸によるウェットエッチにより除去することにより
コンタクトホール１０が形成される。

【００３６】この後、図３の（ｈ）に示す工程では、シ
リコン基板と導通を取るための上層配線１１となる導電
膜を全面に堆積し、パターニングすることによりコンタ
クトが完成する。

【００３７】なお、本実施の形態では、ゲート電極とし
てポリシリコンを用いたが、一般には、勿論これに限定
されることはなく、例えばタングステンシリサイド、も
しくはチタンシリサイドとポリシリコンの積層膜や、他
の金属材料を用いることができる。

【００３８】本実施の形態に依れば、まず、上面及び側
面にシリコン酸化膜スペーサを配したゲート電極間のコ
ンタクト形成部にシリコン窒化膜パターンを形成してお
き、層間膜を形成した後にこのシリコン窒化膜を除去し
てコンタクトホールを形成している。ここで、シリコン
窒化膜エッチング時にゲート電極との間にある第１、第
２及び第３のシリコン酸化膜４，５，６はエッチングさ
れないため、ゲート電極と、この後に形成する上層配線
とのショートを確実に防止することができる。

【００３９】また、ゲート電極間隔より窒化膜のパター
ンを大きくしておくことにより、シリコン基板上のコン
タクト接触面積はシリコン酸化膜スペーサ間の寸法が確
保され、従来方法のようにコンタクトがテーパー形状と
なり、コンタクト接触面積が小さくなることによるコン
タクト抵抗の増大を招くおそれはない。

【００４０】また、従来のセルフアラインコンタクト構
造で、特にゲート上にシリコン窒化膜を配置した構造で
は、後の工程でゲート上にコンタクトを開口したい場
合、このドライエッチングが困難であるという問題点が
あったが、本実施の形態では、ゲート上にシリコン窒化
膜はなく、このような問題を生じさせることなくコンタ
クトホールを形成することができる。

【００４１】また、従来のようなセルフアラインコンタ
クトではゲート電極周り、もしくは全面にシリコン窒化
膜が残ってしまい、トランジスタの特性に影響を与える
可能性があるが、本実施の形態では、最終的にシリコン
窒化膜は除去されてしまうため、このような悪影響を与
えない。

【００４２】また、上記の犠牲膜としては、除去時にシ
リコン酸化膜との選択比がある程度確保されていれば、
どの様な膜を用いても良い。従来のセルフアラインコン
タクトではストッパー層は最終的にデバイス上に残存す
るので、導電性の膜は使用できない。

【００４３】しかし、本発明に係る半導体装置の製造方
法では、導電膜（例えばポリシリコン）を用いても形成
は可能である。この時、シリコン酸化膜に対してエッチ
ング選択比を高くすることは、周知の技術で可能なこと
は明らかである。

【００４４】また、従来は、パッド電極として、セルフ
アラインコンタクトと逆に導電性の膜のみしか使用でき
ず、膜種を選ぶ上で制限があったが、本発明に係る半導
体装置の製造方法では、犠牲膜の選択範囲が広いので、
例えば生産ラインの成膜設備の能力に応じて、膜種を変
えることも可能である。

【００４５】また、上記の膜形成方式は、減圧ＣＶＤ装
置、プラズマＣＶＤ装置、ＰＶＤ装置のいずれを使用し
ても実施可能である。但し、犠牲膜として、レジスト、
ＳＯＧもしくはポリイミド等の塗布膜を用いた場合に
は、この後に成膜される層間膜の種類が限定される（高
温での成膜ができない）ことや、平坦化をＣＭＰで行っ
た場合には機械的強度が耐えられない等の制約があるた
め、上記装置の適用は好ましくないと考えられる。

【００４６】また、パッド電極は、パッド形成のために
１ＰＲ追加が必要であり、工程数の増加を招くが、本発
明に係る半導体装置の製造方法では、従来と同じＰＲ回
数で形成可能である。

【００４７】さらに、従来のようにコンタクトホールを
ドライエチングで開口する場合、ホール底部のシリコン
基板がプラズマにさらされるため、ここにダメージが発
生するという問題点があった。本発明に係る半導体装置
の製造方法では、基板上のシリコン酸化膜６の除去の際
にウェットエッチングを用いることにより、基板にダメ
ージを与えずにコンタクトホールを形成することができ
る。

【００４８】（第２の実施の形態）図４は、本発明の第
２の実施の形態に係る半導体装置とその製造方法を示す
ための断面図である。本実施の形態は、第１の実施の形
態における図２の（ｄ）に相当する工程において、シリ
コン窒化膜７のエッチング時に、シリコン酸化膜に対し
て選択比が低いエッチングを実施した、もしくはエッチ
ング時間が長かった、等の理由により、試料周辺のシリ
コン酸化膜４，５，６が完全にエッチングされてしまっ
た場合を示すが、この場合、ゲート電極であるポリシリ
コン３と、シリコン窒化膜７との間に存在するシリコン
酸化膜４，５，６については、レジスト８の作用によ
り、いずれもエッチングされずに残っている。

【００４９】このため、この後の製造工程は、第１の実
施の形態における図２の（ｅ）乃至図３の（ｈ）の工程
と同じになり、第１の実施の形態と同様に、ゲート電極
とホールとのショートを発生させることがない工程とな
る。

【００５０】本実施の形態は、第１の実施の形態におい
て説明された犠牲膜となるシリコン窒化膜７のエッチン
グ時に、下地のシリコン酸化膜に対する選択比が低くて
も、ポリシリコンに対しては高い選択比を持つエッチン
グでありさえすれば、ショートの防止は可能となるの
で、上記した犠牲膜（窒化膜）のエッチング時に下地酸
化膜との選択比が十分に確保されていなくても、ショー
トは発生し得ず、既知のエッチング方法での形成が可能
であることを示している。

【００５１】なお、本実施の形態において、上記のポリ
シリコンに対して高い選択比を持つエッチング方法とし
ては、例えばＣＨＦ₃とＣＦ₄の混合ガスを用いれば容易
に達成されることは周知である。

【００５２】なお、上記各実施の形態において、犠牲膜
となるシリコン窒化膜７をポリシリコンとした場合に
は、上記した導電膜以外の膜も形成可能である。すなわ
ち、スペーサとなるシリコン酸化膜に対して選択エッチ
ングが可能な膜でありさえすれば、絶縁膜、導電膜に関
わらずに形成可能であり、積層膜も形成可能である。

【００５３】

【発明の効果】以上に説明したとおり、本発明に係る半
導体装置の製造方法に依れば、まず、ゲート電極と、こ
の後に形成される上層配線とのショートを確実に防止す
ることができる。また、シリコン基板上のコンタクト接
触面積はシリコン酸化膜スペーサ間の寸法が確保され、
従来方法のようにコンタクトがテーパー形状となり、コ
ンタクト接触面積が小さくなることによるコンタクト抵
抗の増大を招くおそれはない。また、ゲート上にドライ
エッチングを使用してコンタクトホールを形成すること
ができる。また、最終的にシリコン窒化膜は除去されて
しまうため、トランジスタの特性には悪影響を与えな
い。

【００５４】また、使用する犠牲膜としては、該犠牲膜
の除去時のエッチングにおいて、シリコン酸化膜との選
択比がある程度確保されていれば、どの様な膜を用いて
も良いので、導電膜（例えばポリシリコン）を用いても
形成が可能となる。また、犠牲膜の選択範囲が広いの
で、例えば生産ラインの成膜設備の能力に応じて、膜種
を変えることも可能である。また、上記の犠牲膜の形成
方式は、減圧ＣＶＤ装置、プラズマＣＶＤ装置、ＰＶＤ
装置のいずれを使用しても実施可能である。また、上記
のパッド電極は、従来と同じＰＲ回数で形成可能であ
る。また、上記の犠牲膜を除去するエッチングの際に、
上記の各シリコン酸化膜が除去されてしまっても問題が
生じない。さらに、コンタクトホールをドライエッチン
グで開口する場合、基板にダメージを与えずにコンタク
トホールを形成することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体装置の
製造方法を示すための工程順断面図の（ａ）乃至（ｃ）
である。

【図２】本発明の第１の実施の形態に係る半導体装置の
製造方法を示すための工程順断面図の（ｄ）乃至（ｆ）
である。

【図３】本発明の第１の実施の形態に係る半導体装置の
製造方法を示すための工程順断面図の（ｇ），（ｈ）で
ある。

【図４】本発明の第２の実施の形態に係る半導体装置と
その製造方法を示すための断面図である。

【図５】第１の従来例に係る半導体装置のコンタクトホ
ールの形成方法を示すための工程順断面図の（ａ）乃至
（ｃ）である。

【図６】第１の従来例に係る半導体装置のコンタクトホ
ールの形成方法を示すための工程順断面図の（ｄ）乃至
（ｆ）である。

【図７】第１の従来例に係る半導体装置のコンタクトホ
ールの形成方法の問題点を示すための断面図の（ｇ）乃
至（ｈ）である。

【図８】第２の従来例に係る半導体装置のコンタクトホ
ールの形成方法を示すための工程順断面図の（ａ）乃至
（ｃ）である。

【図９】第２の従来例に係る半導体装置のコンタクトホ
ールの形成方法を示すための工程順断面図の（ｄ）、及
び第２の従来例に係る半導体装置のコンタクトホールの
形成方法の不良例を示すための断面図の（ｅ）である。

【図１０】第３の従来例に係る半導体装置のコンタクト
ホールの形成方法を示すための工程順断面図の（ａ）乃
至（ｃ）である。

【図１１】第３の従来例に係る半導体装置のコンタクト
ホールの形成方法を示すための工程順断面図の（ｄ）で
ある。

【符号の説明】

１シリコン基板２ゲート酸化膜３，１８ポリシリコン４第１のシリコン酸化膜５第２のシリコン酸化膜６第３のシリコン酸化膜７，１２シリコン窒化膜８，１３，１９レジスト９ＢＰＳＧ膜１０，１４，１７，２１コンタクトホール１１上層配線１５第１のシリコン窒化膜１６第２のシリコン窒化膜２０パッド電極

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F004 AA02 BA20 DA00 DA01 DA02 DA03 DA04 DA16 DA17 DA26 DB03 DB06 DB07 EB01 5F033 HH04 HH27 HH28 MM07 QQ09 QQ11 QQ13 QQ16 QQ19 QQ27 QQ31 QQ35 QQ48 RR04 RR06 RR15 RR22 RR25 RR27 SS07 SS13 SS15 VV07 XX31

Claims

【特許請求の範囲】

【請求項１】シリコン基板上に、全面及び側面に酸化膜
スペーサを配したゲート電極を形成するゲート電極形成
工程と、前記ゲート電極形成後の試料のコンタクトホー
ルとなる部分を含む所定の領域上に犠牲膜を形成する犠
牲膜形成工程と、前記犠牲膜形成後の試料の上部全体に
層間絶縁膜を充填する層間絶縁膜充填工程と、前記形成
された層間絶縁膜を前記犠牲膜が露出する高さまで平坦
化する層間絶縁膜平坦化工程と、前記層間絶縁膜平坦化
工程の実施後に前記形成された犠牲膜を選択的エッチン
グにより除去してコンタクトホールを形成するコンタク
トホール形成工程と、前記形成されたコンタクトホール
を含む試料の上面に上層配線を形成する上層配線形成工
程とを有すること、を特徴とする半導体装置の製造方法。
【請求項２】前記ゲート電極形成工程は、ゲート酸化膜
と、ゲート電極となるポリシリコン層と、第１のシリコ
ン酸化膜とをこの順に堆積する工程と、前記堆積された
第１のシリコン酸化膜上に配線パターンをパターニング
した後にこれを異方性ドライエッチングすることにより
ゲート電極配線を形成する工程と、前記堆積されたゲー
ト酸化膜とポリシリコン層と第１のシリコン酸化膜の側
面に第２のシリコン酸化膜を付着させる工程と、前記各
工程実施後に試料の上面を第３のシリコン酸化膜で覆う
工程とを有すること、を特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】前記ゲート電極となるポリシリコン層に代
えて、タングステンシリサイド層、もしくはチタンシリ
サイドとポリシリコンとの積層膜、又は他の金属材料を
使用したこと、を特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】前記犠牲膜は、前記第１，第２，第３のシ
リコン酸化膜に対してエッチング選択比の確保が可能で
あること、を特徴とする請求項２又は請求項３記載の半導体装置の
製造方法。
【請求項５】前記犠牲膜として、シリコン窒化膜を使用
したこと、を特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】前記層間絶縁膜として、ホウ酸・燐・シリ
ケート・ガラス（ＢＰＳＧ膜）又はシリコン酸化膜を使
用したこと、を特徴とする請求項１乃至５のいずれか１項に記載の半
導体装置の製造方法。
【請求項７】前記層間絶縁膜の平坦化に際しては、ＣＭ
Ｐ技術又はウェットエッチング技術又はエッチバック手
法を使用したこと、を特徴とする請求項１乃至６のいずれか１項に記載の半
導体装置の製造方法。
【請求項８】前記コンタクトホール形成工程における犠
牲膜の選択的エッチングに、熱燐酸によるウェットエッ
チング手法を使用したこと、を特徴とする請求項１乃至７のいずれか１項に記載の半
導体装置の製造方法。
【請求項９】前記コンタクトホール形成工程における犠
牲膜の選択的エッチングに、ダウンフロータイプのエッ
チング装置、及びＮＦ₃とＣＬ₂もしくはＮＦ₃とＯ₂の混
合ガスを用いた等方性ドライエッチング手法を使用した
こと、を特徴とする請求項１乃至７のいずれか１項に記載の半
導体装置の製造方法。