JP3007994B2 - Ｍｏｓ半導体装置の製造方法 - Google Patents
Ｍｏｓ半導体装置の製造方法Info
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- JP3007994B2 JP3007994B2 JP2400357A JP40035790A JP3007994B2 JP 3007994 B2 JP3007994 B2 JP 3007994B2 JP 2400357 A JP2400357 A JP 2400357A JP 40035790 A JP40035790 A JP 40035790A JP 3007994 B2 JP3007994 B2 JP 3007994B2
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- Japan
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- film
- gate electrode
- insulating film
- etched
- wiring
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- Drying Of Semiconductors (AREA)
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Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳ型半導体装置
における自己整合型コンタクトを形成するための製造方
法に関する。
における自己整合型コンタクトを形成するための製造方
法に関する。
【０００２】
【従来の技術】図２（ａ）〜（ｇ）は従来の自己整合型
（セルファライン）コンタクト構造を有する金属酸化物
半導体（ＭＯＳ）の製造方法を示す。すなわち、図２
（ａ）に示すように半導体基板２１上に素子分離用の絶
縁膜２２、ゲート絶縁膜２３およびゲート電極膜２４と
ゲート電極膜２４上に絶縁膜２５を形成する。次に図２
（ｂ）に示すように側壁絶縁膜となる絶縁膜２８を積層
し、図２（Ｃ）に示すように異方性エッチング等の方法
でゲート電極膜２４の側壁に側壁絶縁膜２８を形成す
る。この側壁絶縁膜の形成する工程の前後において、薄
いソース・ドレイン２６、濃いソース・ドレイン２７を
形成する。エッチング等の方法で濃いソース・ドレイン
２７の表面を露出した後、図２（ｄ）に示す様に配線層
となる導電帯膜２９を積層する。次に図２（ｅ）に示す
ように、フォトレジスト３１でパターニングし、図２
（ｆ）に示すように導電帯膜２９をエッチングする。そ
の後図２（ｇ）に示すように第２の導電帯膜３４を形成
して半導体装置を完成させる。
（セルファライン）コンタクト構造を有する金属酸化物
半導体（ＭＯＳ）の製造方法を示す。すなわち、図２
（ａ）に示すように半導体基板２１上に素子分離用の絶
縁膜２２、ゲート絶縁膜２３およびゲート電極膜２４と
ゲート電極膜２４上に絶縁膜２５を形成する。次に図２
（ｂ）に示すように側壁絶縁膜となる絶縁膜２８を積層
し、図２（Ｃ）に示すように異方性エッチング等の方法
でゲート電極膜２４の側壁に側壁絶縁膜２８を形成す
る。この側壁絶縁膜の形成する工程の前後において、薄
いソース・ドレイン２６、濃いソース・ドレイン２７を
形成する。エッチング等の方法で濃いソース・ドレイン
２７の表面を露出した後、図２（ｄ）に示す様に配線層
となる導電帯膜２９を積層する。次に図２（ｅ）に示す
ように、フォトレジスト３１でパターニングし、図２
（ｆ）に示すように導電帯膜２９をエッチングする。そ
の後図２（ｇ）に示すように第２の導電帯膜３４を形成
して半導体装置を完成させる。
【０００３】
【発明が解決しようとする課題】図２（ｃ）においてゲ
ート電極の長さをｌ、図２（ｅ）においてゲート電極の
上のフォトレジストのスペースをｍとした時、自己整合
的にコンタクト孔における配線を形成するためにはｌ＞
ｍの関係にあり、しかもｍはゲート電極の内側になけれ
ばならない。なぜならｍがゲート電極の上からはずれる
と、導電帯膜２９をエッチングする時、半導体基板２１
もエッチングしてしまい半導体装置、特にトランジスタ
特性を劣化させてしまう。これを防止するためにフォト
レジストのスペースｍはゲート電極の上になければなら
ないが、仮にフォトレジストの解像度を０．６μｍ、ア
ライメント精度を０．３μｍとすると、フォトレジスト
のスペースｍの最小値は０．６μｍであるから、ゲート
電極の長さｌは１．２μｍ以上なければならない。つま
り、０．６μｍルールの微細パターン形成において、ゲ
ート電極の長さだけは１．２μｍ以上になる。このよう
に、従来の自己整合型コンタクトの形成方法では微細化
に自ずと限界があった。
ート電極の長さをｌ、図２（ｅ）においてゲート電極の
上のフォトレジストのスペースをｍとした時、自己整合
的にコンタクト孔における配線を形成するためにはｌ＞
ｍの関係にあり、しかもｍはゲート電極の内側になけれ
ばならない。なぜならｍがゲート電極の上からはずれる
と、導電帯膜２９をエッチングする時、半導体基板２１
もエッチングしてしまい半導体装置、特にトランジスタ
特性を劣化させてしまう。これを防止するためにフォト
レジストのスペースｍはゲート電極の上になければなら
ないが、仮にフォトレジストの解像度を０．６μｍ、ア
ライメント精度を０．３μｍとすると、フォトレジスト
のスペースｍの最小値は０．６μｍであるから、ゲート
電極の長さｌは１．２μｍ以上なければならない。つま
り、０．６μｍルールの微細パターン形成において、ゲ
ート電極の長さだけは１．２μｍ以上になる。このよう
に、従来の自己整合型コンタクトの形成方法では微細化
に自ずと限界があった。
【０００４】
【課題を解決するための手段】以上の課題を解決するた
めに、この発明はゲート電極の付近が他の領域より高い
事を利用する。すなわち、導電帯膜を形成した後に平坦
化膜を積層し半導体装置の表面を平坦にした後、ゲート
電極の上の導電帯膜をエッチングしたい領域のみをパタ
ーニングし、平坦化膜と導電帯膜をエッチングする。
めに、この発明はゲート電極の付近が他の領域より高い
事を利用する。すなわち、導電帯膜を形成した後に平坦
化膜を積層し半導体装置の表面を平坦にした後、ゲート
電極の上の導電帯膜をエッチングしたい領域のみをパタ
ーニングし、平坦化膜と導電帯膜をエッチングする。
【０００５】
【作用】ゲート電極膜上の平坦化膜がエッチングされ導
電帯膜が次にエッチングされる。ゲート電極膜上の導電
帯膜は他の領域に比べ高いので、ゲート電極膜上の導電
帯膜を優先的にエッチングする事ができる。
電帯膜が次にエッチングされる。ゲート電極膜上の導電
帯膜は他の領域に比べ高いので、ゲート電極膜上の導電
帯膜を優先的にエッチングする事ができる。
【０００６】
【実施例】本発明の工程において、導電帯膜９を積層す
るまでは従来の工程と全く同一である。すなわち図１
（ａ）〜（ｃ）は図２（ａ）〜（ｄ）と同一の工程であ
る。ゲート電極４は絶縁膜５と側壁絶縁膜８で被覆され
ている。導電体膜９はソース・ドレインで半導体基板１
に接している。また、図１には示されていないが、素子
分離膜がなくゲート電極膜がない領域は、導電体膜９を
積層する前に半導体基板が露出するので、導電体膜９と
半導体基板１が直接に接触する事は言うまでもない。導
電帯膜９は多結晶シリコン膜、シリサイド膜、金属膜あ
るいはこれらの積層膜等が挙げられる。
るまでは従来の工程と全く同一である。すなわち図１
（ａ）〜（ｃ）は図２（ａ）〜（ｄ）と同一の工程であ
る。ゲート電極４は絶縁膜５と側壁絶縁膜８で被覆され
ている。導電体膜９はソース・ドレインで半導体基板１
に接している。また、図１には示されていないが、素子
分離膜がなくゲート電極膜がない領域は、導電体膜９を
積層する前に半導体基板が露出するので、導電体膜９と
半導体基板１が直接に接触する事は言うまでもない。導
電帯膜９は多結晶シリコン膜、シリサイド膜、金属膜あ
るいはこれらの積層膜等が挙げられる。
【０００７】さて、導電帯膜９を積層した後、図１
（ｄ）に示すように平坦化膜１０を形成する。この平坦
化膜形成の目的は、平坦化膜をエッチバックした時に、
他の領域に比べ高い領域であるゲート電極の上の導電帯
膜９を露出させ導電帯膜９をエッチングする事である。
この平坦化膜は最終的に残したくないのであれば、簡単
に除去しやすい膜がよい。たとえばフォトレジスト膜を
塗布しベークしてもよい。またポリイミド膜を塗布しベ
ークしてもよい。また無機系のシリケートガラスを塗布
しベークしてもよい。また有機系のシリケートガラスを
塗布しベークしてもよい。あるいはこの平坦化膜を最終
的に残したいのであれば、半導体装置の特性に影響がな
い膜を用いるとよい。たとえば無機系あるいは有機系の
シリケートガラス、ポリイミド膜等である。またＣＶＤ
膜等で形成した平坦化膜でもよい。
（ｄ）に示すように平坦化膜１０を形成する。この平坦
化膜形成の目的は、平坦化膜をエッチバックした時に、
他の領域に比べ高い領域であるゲート電極の上の導電帯
膜９を露出させ導電帯膜９をエッチングする事である。
この平坦化膜は最終的に残したくないのであれば、簡単
に除去しやすい膜がよい。たとえばフォトレジスト膜を
塗布しベークしてもよい。またポリイミド膜を塗布しベ
ークしてもよい。また無機系のシリケートガラスを塗布
しベークしてもよい。また有機系のシリケートガラスを
塗布しベークしてもよい。あるいはこの平坦化膜を最終
的に残したいのであれば、半導体装置の特性に影響がな
い膜を用いるとよい。たとえば無機系あるいは有機系の
シリケートガラス、ポリイミド膜等である。またＣＶＤ
膜等で形成した平坦化膜でもよい。
【０００８】以上のようにして半導体装置の表面を平坦
にする。ゲート電極膜４の上には絶縁膜５もあるので、
他の領域に比べ高くなっている。従って、平坦化膜を形
成した時に、ゲート電極の上にある平坦化膜の厚みｈは
他の領域よりも非常に薄くなっている。次に図１（ｅ）
に示すようにゲート電極の上にある導電体膜９をエッチ
ングしたい領域を窓明けする。この窓明けの領域は、高
い所にありしかも導電帯膜をエッチングしたくない領域
にかからなければ、かなり大きく取ってもよい。すなわ
ち窓明けの領域１２はゲート電極の長さよりも大きく取
る事ができる。従って微細化の限界は窓明けの程度に寄
らない。
にする。ゲート電極膜４の上には絶縁膜５もあるので、
他の領域に比べ高くなっている。従って、平坦化膜を形
成した時に、ゲート電極の上にある平坦化膜の厚みｈは
他の領域よりも非常に薄くなっている。次に図１（ｅ）
に示すようにゲート電極の上にある導電体膜９をエッチ
ングしたい領域を窓明けする。この窓明けの領域は、高
い所にありしかも導電帯膜をエッチングしたくない領域
にかからなければ、かなり大きく取ってもよい。すなわ
ち窓明けの領域１２はゲート電極の長さよりも大きく取
る事ができる。従って微細化の限界は窓明けの程度に寄
らない。
【０００９】次に図１（ｆ）に示すように、まず平坦化
膜１０をエッチングする。ゲート電極上の平坦化膜の厚
みｈは他の部分に比較し薄いので、ゲート電極上の導電
帯膜９が他の領域に比較して早く露出する。導電帯膜９
が露出した後に、導電帯膜９をエッチングする。これに
より、ゲート電極膜の上にある導電帯膜を優先的にエッ
チングできる。このエッチングにおいて平坦化膜１０と
導電帯膜９のエッチング速度を等しくなる条件でエッチ
ングする事により均一性よく平坦な状態で、ゲート電極
膜の上の導電帯膜をエッチングできる。また、導電帯膜
９の下の絶縁膜５及び側壁絶縁膜８と導電帯膜のエッチ
ング速度の選択比は充分な条件でエッチングする必要が
ある。すなわち導電帯膜９がエッチングされた後にゲー
ト電極４を取り囲んでいる絶縁膜５および側壁絶縁膜８
は残っていなければならない。導電帯膜９のエッチング
速度が絶縁膜５および側壁絶縁膜８のエッチング速度よ
り充分大きければよい。
膜１０をエッチングする。ゲート電極上の平坦化膜の厚
みｈは他の部分に比較し薄いので、ゲート電極上の導電
帯膜９が他の領域に比較して早く露出する。導電帯膜９
が露出した後に、導電帯膜９をエッチングする。これに
より、ゲート電極膜の上にある導電帯膜を優先的にエッ
チングできる。このエッチングにおいて平坦化膜１０と
導電帯膜９のエッチング速度を等しくなる条件でエッチ
ングする事により均一性よく平坦な状態で、ゲート電極
膜の上の導電帯膜をエッチングできる。また、導電帯膜
９の下の絶縁膜５及び側壁絶縁膜８と導電帯膜のエッチ
ング速度の選択比は充分な条件でエッチングする必要が
ある。すなわち導電帯膜９がエッチングされた後にゲー
ト電極４を取り囲んでいる絶縁膜５および側壁絶縁膜８
は残っていなければならない。導電帯膜９のエッチング
速度が絶縁膜５および側壁絶縁膜８のエッチング速度よ
り充分大きければよい。
【００１０】以上の様にエッチングする事により、ゲー
ト電極がどんなに小さくなってもゲート電極上の導電帯
膜９は確実にエッチングする事ができる。また側壁絶縁
膜８があるので、導電帯膜９のエッチングにおいて、半
導体基板１までエッチングされる事は通常では起こり得
ない。従ってトランジスタ特性への影響もなくなる。次
にフォトレジスト１１を除去し、さらに平坦化膜１０を
除去し、図１（ｇ）を得る。尚平坦化膜１０は除去しな
くてもよければ残しておいてもよい。またパターニング
にフォトレジストを用いたが、パターニングできる材料
ならば他のものでもよい。
ト電極がどんなに小さくなってもゲート電極上の導電帯
膜９は確実にエッチングする事ができる。また側壁絶縁
膜８があるので、導電帯膜９のエッチングにおいて、半
導体基板１までエッチングされる事は通常では起こり得
ない。従ってトランジスタ特性への影響もなくなる。次
にフォトレジスト１１を除去し、さらに平坦化膜１０を
除去し、図１（ｇ）を得る。尚平坦化膜１０は除去しな
くてもよければ残しておいてもよい。またパターニング
にフォトレジストを用いたが、パターニングできる材料
ならば他のものでもよい。
【００１１】次に導電帯膜９をパターニングし配線を作
る。この配線の形成は平坦化膜形成前でもよいが、ゲー
ト電極上の導電帯膜をエッチングする際のパターニング
（図１（ｅ））を考慮しなければならない事は言うまで
もない。次に図１（ｈ）に示すように、第２の配線１４
等を作成して半導体装置を完成させる。
る。この配線の形成は平坦化膜形成前でもよいが、ゲー
ト電極上の導電帯膜をエッチングする際のパターニング
（図１（ｅ））を考慮しなければならない事は言うまで
もない。次に図１（ｈ）に示すように、第２の配線１４
等を作成して半導体装置を完成させる。
【００１２】
【発明の効果】この発明は、ゲート電極、配線４の上に
絶縁膜５があり、その上に導電体膜９が積層しているた
め、この領域は他の領域に比べ高い位置にある。従っ
て、平坦化膜１０を形成した時、この領域の平坦化膜１
０の厚みｈは他の領域に比べかなり薄いために、全面エ
ッチングを行うとこの領域の平坦化膜１０は先に全て除
去され、導電体膜９が露出してくる。引き続きエッチン
グを進めていくことの領域の導電体膜９も先に全てエッ
チングされてしまい、他の領域の導電体膜９は残存す
る。一般に半導体装置全体の高い位置にある導電体膜９
を全てエッチングするわけではないので、エッチングし
たくない領域は本発明のようにフォトレジスト等でおお
い、エッチングしたい領域のみ本発明のように窓明けす
ればよい事になる。この時、余り広い領域を窓明けする
事は平坦化膜１０および導電体膜９のエッチング条件の
マージンを小さくするので、窓明けの領域は余り大きく
とる必要はない。すなわちゲート電極、配線４の上の絶
縁膜５の上の導電体膜９のうちエッチング除去せねばな
らぬ領域を小さく窓明けしエッチングすると良い。小さ
くと言ってもプロセスの最小ルール＋アライメント精度
分は取っても特に問題はない。このようにする事により
所望の場所の導電体膜９は確実に除去できる。またたと
えゲート電極、配線がプロセスの最小ルールでパターニ
ングされた領域でも、この最小ルールより広く窓明けす
る事が可能となるので、この領域の導電体膜９は確実に
除去する事ができる。従って本発明を用いる事により、
フォトリソグラフィ法の最小パターニングで形成された
半導体装置でも本発明で示す自己整合型の半導体装置を
形成する事が可能となり、非常に微細な半導体装置およ
び集積回路を作成できる。たとえば、自己整合型を用い
ないトランジスタでは、０．８μｍルールにおいて６．
４μｍ（素子分離とコンタクトエッジの距離１．０μｍ
×２＋コンタクトサイズ０．８μｍ×２＋コンタクトエ
ッジとゲート電極のエッジとの距離１．０μｍ×２＋ゲ
ート電極の幅０．８μｍ）あるいは０．６μｍルールに
おいては５．０μｍ（素子分離とコンタクトエッジの距
離０．８μｍ×２＋コンタクトサイズ０．６μｍ×２＋
コンタクトエッジとゲート電極のエッジとの距離０．８
μｍ×２＋サイズ電極の幅０．６μｍ）の大きさである
ものが、本発明を用いると０．８μｍルールでは３．０
μｍ（素子分離とコンタクトエッジの距離０×２＋コン
タクトサイズ０．８μｍ×２＋コンタクトエッジとゲー
ト電極のエッジとの距離（側壁絶縁膜の幅）０．３μｍ
×２＋ゲート電極の幅０．８μｍ）あるいは０．６μｍ
ルールでは２．２μｍ（同０×２＋同０．６μｍ×２＋
同０．２μｍ×２＋同０．６μｍ）となり非常に小さな
サイズになる事が分かる。もっと微細なルールにおいて
も同様の効果がある。
絶縁膜５があり、その上に導電体膜９が積層しているた
め、この領域は他の領域に比べ高い位置にある。従っ
て、平坦化膜１０を形成した時、この領域の平坦化膜１
０の厚みｈは他の領域に比べかなり薄いために、全面エ
ッチングを行うとこの領域の平坦化膜１０は先に全て除
去され、導電体膜９が露出してくる。引き続きエッチン
グを進めていくことの領域の導電体膜９も先に全てエッ
チングされてしまい、他の領域の導電体膜９は残存す
る。一般に半導体装置全体の高い位置にある導電体膜９
を全てエッチングするわけではないので、エッチングし
たくない領域は本発明のようにフォトレジスト等でおお
い、エッチングしたい領域のみ本発明のように窓明けす
ればよい事になる。この時、余り広い領域を窓明けする
事は平坦化膜１０および導電体膜９のエッチング条件の
マージンを小さくするので、窓明けの領域は余り大きく
とる必要はない。すなわちゲート電極、配線４の上の絶
縁膜５の上の導電体膜９のうちエッチング除去せねばな
らぬ領域を小さく窓明けしエッチングすると良い。小さ
くと言ってもプロセスの最小ルール＋アライメント精度
分は取っても特に問題はない。このようにする事により
所望の場所の導電体膜９は確実に除去できる。またたと
えゲート電極、配線がプロセスの最小ルールでパターニ
ングされた領域でも、この最小ルールより広く窓明けす
る事が可能となるので、この領域の導電体膜９は確実に
除去する事ができる。従って本発明を用いる事により、
フォトリソグラフィ法の最小パターニングで形成された
半導体装置でも本発明で示す自己整合型の半導体装置を
形成する事が可能となり、非常に微細な半導体装置およ
び集積回路を作成できる。たとえば、自己整合型を用い
ないトランジスタでは、０．８μｍルールにおいて６．
４μｍ（素子分離とコンタクトエッジの距離１．０μｍ
×２＋コンタクトサイズ０．８μｍ×２＋コンタクトエ
ッジとゲート電極のエッジとの距離１．０μｍ×２＋ゲ
ート電極の幅０．８μｍ）あるいは０．６μｍルールに
おいては５．０μｍ（素子分離とコンタクトエッジの距
離０．８μｍ×２＋コンタクトサイズ０．６μｍ×２＋
コンタクトエッジとゲート電極のエッジとの距離０．８
μｍ×２＋サイズ電極の幅０．６μｍ）の大きさである
ものが、本発明を用いると０．８μｍルールでは３．０
μｍ（素子分離とコンタクトエッジの距離０×２＋コン
タクトサイズ０．８μｍ×２＋コンタクトエッジとゲー
ト電極のエッジとの距離（側壁絶縁膜の幅）０．３μｍ
×２＋ゲート電極の幅０．８μｍ）あるいは０．６μｍ
ルールでは２．２μｍ（同０×２＋同０．６μｍ×２＋
同０．２μｍ×２＋同０．６μｍ）となり非常に小さな
サイズになる事が分かる。もっと微細なルールにおいて
も同様の効果がある。
【図１】本発明の半導体装置の製造方法を示す工程順断
面図である。
面図である。
【図２】従来の半導体装置の製造方法を示す工程順断面
図である。
図である。
１、２１ 半導体基板 ２、２２ 素子分離膜 ３、２３ ゲート絶縁膜 ４、２４ ゲート電極、配線 ５、２５ 絶縁膜 ６、２６ 薄いソース・ドレイン ７、２７ 濃いソース・ドレイン ８、２８ 側壁絶縁膜 ９、２９ 配線層（導電体膜） １０ 平坦化膜 １１、３１ フォトレジスト １２ 窓明けの領域 １３、３３ 層間絶縁膜 １４、３４ 第２の導電体層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/28 H01L 21/3205 H01L 21/336
Claims (1)
- 【請求項１】 半導体基板上にゲート絶縁膜を介してゲ
ート電極および配線となる膜を積層する工程と、その上
に第１の絶縁膜を形成する工程と、前記第１の絶縁膜
と、前記ゲート電極および配線となる膜をパターニング
しゲート電極および配線を形成する工程と、前記ゲート
電極および配線、およびその上の前記絶縁膜の側壁を第
２の絶縁膜でおおう工程と、その上に、少なくともソー
ス・ドレインの不純物層と接触させて導電体膜を被覆形
成する工程と、更にその上に平坦化膜を積層する工程
と、また更にその上に前記ゲート電極、配線およびその
上の絶縁膜の上にあってかつエッチングする必要のある
導電体膜のある領域を窓明けしたレジストを形成する工
程と、前記平坦化膜および前記導電体膜をエッチングし
窓明けされた領域内にあってゲート電極、配線およびそ
の上の第１の絶縁膜の上にある前記導電体膜を除去する
工程とを含む事を特徴とするＭＯＳ半導体装置の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2400357A JP3007994B2 (ja) | 1990-12-04 | 1990-12-04 | Ｍｏｓ半導体装置の製造方法 |
| KR1019910022101A KR100307272B1 (ko) | 1990-12-04 | 1991-12-04 | Mos소자제조방법 |
| US08/093,983 US6544852B1 (en) | 1990-12-04 | 1993-07-19 | Method of fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2400357A JP3007994B2 (ja) | 1990-12-04 | 1990-12-04 | Ｍｏｓ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04209542A JPH04209542A (ja) | 1992-07-30 |
| JP3007994B2 true JP3007994B2 (ja) | 2000-02-14 |
Family
ID=18510275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2400357A Expired - Lifetime JP3007994B2 (ja) | 1990-12-04 | 1990-12-04 | Ｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3007994B2 (ja) |
-
1990
- 1990-12-04 JP JP2400357A patent/JP3007994B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04209542A (ja) | 1992-07-30 |
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