JPH10233451A

JPH10233451A - 半導体装置の製造方法

Info

Publication number: JPH10233451A
Application number: JP3745997A
Authority: JP
Inventors: Fumio Otake; 文雄大竹
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-02-21
Filing date: 1997-02-21
Publication date: 1998-09-02

Abstract

(57)【要約】【課題】半導体装置の製造方法に関し、間隔が狭くな
ったゲート電極等の導電体層間に設けるコンタクトホー
ルを再現性良く容易に形成する。【解決手段】半導体基板１上に設けた少なくとも２つ
の導電体層３の間に設けた一導電型領域５に対するコン
タクトホール１０を形成する領域に、予め選択エッチン
グ容易物６を設けておき、コンタクトホール１０を形成
する際に選択エッチング容易物６を選択的に除去する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関するものであり、特に、ゲート電極間が０．２μ
ｍを切るような近接する２つのＩＧＦＥＴ（絶縁ゲート
型電界効果トランジスタ）のゲート電極間に形成したソ
ース・ドレイン領域に対するコンタクトホールを容易に
形成するための半導体装置の製造方法に関するものであ
る。

【０００２】

【従来の技術】近年、半導体装置分野においては、各種
の回路構成要素を構成するデバイスのサイズの縮小化を
進めることによって、半導体装置の高性能化と集積度の
向上を達成してきたが、ゲート電極間隔が縮小されるに
したがって、ソース・ドレイン領域が狭くなり、コンタ
クトホールの開口がますます困難になってきている。

【０００３】従来、この様な縮小化に伴うコンタクトホ
ール形成の問題点を解決するために、狭いソース・ドレ
イン領域への開口にはＳＡＣ（Ｓｅｌｆ−ａｌｉｎｅｄ
−Ｃｏｎｔａｃｔ）法が用いられているので、このＳＡ
Ｃ法を図６を参照して説明する。

【０００４】図６（ａ）参照まず、ｐ型シリコン基板６１の表面にゲート酸化膜とな
る熱酸化膜を形成したのち、その上に、多結晶シリコン
膜及び窒化珪素膜を順次堆積させ、パターニングするこ
とによって、ゲート酸化膜６２、ゲート電極６３、及
び、ゲートキャップ窒化膜６４からなるゲート構造体を
形成する。

【０００５】次いで、ゲート構造体をマスクとして、Ｐ
等のｎ型不純物を低加速エネルギーで低濃度にイオン注
入してＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉ
ｎ）領域６５を形成したのち、全面に窒化珪素膜を堆積
させ、異方性エッチングすることによってゲート構造体
の側面にサイドウォール６６を形成する。

【０００６】次いで、サイドウォール６６をマスクとし
てＰ等のｎ型不純物を低加速エネルギーで高濃度にイオ
ン注入してソース領域６７及びドレイン領域６８を形成
したのち、コンタクトホール形成時のダメージから保護
するためのエッチングストップ層として高温ＣＶＤ法に
よってＳｉＯ₂膜６９を全面に堆積させるが、このＳｉ
Ｏ₂膜６９は第２のサイドウォールとしても作用する。

【０００７】図６（ｂ）参照次いで、全面に低温ＣＶＤ法などによってＳｉＯ₂等か
らなる厚い層間絶縁膜７０を形成したのち、フォトレジ
ストマスク７１をマスクとして層間絶縁膜７０をエッチ
ングすることによってコンタクトホール７２を形成す
る。

【０００８】なお、この場合、ソース領域６７にダメー
ジを与えないように、ＳｉＯ₂膜６９でエッチングが止
まるようエッチングを行ったのち、残存するＳｉＯ₂膜
６９をソース領域６７にダメージを与えない条件でエッ
チングして除去する。

【０００９】図６（ｃ）参照最後に、全面にＴｉ／ＴｉＮ／Ａｌ膜を堆積させたのち
パターニングすることによってソース領域６７とオーミ
ックに接続する金属配線層７３を形成する。

【００１０】この様な従来のＳＡＣ法においては、窒化
珪素膜等からなるサイドウォール６６やゲートキャップ
窒化膜６４がコンタクトホール形成の際の選択エッチン
グマスクとなるので、ラフな精度でフォトレジストマス
ク７１を形成しても、２つのゲート電極６３の間のソー
ス領域６７に対するコンタクトホールを自己整合的に、
且つ、フォトレジストマスク７１の開口部分よりも小さ
く再現性良く形成することができ、フォトレジストマス
ク７１の位置合わせのマージンを大きくとれるようにな
るため、集積度を向上させることができる。

【００１１】

【発明が解決しようとする課題】しかし、従来のＳＡＣ
法もＩＧＦＥＴの微細化が進むにつれてゲート電極の間
隔が０．２μｍ以下に狭くなった場合には、コンタクト
ホールの開口が困難或いは不可能になるという問題があ
る。

【００１２】図７参照ゲート電極６３同士の間隔が狭くなった場合、サイドウ
ォール６６同士の間隔の狭くなるため充分なコンタクト
面積を有するソース領域６７を形成することができなく
なり、また、ダメージに対する保護膜としてのＳｉＯ₂
膜６９が２つのゲート電極６３の間で厚くなり、このゲ
ート電極６３の間の領域を埋め込んでしまうようにな
る。

【００１３】そして、この様な状態でコンタクトホール
を形成しようとすると、ゲート電極６３の間の厚いＳｉ
Ｏ₂膜６９はコンタクトホール形成に伴うダメージを防
止するためのエッチングストップ層としての作用を果た
さなくなり、また、層間絶縁膜７０の不所望なサイドエ
ッチングも生ずることになる。

【００１４】また、サイドウォール６６をＳｉＯ₂膜で
形成し、エッチングストップ層を窒化珪素膜で形成した
場合には、エッチングストップ層のエッチング工程にお
いてゲートキャップ窒化膜６４もエッチングされ、ゲー
トキャップ窒化膜６４が薄い場合には、ゲート電極６３
がダメージを受けるという問題がある。

【００１５】したがって、本発明は、間隔が狭くなった
ゲート電極等の導電体層間に設けるコンタクトホールを
再現性良く容易に形成することを目的とする。

【００１６】

【課題を解決するための手段】図１は本発明の原理的構
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。図１（ａ）及び（ｂ）参照（１）本発明は、半導体装置の製造方法において、半導
体基板１上に設けた少なくとも２つの導電体層３の間に
設けた一導電型領域５に対するコンタクトホール１０を
形成する工程において、コンタクトホール１０を形成す
る領域に予め選択エッチング容易物６を設けておき、コ
ンタクトホール１０を形成する際に選択エッチング容易
物６を選択的に除去することを特徴とする。

【００１７】この様に、コンタクトホール１０を形成す
べき導電体層３の間の領域に選択エッチング容易物６、
即ち、層間絶縁膜８やサイドウォール４に対して良好な
選択エッチング性を有している材料を設けておくことに
よって、サイドウォール４の厚さを薄くすることがで
き、さらに、第２サイドウォールとなるエッチングスト
ップ層が不要になるので、導電体層３の間隔が狭くなっ
ても、例えば、０．２μｍ以下になっても、その間隔が
サイドウォール４及びエッチングストップ層で埋められ
ることがなく、コンタクトホール１０を再現性良く容易
に形成することができる。

【００１８】（２）また、本発明は、上記（１）におい
て、選択エッチング容易物６がゲルマニウム、シリコ
ン、或いは、シリコンゲルマニウムのいずれかであるこ
とを特徴とする。

【００１９】通常のサイドウォール４や層間絶縁膜８
は、窒化珪素系或いは酸化珪素系絶縁体で構成されるの
で、これらのサイドウォール４や層間絶縁膜８をエッチ
ングすることなく選択的に除去可能な材料としてはゲル
マニウム、シリコン、或いは、シリコンゲルマニウムが
好適であり、特に、ゲルマニウムの場合には、半導体基
板１を構成するシリコンにダメージを与えることなくコ
ンタクトホール１０の形成が可能になる。

【００２０】（３）また、本発明は、上記（２）におい
て、選択エッチング容易物６が、導電体層３の側壁に設
けられたサイドウォール４の間に充填されたものである
ことを特徴とする。

【００２１】この様に、導電体層３の側壁にサイドウォ
ール４を設けておくことによって、選択エッチング容易
物６をエッチングする際に導電体層３がダメージを受け
ることがなく、且つ、コンタクトホール１０に設けたコ
ンタクト層と導電体層３が短絡することがない。

【００２２】（４）また、本発明は、上記（３）におい
て、選択エッチング容易物６を充填する前に、２つの導
電体層３の間に露出している一導電型領域５の表面に選
択エッチング容易物６と選択エッチング性を有する保護
膜７を設けることを特徴とする。

【００２３】この様に、２つの導電体層３の間に露出し
ている一導電型領域５の表面に保護膜７を設けることに
よって、選択エッチング容易物６を除去する工程におい
てエッチングストップ層となるので一導電型領域５の表
面がダメージを受けることがない。

【００２４】（５）また、本発明は、上記（１）におい
て、選択エッチング容易物６が少なくとも２つの導電体
層３をパターニングする際に取り残した導電体層３であ
ることを特徴とする。

【００２５】この様に、選択エッチング容易物６とし
て、２つの導電体層３をパターニングする際に取り残し
た導電体層３、即ち、ダミー導電体層を用いることによ
って、成膜工程を減らすことができる。

【００２６】（６）また、本発明は、上記（４）におい
て、２つの導電体層３と選択エッチング容易物６との間
を、サイドウォール４を構成する材料で埋め込むことを
特徴とする。

【００２７】この様に、２つの導電体層３と選択エッチ
ング容易物６との間を、サイドウォール４を構成する材
料で埋め込むことよって、この埋込層が選択エッチング
容易物６をエッチングする際のエッチングマスクとな
り、導電体層３を保護することができる。

【００２８】（７）また、本発明は、上記（６）におい
て、選択エッチング容易物６を除去したのち、不純物を
半導体基板１に導入して一導電型領域５を形成すること
を特徴とする。

【００２９】この様に、不純物を半導体基板１に導入し
て一導電型領域５を形成することにより、安定したオー
ミックコンタクトを形成することができる。

【００３０】（８）また、本発明は、上記（１）乃至
（７）のいずれかにおいて、導電体層３が、多結晶シリ
コン層及びその上に設けた少なくとも金属を構成要素と
する導電層とからなり、この少なくとも金属を構成要素
とする導電層が、金属シリサイド、金属シリサイド層及
びその上に設けた金属窒化物、金属シリサイド層及びそ
の上に設けた金属層、金属窒化物、或いは、金属窒化物
及びその上に設けた金属層のいずれかからなることを特
徴とする。

【００３１】この様な、導電体層３を構成する材料とし
ては、ポリサイド構造或いはバリアメタルとなる金属窒
化物を使用した多層構造が導電体層３の高耐熱化及び低
抵抗化の観点から望ましいものである。

【００３２】（９）また、本発明は、上記（８）におい
て、少なくとも金属を構成要素とする導電層が、ＷＮ層
及びその上に設けたＷ層からなることを特徴とする。

【００３３】この様に、サイドウォール４及び層間絶縁
膜８に対して良好な選択エッチング性を示し、且つ、高
耐熱性及び低抵抗性の材料としては、ＷＮ／Ｗが好適で
ある。

【００３４】（１０）また、本発明は、上記（８）にお
いて、少なくとも金属を構成要素とする導電層が、Ｔｉ
Ｎ層、または、Ｔｉシリサイド層及びその上に設けたＴ
ｉＮ層からなることを特徴とする。

【００３５】この様に、サイドウォール４及び層間絶縁
膜８に対して良好な選択エッチング性を示し、且つ、高
耐熱性及び低抵抗性の材料としては、ＴｉＮ、或いは、
Ｔｉシリサイド／ＴｉＮを用いても良い。

【００３６】（１１）また、本発明は、上記（１）乃至
（１０）のいずれかにおいて、導電体層３がゲート電極
であり、また、一導電型領域５がソース領域或いはドレ
イン領域であることを特徴とする。

【００３７】上記の様な製造方法は、ゲート電極が互い
に近接した２つのＩＧＦＥＴの間に設けた共通のソース
領域或いはドレイン領域に対するコンタクトホール１０
を再現性良く、且つ、容易に形成するために非常に有用
である。

【００３８】

【発明の実施の形態】本発明の第１の実施の形態の製造
工程を図２及び図３を参照して説明する。図２（ａ）参照まず、ｐ型シリコン基板１１の表面にゲート酸化膜とな
る厚さ４ｎｍの熱酸化膜を形成したのち、その上に、厚
さ１００ｎｍの多結晶シリコン膜及び厚さ５０ｎｍの窒
化珪素膜を順次堆積させ、パターニングすることによっ
て、幅が０．１〜０．２μｍ、例えば０．１２５μｍで
相互の間隔が０．１５〜０．２５μｍ、例えば、０．２
μｍのゲート酸化膜１２、ゲート電極１３、及び、ゲー
トキャップ窒化膜１４からなるゲート構造体を形成し、
次いで、ゲート構造体をマスクとして、Ｐをイオン注入
することによってソース領域１５及びドレイン領域１６
を形成する。

【００３９】図２（ｂ）参照次いで、全面に窒化珪素層を堆積したのち、異方性エッ
チングを施すことによってゲート構造体の側面に厚さ
０．０２〜０．１０μｍ、例えば、０．０５μｍのサイ
ドウォール１７を形成する。

【００４０】図２（ｃ）参照次いで、熱酸化を行うことによってソース領域１５及び
ドレイン領域１６の露出表面にエッチングストップ層と
なる厚さ３〜１０ｎｍ、例えば、５ｎｍの保護酸化膜１
８を形成したのち、ＣＶＤ法によって全面に多結晶ゲル
マニウム膜１９を堆積させる。

【００４１】図３（ｄ）参照次いで、多結晶ゲルマニウム膜１９がソース領域１５上
にのみ残存するようにパターニングして多結晶ゲルマニ
ウムパターン２０を形成したのち、低温ＣＶＤ法を用い
て全面にＳｉＯ₂膜を堆積させて層間絶縁膜２１とす
る。

【００４２】図３（ｅ）参照次いで、所定の開口部を有するフォトレジストマスク２
２を用いてＣＨＦ₃とＣＦ₄を原料ガスとしたＲＩＥ
（反応性イオンエッチング）法によって層間絶縁膜２１
に開口を形成したのち、ＨＦ：Ｈ₂Ｏ₂：Ｈ₂Ｏからな
るエッチング液を用いて多結晶ゲルマニウムパターン２
０を選択的に除去し、次いで、フォトレジストマスク２
２を除去したのち、緩衝フッ酸水溶液（ＮＨ₄Ｆ：Ｈ
Ｆ：Ｈ₂Ｏ）を用いて保護酸化膜１８を除去してコンタ
クトホール２３を形成する。

【００４３】図３（ｆ）参照次いで、全面にＡｌ膜を堆積させてパターニングするこ
とによって、ソース領域１５とオーミックにコンタクト
するＡｌ配線層２４を形成する。

【００４４】この様に、本発明の第１の実施の形態にお
いては、コンタクトホール２３を形成すべき領域にサイ
ドウォール１７を構成する窒化珪素、及び、層間絶縁膜
２１を構成する酸化珪素に対する選択エッチング性の優
れたゲルマニウムを充填しているので、ゲート電極１３
の間隔が狭い場合にも、ラフなマスク合わせによって再
現性良く、容易にコンタクトホール２３を形成すること
ができる。

【００４５】また、多結晶ゲルマニウムパターン２０の
選択エッチング性が優れているので、多結晶ゲルマニウ
ムパターン２０の除去工程においてゲート電極１３の
肩、或いは、ゲートキャップ窒化膜１４が不所望にエッ
チングされることがない。

【００４６】また、この様な選択エッチング容易物とし
ての充填物は多結晶ゲルマニウムに限られるものではな
く、多結晶シリコン或いは多結晶シリコンゲルマニウム
であっても良く、また、その結晶状態は多結晶に限られ
るものでなく、アモルファスであっても良いものであ
る。

【００４７】また、本発明の第１の実施の形態において
は、ソース領域１５の表面に保護酸化膜１８を設けてい
るので、多結晶ゲルマニウムパターン２０の除去工程に
おいて、ソース領域１５の表面が受けるダメージを最小
限に抑えることができる。

【００４８】また、上記の第１の実施の形態において
は、多結晶ゲルマニウムパターン２０の除去工程におい
てＨＦ：Ｈ₂Ｏ₂：Ｈ₂Ｏを用いたウェット・エッチン
グを用いているが、ＨＢｒを原料ガスとしたＲＩＥ法を
用いても良いものである。

【００４９】次に、図４及び図５を参照して本発明の第
２の実施の形態を説明する。図４（ａ）参照まず、ｐ型シリコン基板３１の表面にゲート酸化膜３２
となる厚さ４ｎｍの熱酸化膜を形成したのち、その上
に、厚さ３０〜５０ｎｍ、例えば、５０ｎｍの多結晶シ
リコン膜３３、厚さ５〜１０ｎｍ、例えば、５ｎｍのＷ
Ｎ膜３４、厚さ５０〜１５０ｎｍ、例えば、５０ｎｍの
Ｗ膜３５、及び、厚さ５０〜１５０ｎｍ、例えば、１０
０ｎｍの保護窒化膜を順次堆積させ、パターニングする
ことによって、幅が０．１〜０．２μｍ、例えば０．１
２５μｍで相互の間隔が０．２〜０．３μｍ、例えば、
０．２５μｍとなるゲート電極３７及びダミーゲート電
極３８を形成する。

【００５０】次いで、ゲート電極３７及びダミーゲート
電極３８をマスクとして、例えば、１０ｋｅＶの加速エ
ネルギーで、１×１０¹⁴ｃｍ^-2の砒素（Ａｓ）をイオン
注入することによってｎ^-型のソース領域３９及びＬＤ
Ｄ領域４０を形成する。

【００５１】図４（ｂ）参照次いで、全面に窒化珪素層を堆積したのち、異方性エッ
チングを施すことによってゲート電極３７及びダミーゲ
ート電極３８の側面に厚さ０．０３〜０．１０μｍ、例
えば、０．０４μｍのサイドウォール４１を形成し、次
いで、このサイドウォール４１をマスクとして、例え
ば、４０ｋｅＶの加速エネルギーで、２×１０¹⁵ｃｍ^-2
の砒素をイオン注入することによってｎ⁺型のドレイン
領域４３を形成する。

【００５２】なお、このサイドウォール４１の形成工程
において、ゲート電極３７及びダミーゲート電極３８と
の間の凹部には窒化珪素膜が堆積して埋込窒化膜４２と
なり、サイドウォール４１と同様に、コンタクトホール
形成の際のエッチングマスクとなる。

【００５３】図４（ｃ）参照次いで、低温ＣＶＤ法を用いて全面にＳｉＯ₂膜を堆積
させて層間絶縁膜４４を形成したのち、所定の開口を有
するフォトレジストマスク４５を用いてＣＨＦ ₃とＣＦ
₄を原料ガスとしたＲＩＥ法によって層間絶縁膜４４に
開口部４６を形成すると共に、開口部４６に位置するダ
ミーゲート電極３８上の保護窒化膜３６及び埋込窒化膜
４２の一部をエッチング除去する。

【００５４】図５（ｄ）参照次いで、Ｃｌ₂及びＳＦ₆をエッチングガスとしたＲＩ
Ｅ法によってＷ膜３５及びＷＮ膜３４を選択的に除去し
たのち、ＨＢｒをエッチングガスとしたＲＩＥ法によっ
て多結晶シリコン膜３３を選択的に除去し、次いで、フ
ォトレジストマスク４５を除去したのち、緩衝フッ酸水
溶液（ＮＨ₄Ｆ：ＨＦ：Ｈ₂Ｏ）を用いて露出したゲー
ト酸化膜３２を除去してコンタクトホール４７を形成す
る。

【００５５】図５（ｅ）参照次いで、露出したコンタクトホール４７に例えば、４０
ｋｅＶの加速エネルギーで、２×１０¹⁵ｃｍ^-2の砒素を
イオン注入することによってｎ⁺型のコンタクト補償領
域４８を形成したのち、全面に厚さが例えば、５０ｎｍ
のＴｉ膜、及び、厚さが１００ｎｍのＴｉＮ膜をＣＶＤ
法によって堆積させてパターニングすることによって、
コンタクト補償領域４８を介してソース領域３９とオー
ミックにコンタクトするＴｉ層４９及びＴｉＮ層５０か
らなる配線層を形成する。

【００５６】この様に、本発明の第２の実施の形態にお
いては、コンタクトホール４７を形成すべき領域に、埋
込窒化膜４２、及び、層間絶縁膜２１を構成する酸化珪
素に対する選択エッチング性の優れたＷ膜３５，ＷＮ膜
３４，多結晶シリコン膜３３からなる多層ゲート電極構
造の一部をダミーゲート電極３８として残存させている
ので、ゲート電極３７の間隔が狭い場合にも、ラフなマ
スク合わせによって再現性良く、容易にコンタクトホー
ル４７を形成することができる。

【００５７】また、Ｗ膜３５，ＷＮ膜３４，多結晶シリ
コン３３からなるダミーゲート電極３８の選択エッチン
グ性が優れているので、ダミーゲート電極３８の除去工
程においてゲート電極３７の肩、或いは、ゲートキャッ
プ窒化膜となる保護窒化膜３６が不所望にエッチングさ
れることがない。

【００５８】また、この第１の実施の形態においては、
ゲート酸化膜３２上に薄い多結晶シリコン膜３３が設け
られており、ゲート酸化膜３２の膜厚を大きく減らすこ
となく多結晶シリコン膜３３の選択エッチングが可能で
あるので、ダミーゲート電極３８の除去工程において、
ソース領域３９と繋がるコンタクト補償領域４８の表面
が受けるダメージを最小限に抑えることができる。

【００５９】なお、上記の第２の実施の形態の説明にお
いては、ゲート電極３７の幅とダミーゲート電極３８の
幅を同じに設定しているが、互いに異なるようにしても
良く、特に、ダミーゲート電極の幅を狭くすることによ
って集積度を向上させることができる。

【００６０】また、上記の第２の実施の形態の説明にお
いては、ダミーゲート電極３８を選択的に除去する際
に、ＲＩＥ法を用いているがウェット・エッチング法を
用いても良いものである。

【００６１】以上、本発明の第１及び第２の実施の形態
を説明したが、この第１及び第２の実施の形態において
は、フォトレジストマスク２３，４５の位置合わせのず
れ等に起因してＡｌ配線層２４或いはＴｉ層４９を形成
した際にコンタクトホール２２，４７に空隙が生ずるこ
とがあるが、この様な空隙は微小であるのであまり問題
にならないものであり、また、導電体の成膜工程を工夫
することによって空隙をなくすこともできる。

【００６２】また、上記の各実施の形態においては、ゲ
ート電極間に設ける領域をソース領域としているが、ソ
ース領域に限られるものではなく、ドレイン領域であっ
ても良いものである。

【００６３】また、上記の第１の実施の形態において
は、ゲート電極は単層の多結晶シリコン膜からなるが、
第２の実施の形態のようにＳｉ／ＷＮ／Ｗ多層構造であ
ってもよく、逆に、第２の実施の形態におけるゲート電
極及びダミーゲート電極を単層の多結晶シリコン膜とし
ても良いものである。

【００６４】また、ゲート電極は単層の多結晶シリコン
膜或いはＳｉ／ＷＮ／Ｗ多層構造に限られるものではな
く、多結晶シリコン膜上に金属を構成要素として含む導
電層、即ち、金属シリサイド層、金属窒化物層、金属シ
リサイド層／金属層、金属シリサイド層／金属窒化物
層、或いは、金属窒化物層／金属層であっても良く、よ
り具体的には、ＴｉＮ、或いは、Ｔｉシリサイド／Ｔｉ
Ｎ構造が好適である。

【００６５】また、サイドウォールを構成する絶縁膜は
窒化珪素膜に限られるものではなく、ＳｉＯ₂膜であっ
ても良く、さらに、層間絶縁膜は低温ＣＶＤ法によって
形成したＳｉＯ₂膜に限られるものではなく、高温ＣＶ
Ｄ法によって形成したＳｉＯ ₂膜、ＳＯＧ（スピンオン
グラス）膜、ＰＳＧ膜、或いは、ＢＰＳＧ膜であっても
良い。

【００６６】また、上記の各実施の形態においては、基
板として、ｐ型シリコン基板を用いているが、ｎ型シリ
コン基板を用いても良いものであり、更には、上記第２
の実施の形態の説明においては、ＬＤＤ構造を採用して
いるが、必ずしもＬＤＤ構造にする必要はなく単一構造
のソース・ドレイン領域であっても良く、逆に、第１の
実施の形態においてＬＤＤ構造を採用しても良いもので
ある。

【００６７】さらに、本発明はＩＧＦＥＴのソース・ド
レイン領域に対するコンタクトホールの形成方法に限ら
れるものではなく、近接した間隔で対向する配線層等の
導電体層の間のコンタクトホールを設ける必要がある場
合に用いることができるものであり、バイポーラ型半導
体装置も対象とするものである。

【００６８】

【発明の効果】本発明によれば、ゲート電極間に設けら
れたソース・ドレイン領域に対するコンタクトホールを
形成する工程において、コンタクトホールの形成領域に
選択エッチング容易物を設けておくので、ゲート電極間
が狭くなった場合にも容易に再現性良くコンタクトホー
ルを形成することができ、半導体装置の集積度の向上及
び性能の向上に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明の原理的構成の説明図である。

【図２】本発明の第１の実施の形態の途中までの製造工
程の説明図である。

【図３】本発明の第１の実施の形態の図２以降の製造工
程の説明図である。

【図４】本発明の第２の実施の形態の途中までの製造工
程の説明図である。

【図５】本発明の第２の実施の形態の図４以降の製造工
程の説明図である。

【図６】従来のコンタクトホールの形成工程の説明図で
ある。

【図７】従来のコンタクトホールの形成工程の問題点の
説明図である。

【符号の説明】

１半導体基板２絶縁膜３導電体層４サイドウォール５一導電型領域６選択エッチング容易物７保護膜８層間絶縁膜９フォトレジストマスク１０コンタクトホール１１ｐ型シリコン基板１２ゲート酸化膜１３ゲート電極１４ゲートキャップ窒化膜１５ソース領域１６ドレイン領域１７サイドウォール１８保護酸化膜１９多結晶ゲルマニウム膜２０多結晶ゲルマニウムパターン２１層間絶縁膜２２フォトレジストマスク２３コンタクトホール２４Ａｌ配線層３１ｐ型シリコン基板３２ゲート酸化膜３３多結晶シリコン膜３４ＷＮ膜３５Ｗ膜３６保護窒化膜３７ゲート電極３８ダミーゲート電極３９ソース領域４０ＬＤＤ領域４１サイドウォール４２埋込窒化膜４３ドレイン領域４４層間絶縁膜４５フォトレジストマスク４６開口部４７コンタクトホール４８コンタクト補償領域４９Ｔｉ層５０ＴｉＮ層６１ｐ型シリコン基板６２ゲート酸化膜６３ゲート電極６４ゲートキャップ窒化膜６５ＬＤＤ領域６６サイドウォール６７ソース領域６８ドレイン領域６９ＳｉＯ₂膜７０層間絶縁膜７１フォトレジストマスク７２コンタクトホール７３金属配線層

Claims

【特許請求の範囲】

【請求項１】半導体基板上に設けた少なくとも２つの
導電体層の間に設けた一導電型領域に対するコンタクト
ホールを形成する工程において、前記コンタクトホール
を形成する領域に予め選択エッチング容易物を設けてお
き、前記コンタクトホールを形成する際に前記選択エッ
チング容易物を選択的に除去することを特徴とする半導
体装置の製造方法。
【請求項２】上記選択エッチング容易物が、ゲルマニ
ウム、シリコン、或いは、シリコンゲルマニウムのいず
れかであることを特徴とする請求項１記載の半導体装置
の製造方法。
【請求項３】上記選択エッチング容易物が、上記導電
体層の側壁に設けられたサイドウォールの間に充填され
たものであることを特徴とする請求項２記載の半導体装
置の製造方法。
【請求項４】上記選択エッチング容易物を充填する前
に、上記２つの導電体層の間に露出している上記一導電
型領域の表面に前記選択エッチング容易物に対して選択
エッチング性を有する保護膜を設けることを特徴とする
請求項３記載の半導体装置の製造方法。
【請求項５】上記選択エッチング容易物が、上記少な
くとも２つの導電体層をパターニングする際に取り残し
た導電体層であることを特徴とする請求項１記載の半導
体装置の製造方法。
【請求項６】上記２つの導電体層と上記選択エッチン
グ容易物との間を、サイドウォールを構成する材料で埋
め込んだことを特徴とする請求項５記載の半導体装置の
製造方法。
【請求項７】上記選択エッチング容易物を除去したの
ち、不純物を上記半導体基板に導入して上記一導電型領
域を形成することを特徴とする請求項６記載の半導体装
置の製造方法。
【請求項８】上記導電体層が、多結晶シリコン層及び
その上に設けた少なくとも金属を構成要素とする導電層
とからなり、前記少なくとも金属を構成要素とする導電
層が、金属シリサイド、金属シリサイド層及びその上に
設けた金属窒化物、金属シリサイド層及びその上に設け
た金属層、金属窒化物、或いは、金属窒化物及びその上
に設けた金属層のいずれかからなることを特徴とする請
求項１乃至７のいずれか１項に記載の半導体装置の製造
方法。
【請求項９】上記少なくとも金属を構成要素とする導
電層が、ＷＮ層及びその上に設けたＷ層からなることを
特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】上記少なくとも金属を構成要素とする
導電層が、ＴｉＮ層、または、Ｔｉシリサイド層及びそ
の上に設けたＴｉＮ層からなることを特徴とする請求項
８記載の半導体装置の製造方法。
【請求項１１】上記導電体層がゲート電極であり、ま
た、上記一導電型領域がソース領域或いはドレイン領域
であることを特徴とする請求項１乃至１０のいずれか１
項に記載の半導体装置の製造方法。