JP3065525B2 - 半導体素子の配線形成方法 - Google Patents

半導体素子の配線形成方法

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JP3065525B2 JP8011146A JP1114696A JP3065525B2 JP 3065525 B2 JP3065525 B2 JP 3065525B2 JP 8011146 A JP8011146 A JP 8011146A JP 1114696 A JP1114696 A JP 1114696A JP 3065525 B2 JP3065525 B2 JP 3065525B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子の配線
形成方法に係るもので、詳しくは、半導体素子の製造時
に、電導線及び接続溝を自己整合的に形成する半導体素
子の配線形成方法に関するものである。
【０００２】
【従来の技術】近来、半導体素子の高集積度に伴い電導
線の幅と接続溝（contact hole）の大きさとが縮小さ
れ、それら電導線及び接続線の整列余裕度（allignment
margin）の確保がきびしく行われている。即ち、電導
線と接続溝間に誤りの整列（misalignment）が生じた場
合は、それら電導線及び接続溝の接続面（contact are
a）が減少して電流の密度（current density）が増加さ
れ、半導体素子の信頼性が低下される。且つ、該半導体
素子は配線区域が実質的に減少して配線間のクロストー
ク（cross talk）が発生し、寄生キャパシタンス（para
sitic capacitance）が増加して回路の動作速度が低下
される。そこで、このような欠点を解決するため、文献
（１９９２年、ＩＥＥＥジャーナル、Ｐ３０１−３０
８）に記載されたように、Ｋ，Ｕｅｎｏ氏は、平坦な配
線連結技術として、配線溝に電導線と平行な接続溝を自
己整合的（self-alignment）に形成していた。即ち、従
来半導体素子の配線形成方法においては、図７（Ａ）に
示したように、平坦な絶縁層１上に食刻停止膜２を蒸着
形成し、図７（Ｂ）に示したようにそれら絶縁層１及び
食刻停止膜２の所定部位を食刻して配線溝３を形成して
いた。次いで、図７（Ｃ）に示したように該食刻停止膜
２上に感光膜４をドーピングし、それら感光膜４及び絶
縁層１に電子ビーム食刻（electronbeam lithography）
を施して自己整合（self alignment）的に接続溝５を形
成していた。次いで、図７（Ｃ）、（Ｄ）に示したよう
に、それら配線溝３及び接続溝５内にタングステンＷの
ような金属膜を埋入形成し、化学機械的研磨によりエッ
チバックを施し、プラグ６及び配線７を形成していた。
【０００３】
【発明が解決しようとする課題】然るに、このような従
来半導体素子の配線形成方法においては、配線溝と接続
溝とが夫々配線の長さ方向に自己整合して形成される
が、該配線の長さ方向と垂直な方向には形成されないた
め、電導線と接続溝との接触面が拡大されず、半導体素
子の信頼性を向上し得るという不都合な点があった。
【０００４】且つ、配線溝及び接続溝を構成するため二
度の写真食刻（photo lithography）を施すようになっ
て煩雑であるという不都合な点があった。
【０００５】
【課題を解決するための手段】本発明の目的は、一度の
写真食刻工程にて半導体素子の配線を形成し、工程を簡
単化し得る半導体素子の配線形成方法を提供しようとす
るものである。
【０００６】且つ、本発明の目的は、電導線の水平及び
垂直両方向に配線の接続溝を自己整合的に形成し、電導
線と接続溝との接触面を拡大させて半導体素子の信頼性
を向上し得る半導体素子の配線形成方法を提供しようと
するものである。
【０００７】また、本発明のその他の目的は、別途の感
光膜を利用せずに、絶縁層に電導線グルーブを形成し、
該電導線グルーブの側壁を利用して接続溝を形成し得る
半導体素子の配線形成方法を提供しようとするものであ
る。
【０００８】請求項１の発明による半導体素子の配線形
成方法は、配線領域と、配線領域より広い幅を有し、配
線領域に連結されるウィンドー領域とを有する電導線を
備えた半導体素子の配線形成方法であって、上面に導電
層が形成された半導体の基板上に絶縁層を形成する段階
と、絶縁層の上部に食刻停止膜を形成する段階と、電導
線が形成される領域の食刻停止膜を食刻する段階と、食
刻停止膜が除去され、露出された絶縁層を食刻停止膜を
マスクとして所定厚さだけ除去する段階と、食刻停止膜
および絶縁層の上にマスク層を形成する段階と、食刻停
止膜を停止材料 としてマスク層を異方性食刻してウィン
ドー領域中心部の絶縁層のみを露出させる段階と、露出
された絶縁層を食刻し接続溝を形成する段階と、マスク
層を除去する段階と、接続溝内部と絶縁層の上面にの
み、導電性物質を形成することを特徴としている。
【０００９】請求項２の発明による半導体素子の配線形
成方法は、請求項１の発明の構成において、導電層は、
基板上に形成された不純物の領域である。
【００１０】請求項３の発明による半導体素子の配線形
成方法は、請求項１の発明の構成において、絶縁層は、
ＳｉＯ2 およびＢＰＳＧのいずれか一つの物質にて形成
される。
【００１１】請求項４の発明による半導体素子の配線形
成方法は、請求項１の発明の構成において、マスク層の
厚さは、配線領域幅の１／２以上に形成される。
【００１２】請求項５の発明による半導体素子の配線形
成方法は、請求項１の発明の構成において、マスク層を
食刻する段階は、異方性食刻法により食刻することを特
徴としている。
【００１３】請求項６の発明による半導体素子の配線形
成方法は、請求項５の発明の構成において、マスク層を
異方性食刻法により食刻する段階は、食刻停止膜の上面
およびウィンドー領域中心部のマスク層のみを除去し、
配線領域およびウィンドー領域縁部の絶縁層上にのみマ
スク層を残留させることを特徴としている。
【００１４】
【発明の実施の形態】以下本発明の実施の形態に対し、
図面を用いて説明する。本発明に係る半導体素子の配線
形成方法の第１実施形態においては、先ず、図１（Ａ）
−図３（Ａ）に示したように、基板１０上の下部導電層
４０（図１（Ｅ）−図２（Ｅ）参照）を絶縁させるため
該基板１０上に、ＳｉＯ2 およびＢＰＳＧ（boron phos
phorous silicate glass）のいずれか一つの物質でなる
絶縁層１１が形成され、該絶縁層１１上に食刻停止膜１
２が蒸着形成され、該食刻停止膜１２上に感光膜マスク
層（図示されず）が形成され、該感光膜マスク層をマス
クとしてそれら食刻停止膜１２及び絶縁層１１の所定部
位が夫々食刻され電導線グルーブ１３が形成される。次
いで、図１（Ｂ）−図３（Ｂ）に示したように、それら
電導線グルーブ１３及び食刻停止膜１２上に接続溝２１
を形成するためのマスク層１５が該接続溝の形成されな
い狭い配線領域２５（図４参照）の幅の半分よりも厚い
厚さに蒸着形成され、狭い配線領域の電導線グルーブ１
３は充填される。
【００１５】次いで、図１（Ｃ）、（Ｄ）−図３
（Ｃ）、（Ｄ）に示したように、該マスク層１５が異方
性エッチバックされ、前記接続溝２１を含んだ広幅の配
線領域２５側の電導線グルーブ１３に側壁１７が形成さ
れる。次いで、図１（Ｅ）−図３（Ｅ）に示したよう
に、それらマスク層１５及び食刻停止膜１２をマスクと
し絶縁層１１を異方性エッチングすると、自己整合的に
接続溝２１が形成される。このとき、該接続溝２１は常
に前記電導線グルーブ１３内に位置され、狭い配線領域
２５側の電導線グルーブ１３はマスク層１５により絶縁
層１１が食刻されない。次いで、残りのマスク層１５が
完全に食刻除去され、電導線グルーブ１３と接続溝２１
とが露出される。その後、図１（Ｆ）−図３（Ｆ）に示
したように、ＡｌまたはＣｕの導電性物質が接続溝２１
及び電導線グルーブ１３に埋入され、化学機械的研磨
（chemical mechanical polishing）によりエッチバッ
クが施されて配線層４５が形成される。このとき、前記
食刻停止膜１２上に余分の導電性物質の配線層４５が形
成されると、化学機械的研磨またはエッチバックを施し
て除去する。
【００１６】この場合、前記絶縁層１１がシリコン酸化
膜であるとき、前記食刻停止膜１２及びマスク層１５は
ポリイミド系のポリマーまたはシリコン窒化膜を夫々使
用し、絶縁膜１１がポリマーであるときはそれら食刻停
止膜１２及びマスク層１５は夫々シリコン窒化膜または
シリコン酸化膜を使用することができる。即ち、絶縁層
１１よりも所定の食刻選択比を有し食刻速度の遅い物質
を食刻停止膜１２及びマスク層１５の物質として使用す
る。且つ、食刻停止膜１２とマスク層１５とを同様な物
質にて形成することもできる。
【００１７】また、前記マスク層１５をエッチングして
接続溝２１を含む広幅の配線領域２５側の電導線グルー
ブ１３に側壁１７を形成するとき、絶縁層１１の食刻を
同時に進行させて接続溝２１を形成することもできる。
更に、前記配線層４５を形成するとき、導電性物質を選
択蒸着（selective deposition）させて接続溝及び電導
線グルーブ１３に形成することもできる。
【００１８】そして、本発明に係る半導体素子の配線の
レイアウトにおいては、図４に示したように、電導線３
０がウィンドー領域２０と配線領域２５とにより形成さ
れ、該ウィンドー領域２０の中央に接続溝２１が形成さ
れる。且つ、それらウィンドー領域２０及び接続溝２１
は断面が円形または矩形状に形成され、該ウィンドー領
域２０の径または辺ｄ’は配線領域２５の幅Ｗの２倍よ
りもやや大きく形成される。
【００１９】また、本発明に係る半導体素子の配線形成
方法の第２実施形態として、前記第１実施形態の下部導
電層４０の代わりに図５に示した不純物領域ｎ+ の導電
層４１を基板１０上に形成し、その他は第１実施形態と
同様な方法にて配線層４５を形成することもできる。即
ち、図５に示したように、不純物領域ｎ+ の導電層４１
が形成された基板１０上に絶縁層１１を形成し、該絶縁
層１１上に食刻停止膜１２を形成する段階と、該導電層
４１側の前記ウィンドー領域２０及び前記配線領域２５
側の食刻停止膜と所定厚さの前記絶縁層１１とを夫々食
刻する段階と、それら食刻停止膜１２及び絶縁層１１上
にマスク層（図示されず）を形成する段階と、該マスク
層をエッチングして前記ウィンドー領域２０中心部側の
マスク層を除去する段階と、該ウィンドー領域２０中心
部側の絶縁層１１を食刻して接続溝２１を形成する段階
と、該接続溝２１及び前記絶縁層１１上に配線層４５
（図示されず）を形成する段階と、を順次行うようにな
っている。
【００２０】そして、半導体素子の配線形成方法の参考
例として、図６（Ａ）−（Ｄ）に示したように、下部導
電層４０を有した基板１０上面に、前記第１実施形態と
同様に絶縁層１１が形成され、該絶縁層１１上面に電導
線グルーブ１３が形成される。このとき、該絶縁層１１
は前記第１実施形態と同様にＳｉＯ2 およびＢＰＳＧの
いずれか一つの物質にて形成される。
【００２１】次いで、該絶縁層１１の電導線グルーブ１
３上面に、Ａｌ及びＣｕ中のいずれか一つの金属にてな
る導電層３８を形成し、該導電層３８をマスクとし前記
絶縁層１１を食刻すると、自己整合的に接続溝２１が形
成される。次いで、該接続溝２１及び電導層３８の上面
に連結して配線層４５が形成される。
【００２２】
【発明の効果】以上説明したように、本発明に係る半導
体素子の配線形成方法においては、配線の接続溝が一度
の食刻工程により電導線の水平、垂直両方向に自己整合
して形成されるようになっているため、電導線と接続溝
との接触面が拡大され、半導体素子の信頼性が向上され
るという効果がある。且つ、従来方法よりも配線形成工
程が簡単化され原価が低廉になるという効果がある。
【図面の簡単な説明】
【図１】（Ａ）−（Ｆ）は本発明に係る半導体素子の配
線形成方法の第１実施形態を示した工程図で図４のＡ−
Ａ’線断面図である。
【図２】（Ａ）−（Ｆ）は本発明に係る半導体素子の配
線形成方法の第１実施形態を示した工程図で図４のＢ−
Ｂ’線断面図である。
【図３】（Ａ）−（Ｆ）は本発明に係る半導体素子の配
線形成方法の第１実施形態を示した工程図で図４のＣ−
Ｃ’線断面図である。
【図４】本発明に係る半導体素子の配線レイアウトを示
した平面図である。
【図５】本発明に係る半導体素子の配線形成方法の第２
実施形態を示した工程図で図１（Ｅ）の対応図である。
【図６】（Ａ）−（Ｄ）は半導体素子の配線形成方法の
参考例を示した工程図である。
【図７】（Ａ）−（Ｄ）は従来半導体素子の配線形成方
法を示した工程図である。
【符号の説明】
１、１１：絶縁層 ２、１２：食刻停止膜 ３：電導線溝 ４：感光膜 ５、２１：接続溝 １０：基板 １３：電導線グルーブ １５：マスク層 ２０：ウィンドー領域 ２５：配線領域 ３０：電導線 ３８、４１：導電層 ４０：下部導電層 ４５：配線層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金 容權 大韓民国忠清北道清州市興徳区鳳鳴洞エ ルジイアパートＢ−206 (72)発明者 朴 振源 大韓民国忠清北道清州市興徳区鳳鳴洞 353−５エルジイアパートＡ−903 (72)発明者 朴 ▲来▼鶴 大韓民国ソウル特別市鍾路区平倉洞154 −１ (56)参考文献 特開 平３−88351（ＪＰ，Ａ) 特開 平５−335305（ＪＰ，Ａ) 特開 平６−13470（ＪＰ，Ａ)

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 配線領域と、前記配線領域より広い幅を
    有し、前記配線領域に連結されるウィンドー領域とを有
    する電導線を備えた半導体素子の配線形成方法であっ
    て、 上面に導電層が形成された半導体の基板上に絶縁層を形
    成する段階と、 前記絶縁層の上部に食刻停止膜を形成する段階と、 前記電導線が形成される領域の前記食刻停止膜を食刻す
    る段階と、 前記食刻停止膜が除去され、露出された前記絶縁層を、
    前記食刻停止膜をマスクとして、所定厚さだけ除去する
    段階と、 前記食刻停止膜および前記絶縁層の上にマスク層を形成
    する段階と、前記食刻停止膜を停止材料として前記マスク層を異方性
    食刻して、前記ウィンドー領域中心部の前記絶縁層のみ
    を露出させる段階と、 前記露出された絶縁層を食刻し、接続溝を形成する段階
    と、 前記マスク層を除去する段階と、 前記接続溝内部と前記絶縁層の上面にのみ、導電性物質
    を形成することを特徴とする、半導体素子の配線形成方
    法。
  2. 【請求項２】 前記導電層は、前記基板上に形成された
    不純物の領域である、請求項１記載の半導体素子の配線
    形成方法。
  3. 【請求項３】 前記絶縁層は、ＳｉＯ2 およびＢＰＳＧ
    のいずれか一つの物質にて形成される、請求項１記載の
    半導体素子の配線形成方法。
  4. 【請求項４】 前記マスク層の厚さは、前記配線領域幅
    の１／２以上に形成される、請求項１記載の半導体素子
    の配線形成方法。
  5. 【請求項５】 前記マスク層を食刻する段階は、異方性
    食刻法により食刻することを特徴とする、請求項１記載
    の半導体素子の配線形成方法。
  6. 【請求項６】 前記マスク層を異方性食刻法により食刻
    する段階は、前記食刻停止膜の上面および前記ウィンド
    ー領域中心部の前記マスク層のみを除去し、前記配線領
    域および前記ウィンドー領域縁部の前記絶縁層上にのみ
    前記マスク層を残留させることを特徴とする、請求項５
    記載の半導体素子の配線形成方法。
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