JPH0974134A - 半導体素子の配線形成方法 - Google Patents
半導体素子の配線形成方法Info
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Abstract
(57)【要約】
【課題】本発明の目的は、電導線の長さ及び垂直方向に
配線の接続溝を自己整合的に形成し、電導線と接続溝と
の接触面を拡大させて半導体素子の信頼性を向上し得る
半導体素子の配線形成方法を提供しようとするものであ
る。 【解決手段】基板上に絶縁層を形成して該絶縁層上所定
領域に電導線グルーブを形成し、該電導線グルーブ領域
の絶縁層を選択的に食刻して自己整合的に接続溝を形成
し、該接続溝及び電導線グルーブ上面所定部位に配線層
を形成して半導体素子の配線を形成するようになってい
る。
配線の接続溝を自己整合的に形成し、電導線と接続溝と
の接触面を拡大させて半導体素子の信頼性を向上し得る
半導体素子の配線形成方法を提供しようとするものであ
る。 【解決手段】基板上に絶縁層を形成して該絶縁層上所定
領域に電導線グルーブを形成し、該電導線グルーブ領域
の絶縁層を選択的に食刻して自己整合的に接続溝を形成
し、該接続溝及び電導線グルーブ上面所定部位に配線層
を形成して半導体素子の配線を形成するようになってい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の配線
形成方法に係るもので、詳しくは、半導体素子の製造時
に、電導線及び接続溝を自己整合的に形成する半導体素
子の配線形成方法に関するものである。
形成方法に係るもので、詳しくは、半導体素子の製造時
に、電導線及び接続溝を自己整合的に形成する半導体素
子の配線形成方法に関するものである。
【０００２】
【従来の技術】近来、半導体素子の高集積度に伴い電導
線の幅と接続溝（contact hole）の大きさとが縮小さ
れ、それら電導線及び接続線の整列余裕度（allignment
margin）の確報がきびしく行われている。即ち、電導
線と接続溝間に誤りの整列（misalignment）が生じた場
合は、それら電導線及び接続溝の接続面（contact are
a）が減少して電流の密度（current density）が増加さ
れ、半導体素子の信頼性が低下される。且つ、該半導体
素子は配線区域が実質的に減少して配線間の漏話（cros
s talk）が発生し、寄生キャッパシタンス（parasitic
capacitance）が増加して回路の動作速度が低下され
る。そこで、このような欠点を解決するため、文献（１
９９２年、ＩＥＥＥじゃーなる、Ｐ３０１−３０８）に
記載されたように、Ｋ，Ｕｅｎｏ氏は、平坦な配線連結
技術として、配線溝に電導線と平行な接続溝を自己整合
的（self-alignment）に形成していた。即ち、従来半導
体素子の配線形成方法においては、図７（Ａ）に示した
ように、平坦な絶縁層１上に食刻停止膜２を蒸着形成
し、図７（Ｂ）に示したようにそれら絶縁層１及び食刻
停止膜２の所定部位を食刻して配線溝３を形成したい
た。次いで、図７（Ｃ）に示したように該食刻停止膜２
上に感光膜４をドーピングし、それら感光膜４及び絶縁
層１を電子ビーム食刻（electronbeam lithography）を
施して自己整合（selfalignment）的に接続溝５を形成
していた。次いで、図７（Ｃ）（Ｄ）に示したように、
それら配線溝３及び接続溝５内にタングステンＷのよう
な金属膜を埋入形成し、化学機械的研磨によりエッチバ
ックを施し、プラグ６及び配線７を形成していた。
線の幅と接続溝（contact hole）の大きさとが縮小さ
れ、それら電導線及び接続線の整列余裕度（allignment
margin）の確報がきびしく行われている。即ち、電導
線と接続溝間に誤りの整列（misalignment）が生じた場
合は、それら電導線及び接続溝の接続面（contact are
a）が減少して電流の密度（current density）が増加さ
れ、半導体素子の信頼性が低下される。且つ、該半導体
素子は配線区域が実質的に減少して配線間の漏話（cros
s talk）が発生し、寄生キャッパシタンス（parasitic
capacitance）が増加して回路の動作速度が低下され
る。そこで、このような欠点を解決するため、文献（１
９９２年、ＩＥＥＥじゃーなる、Ｐ３０１−３０８）に
記載されたように、Ｋ，Ｕｅｎｏ氏は、平坦な配線連結
技術として、配線溝に電導線と平行な接続溝を自己整合
的（self-alignment）に形成していた。即ち、従来半導
体素子の配線形成方法においては、図７（Ａ）に示した
ように、平坦な絶縁層１上に食刻停止膜２を蒸着形成
し、図７（Ｂ）に示したようにそれら絶縁層１及び食刻
停止膜２の所定部位を食刻して配線溝３を形成したい
た。次いで、図７（Ｃ）に示したように該食刻停止膜２
上に感光膜４をドーピングし、それら感光膜４及び絶縁
層１を電子ビーム食刻（electronbeam lithography）を
施して自己整合（selfalignment）的に接続溝５を形成
していた。次いで、図７（Ｃ）（Ｄ）に示したように、
それら配線溝３及び接続溝５内にタングステンＷのよう
な金属膜を埋入形成し、化学機械的研磨によりエッチバ
ックを施し、プラグ６及び配線７を形成していた。
【０００３】
【発明が解決しようとする課題】然るに、このような従
来半導体素子の配線形成方法においては、配線溝と接続
溝とが夫々配線の長さ方向に自己整合して形成される
が、該配線の長さ方向と垂直な方向には形成されないた
め、電導線と接続溝との接触面が拡大されず、半導体素
子の信頼性を向上し得るという不都合な点があった。
来半導体素子の配線形成方法においては、配線溝と接続
溝とが夫々配線の長さ方向に自己整合して形成される
が、該配線の長さ方向と垂直な方向には形成されないた
め、電導線と接続溝との接触面が拡大されず、半導体素
子の信頼性を向上し得るという不都合な点があった。
【０００４】且つ、配線溝及び接続溝を構成するあめ二
度の写真食刻（photo lithography）を施すようになっ
て煩雑であるという不都合な点があった。
度の写真食刻（photo lithography）を施すようになっ
て煩雑であるという不都合な点があった。
【０００５】
【課題を解決するための手段】本発明の目的は、一度の
写真食刻工程にて半導体素子の配線を形成し、工程を簡
単化し得る半導体素子の配線形成方法を提供しようとす
るものである。
写真食刻工程にて半導体素子の配線を形成し、工程を簡
単化し得る半導体素子の配線形成方法を提供しようとす
るものである。
【０００６】且つ、本発明の目的は、電導線の長さ及び
垂直両方向に配線の接続溝を自己整合的に形成し、電導
線と接続溝との接触面を拡大させて半導体素子の信頼性
を向上し得る半導体素子の配線形成方法を提供しようと
するものである。
垂直両方向に配線の接続溝を自己整合的に形成し、電導
線と接続溝との接触面を拡大させて半導体素子の信頼性
を向上し得る半導体素子の配線形成方法を提供しようと
するものである。
【０００７】叉、本発明のその他の目的は、別途の感光
膜を利用せずに、絶縁層に電導線グルーブを形成し、該
電導線グルーブの側壁を利用して接続溝を形成し得る半
導体素子の配線形成方法を提供しようとするものであ
る。
膜を利用せずに、絶縁層に電導線グルーブを形成し、該
電導線グルーブの側壁を利用して接続溝を形成し得る半
導体素子の配線形成方法を提供しようとするものであ
る。
【０００８】そして、このような本発明の目的は、ウィ
ンドーと該ウィンドーに連結された配線領域とを有する
電導線を備えた半導体素子の基板上に配線層を形成する
方法であって、該基板上に絶縁層を形成する段階と、該
絶縁層上に食刻停止膜（etch-stoplayer）を形成する段
階と、前記ウィンドーと該ウィンドーに連結された配線
領域側の食刻停止膜及び所定厚さの前記絶縁層を食刻す
る段階と、それら食刻停止膜及び絶縁層上にマスク層を
形成する段階と、該マスク層をエッチングして前記ウィ
ンドー中心部側のマスク層を除去する段階と、前記ウィ
ンドー中心部側の絶縁層を食刻し接続溝を形成する段階
と、を順次行う半導体素子の配線形成方法を提供するこ
とにより達成される。
ンドーと該ウィンドーに連結された配線領域とを有する
電導線を備えた半導体素子の基板上に配線層を形成する
方法であって、該基板上に絶縁層を形成する段階と、該
絶縁層上に食刻停止膜（etch-stoplayer）を形成する段
階と、前記ウィンドーと該ウィンドーに連結された配線
領域側の食刻停止膜及び所定厚さの前記絶縁層を食刻す
る段階と、それら食刻停止膜及び絶縁層上にマスク層を
形成する段階と、該マスク層をエッチングして前記ウィ
ンドー中心部側のマスク層を除去する段階と、前記ウィ
ンドー中心部側の絶縁層を食刻し接続溝を形成する段階
と、を順次行う半導体素子の配線形成方法を提供するこ
とにより達成される。
【０００９】
【発明の実施の形態】以下本発明の実施の形態に対し、
図面を用いて説明する。本発明に係る半導体素子の配線
形成方法の第１実施形態においては、先ず、図１（Ａ）
−図３（Ａ）に示したように、基板１０上の下部導電層
４０（図１Ｅ−図２Ｅ参照）を絶縁させるため該基板１
０上にＯ3 ／ＴＥＯＳ ＳｉＯ2 、ＢＰＳＧ（born pho
sphorous silicate glass）、及びＦ中何れ一つの物質
でなる絶縁層１１が形成され、該絶縁層１１上に食刻停
止膜１２が蒸着形成され、該食刻停止膜１２上に感光膜
マスク層（図示されず）が形成され、該感光膜マスク層
をマスクとしてそれら食刻停止膜１２及び絶縁層１１の
所定部位が夫々食刻され電導線グルーブ１３が形成され
る。次いで、図１（Ｂ）−図３（Ｂ）に示したように、
それら電導線グルーブ１３及び食刻停止膜１２上に接続
溝２１を形成するためのマスク層１５が該接続溝の形成
されない狭い配線領域２５（図４参照）幅の半分よりも
厚い厚さに蒸着形成され、狭い配線領域の電導線グルー
ブ１３は充填される。
図面を用いて説明する。本発明に係る半導体素子の配線
形成方法の第１実施形態においては、先ず、図１（Ａ）
−図３（Ａ）に示したように、基板１０上の下部導電層
４０（図１Ｅ−図２Ｅ参照）を絶縁させるため該基板１
０上にＯ3 ／ＴＥＯＳ ＳｉＯ2 、ＢＰＳＧ（born pho
sphorous silicate glass）、及びＦ中何れ一つの物質
でなる絶縁層１１が形成され、該絶縁層１１上に食刻停
止膜１２が蒸着形成され、該食刻停止膜１２上に感光膜
マスク層（図示されず）が形成され、該感光膜マスク層
をマスクとしてそれら食刻停止膜１２及び絶縁層１１の
所定部位が夫々食刻され電導線グルーブ１３が形成され
る。次いで、図１（Ｂ）−図３（Ｂ）に示したように、
それら電導線グルーブ１３及び食刻停止膜１２上に接続
溝２１を形成するためのマスク層１５が該接続溝の形成
されない狭い配線領域２５（図４参照）幅の半分よりも
厚い厚さに蒸着形成され、狭い配線領域の電導線グルー
ブ１３は充填される。
【００１０】次いで、図１（Ｃ）（Ｄ）−図３（Ｃ）
（Ｄ）に示したように、該マスク層１５が異方性エッチ
バックされ、前記接続溝２１を含んだ広幅の配線領域２
５側の電導線グルーブ１３に側壁１７が形成される。次
いで、図１（Ｅ）−図３（Ｅ）に示したように、それら
マスク層１５及び食刻停止膜１２をマスクとし絶縁層１
１を異方性エッチングすると自己整合的に接続溝２１が
形成される。このとき、該接続溝２１は恒常前記電導線
グルーブ１３内に位置され、狭い配線領域２５幅側の電
導線グルーブ１３はマスク層１５により絶縁層１１が食
刻されない。次いで、残りのマスク層１５が完全に食刻
除去され、電導線グルーブ１３と接続溝２１とが露出さ
れる。その後、図１（Ｆ）−図３（Ｆ）に示したよう
に、Ａｌ叉はＣｕの電導性物質が接続溝２１及び電導線
グルーブ１３に埋入され、化学機械的研磨（chemical m
echanical polishing）によりエッチバックが施されて
配線層４５が形成される。このとき、前記食刻停止膜１
２上に余分の電導性物質の配線層４５が形成されると、
化学機械的研磨叉はエッチバックを施して除去する。
（Ｄ）に示したように、該マスク層１５が異方性エッチ
バックされ、前記接続溝２１を含んだ広幅の配線領域２
５側の電導線グルーブ１３に側壁１７が形成される。次
いで、図１（Ｅ）−図３（Ｅ）に示したように、それら
マスク層１５及び食刻停止膜１２をマスクとし絶縁層１
１を異方性エッチングすると自己整合的に接続溝２１が
形成される。このとき、該接続溝２１は恒常前記電導線
グルーブ１３内に位置され、狭い配線領域２５幅側の電
導線グルーブ１３はマスク層１５により絶縁層１１が食
刻されない。次いで、残りのマスク層１５が完全に食刻
除去され、電導線グルーブ１３と接続溝２１とが露出さ
れる。その後、図１（Ｆ）−図３（Ｆ）に示したよう
に、Ａｌ叉はＣｕの電導性物質が接続溝２１及び電導線
グルーブ１３に埋入され、化学機械的研磨（chemical m
echanical polishing）によりエッチバックが施されて
配線層４５が形成される。このとき、前記食刻停止膜１
２上に余分の電導性物質の配線層４５が形成されると、
化学機械的研磨叉はエッチバックを施して除去する。
【００１１】この場合、前記絶縁層１１がシリコン酸化
膜であるとき、前記食刻停止膜１２及びマスク層１５は
ポリイミド系のポリマー叉はシリコン窒化膜を夫々使用
し、絶縁膜１１がポリマーであるときはそれら食刻停止
膜１２及びマスク層１５を夫々シリコン窒化膜叉はシリ
コン酸化膜を使用することができる。即ち、絶縁層１１
よりも所定の食刻選択比を有し食刻速度の遅い物質を食
刻停止膜１２及びマスク層１５の物質として使用する。
且つ、食刻停止膜１２とマスク層１５とを同様な物質に
て形成することもできる。
膜であるとき、前記食刻停止膜１２及びマスク層１５は
ポリイミド系のポリマー叉はシリコン窒化膜を夫々使用
し、絶縁膜１１がポリマーであるときはそれら食刻停止
膜１２及びマスク層１５を夫々シリコン窒化膜叉はシリ
コン酸化膜を使用することができる。即ち、絶縁層１１
よりも所定の食刻選択比を有し食刻速度の遅い物質を食
刻停止膜１２及びマスク層１５の物質として使用する。
且つ、食刻停止膜１２とマスク層１５とを同様な物質に
て形成することもできる。
【００１２】叉、前記マスク層１５をエッチングして接
続溝２１を含む広幅の配線物質２５側の電導線グルーブ
１３に側壁１７を形成するとき、絶縁層１１の食刻を同
時に進行させて接続溝２１を形成することもできる。更
に、前記配線層４５を形成するとき、電導性物質を選択
蒸着（selective deposition）させて接続溝及び電導線
グルーブ１３に形成することもできる。
続溝２１を含む広幅の配線物質２５側の電導線グルーブ
１３に側壁１７を形成するとき、絶縁層１１の食刻を同
時に進行させて接続溝２１を形成することもできる。更
に、前記配線層４５を形成するとき、電導性物質を選択
蒸着（selective deposition）させて接続溝及び電導線
グルーブ１３に形成することもできる。
【００１３】そして、本発明に係る半導体素子の配線の
レイアウトにおいては、図４に示したように、電導線３
０がウィンドー２０と配線領域２５とにより形成され、
該ウィンドー２０の中央に接続溝２１が形成される。且
つ、それらウィンドー２０及び接続溝２１は断面が円形
叉は矩形状に形成され、該ウィンドー２０の径叉は辺
ｄ’は配線領域２５の幅ｗの２倍よりもやや大きく形成
される。
レイアウトにおいては、図４に示したように、電導線３
０がウィンドー２０と配線領域２５とにより形成され、
該ウィンドー２０の中央に接続溝２１が形成される。且
つ、それらウィンドー２０及び接続溝２１は断面が円形
叉は矩形状に形成され、該ウィンドー２０の径叉は辺
ｄ’は配線領域２５の幅ｗの２倍よりもやや大きく形成
される。
【００１４】叉、本発明に係る半導体素子の配線形成方
法の第２実施形態として、前記第１実施形態の下部導電
層４０の代わりに図５に示した不純物領域ｎ＋の導電層
４１を基板１０上に形成し、その他は第１実施形態と同
様な方法にて配線層４５を形成することもできる。即
ち、図５に示したように、不純物領域ｎ＋の導電層４１
が形成された基板１０上に絶縁層１１を形成し、該絶縁
層１１上に食刻停止膜１２を形成する段階と、該導電層
４１側の前記ウィンドー２０及び前記配線領域２５側の
食刻停止膜と所定厚さの前記絶縁層１１とを夫々食刻す
る段階と、それら食刻停止膜１２及び絶縁層１１上にマ
スク層（図示されず）を形成する段階と、該マスク層を
エッチングして前記ウィンドー２０中心部側のマスク層
を除去する段階と、該ウィンドー２０中心部側の絶縁層
１１を食刻して接続溝２１を形成する段階と、該接続溝
２１及び前記絶縁層１１上に配線層４５（図示されず）
を形成する段階と、を順次行うようになっている。
法の第２実施形態として、前記第１実施形態の下部導電
層４０の代わりに図５に示した不純物領域ｎ＋の導電層
４１を基板１０上に形成し、その他は第１実施形態と同
様な方法にて配線層４５を形成することもできる。即
ち、図５に示したように、不純物領域ｎ＋の導電層４１
が形成された基板１０上に絶縁層１１を形成し、該絶縁
層１１上に食刻停止膜１２を形成する段階と、該導電層
４１側の前記ウィンドー２０及び前記配線領域２５側の
食刻停止膜と所定厚さの前記絶縁層１１とを夫々食刻す
る段階と、それら食刻停止膜１２及び絶縁層１１上にマ
スク層（図示されず）を形成する段階と、該マスク層を
エッチングして前記ウィンドー２０中心部側のマスク層
を除去する段階と、該ウィンドー２０中心部側の絶縁層
１１を食刻して接続溝２１を形成する段階と、該接続溝
２１及び前記絶縁層１１上に配線層４５（図示されず）
を形成する段階と、を順次行うようになっている。
【００１５】そして、本発明に係る半導体素子の配線形
成方法の第３実施形態として、図６（Ａ）−（Ｄ）に示
したように、下部導電層４０を有した基板１０上面に、
前記第１実施形態と同様に絶縁層１１が形成され、該絶
縁層１１上面に電導線グルーブ１３が形成される。この
とき、該絶縁層１１は前記第１実施形態と同様にＯ 3 ／
ＴＥＯＳ ＳｉＯ2 、ＢＰＳＧ及びＦ中何れ一つの物質
にて形成される。
成方法の第３実施形態として、図６（Ａ）−（Ｄ）に示
したように、下部導電層４０を有した基板１０上面に、
前記第１実施形態と同様に絶縁層１１が形成され、該絶
縁層１１上面に電導線グルーブ１３が形成される。この
とき、該絶縁層１１は前記第１実施形態と同様にＯ 3 ／
ＴＥＯＳ ＳｉＯ2 、ＢＰＳＧ及びＦ中何れ一つの物質
にて形成される。
【００１６】次いで、該絶縁層１１の電導線グルーブ１
３上面に、Ａｌ及びＣｕ中何れ一つの金属にてなる導電
層３８を形成し、該導電層３８をマスクとし前記絶縁層
１１を食刻すると、自己整合的に接続溝２１が形成され
る。次いで、該接続溝２１及び電導層３８の上面に連結
して配線層４５が形成される。
３上面に、Ａｌ及びＣｕ中何れ一つの金属にてなる導電
層３８を形成し、該導電層３８をマスクとし前記絶縁層
１１を食刻すると、自己整合的に接続溝２１が形成され
る。次いで、該接続溝２１及び電導層３８の上面に連結
して配線層４５が形成される。
【００１７】
【発明の効果】以上説明したように、本発明に係る半導
体素子の配線形成方法においては、配線の接続溝が一度
の食刻工程により電導線の水平、垂直両方向に自己整合
して形成されるようになっているため、電導線と接続溝
との接触面が拡大され、半導体素子の信頼性が向上され
るという効果がある。且つ、従来方法よりも配線形成工
程が簡単化され原価が低廉になるという効果がある。
体素子の配線形成方法においては、配線の接続溝が一度
の食刻工程により電導線の水平、垂直両方向に自己整合
して形成されるようになっているため、電導線と接続溝
との接触面が拡大され、半導体素子の信頼性が向上され
るという効果がある。且つ、従来方法よりも配線形成工
程が簡単化され原価が低廉になるという効果がある。
【図１】（Ａ）−（Ｆ）本発明に係る半導体素子の配線
形成方法の第１実施形態を示した工程図で図４のＡ−
Ａ’線断面図である。
形成方法の第１実施形態を示した工程図で図４のＡ−
Ａ’線断面図である。
【図２】（Ａ）−（Ｆ）本発明に係る半導体素子の配線
形成方法の第１実施形態を示した工程図で図４のＢ−
Ｂ’線断面図である。
形成方法の第１実施形態を示した工程図で図４のＢ−
Ｂ’線断面図である。
【図３】（Ａ）−（Ｆ）本発明に係る半導体素子の配線
形成方法の第１実施形態を示した工程図で図４のＣ−
Ｃ’線断面図である。
形成方法の第１実施形態を示した工程図で図４のＣ−
Ｃ’線断面図である。
【図４】本発明に係る半導体素子の配線レイアウトを示
した平面図である。
した平面図である。
【図５】本発明に係る半導体素子の配線形成方法の第２
実施形態を示した工程図で図１（Ｅ）の対応図である。
実施形態を示した工程図で図１（Ｅ）の対応図である。
【図６】（Ａ）−（Ｄ）：本発明に係る半導体素子の配
線形成方法の第３実施形態を示した工程図である。
線形成方法の第３実施形態を示した工程図である。
【図７】（Ａ）−（Ｄ）：従来半導体素子の配線形成方
法を示した工程図である。
法を示した工程図である。
１、１１：絶縁層 ２、１２：食刻停止膜 ３：電導線溝 ４：感光膜 ５、２１：接続溝 １０：基板 １３：電導線グルーブ １５：マスク層 ２０：ウィンドー ２５：配線領域 ３０：電導線 ３８、４１：導電層 ４０：下部導電層 ４５：配線層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 朴 振源 大韓民国忠清北道清州市興徳区鳳鳴洞353 −５エルジイアパートＡ−903 (72)発明者 朴 ▲来▼鶴 大韓民国ソウル特別市鍾路区平倉洞154− １
Claims (38)
- 【請求項１】ウィンドーと該ウィンドーに連結された配
線領域とを有する電導線を備えた半導体素子の基板上に
配線層を形成する方法であって、 該基板上に絶縁層を形成する段階と、 該絶縁層上に食刻停止膜（Etch-stop layer）を形成す
る段階と、前記ウィンドーと該ウィンドーに連結された
配線領域側の食刻停止膜及び所定厚さの前記絶縁層を食
刻する段階と、 それら食刻停止膜及び絶縁層上にマスク層を形成する段
階と、 該マスク層をエッチングして前記ウィンドー中心部側の
マスク層を除去する段階と、 前記ウィンドー中心部側の絶縁層を食刻し接続溝を形成
する段階と、を順次行う半導体素子の配線形成方法。 - 【請求項２】前記絶縁層は、Ｏ3 ／ＴＥＯＳ Ｓｉ
Ｏ2 、ＢＰＳＧ及びＦ中何れ一つを含む物質にて形成さ
れる請求項１記載の半導体素子の配線形成方法。 - 【請求項３】前記ウィンドーの径は、前記配線領域の幅
の２倍よりも大きく形成される請求項１記載の半導体素
子の配線形成方法。 - 【請求項４】前記マスク層の厚さは、前記配線領域の幅
よりも最小１／２以上の厚さに形成される請求項１記載
の半導体素子の配線形成方法。 - 【請求項５】前記絶縁層を食刻するときは、マスキング
の段階なしに異方性エッチングを施す請求項１記載の半
導体素子の配線形成方法。 - 【請求項６】前記絶縁層を異方性エッチングするとき
は、前記配線領域側の絶縁層及びウィンドー側壁側の絶
縁層が残留され、前記食刻停止膜及びウィンドー中央部
側の絶縁層は除去される請求項１記載の半導体素子の配
線形成方法。 - 【請求項７】前記接続溝を形成するときは、前記マスク
層をマスクとし前記絶縁層を異方性エッチングさせる請
求項１記載の半導体素子の配線形成方法。 - 【請求項８】前記食刻停止膜は、前記マスク層と所定の
食刻選択比を有する請求項１記載の半導体素子の配線形
成方法。 - 【請求項９】前記食刻停止膜は、窒化膜及び酸化膜中何
れ一つを用いる請求項１及び８記載の半導体素子の配線
形成方法。 - 【請求項１０】前記マスク層は、窒化膜にて形成される
請求項１記載の半導体素子の配線形成方法。 - 【請求項１１】前記絶縁層及びマスク層は、夫々選択的
にエッチングされる請求項１記載の半導体素子の配線形
成方法。 - 【請求項１２】ウィンドーと該ウィンドーに連結された
配線領域とを有する電導線を備えた半導体素子の基板上
に配線層を形成する方法であって、 導電層の形成された基板上に絶縁層及び食刻停止膜を順
次積層形成する段階と、 該導電層側の前記ウィンドー及び前記配線領域側の食刻
停止膜と、所定厚さの前記絶縁層とを夫々食刻する段階
と、 それら食刻停止膜及び絶縁層上にマスク層を形成する段
階と、 該マスク層をエッチングし前記ウィンドー中心部側のマ
スク層を除去する段階と、 該ウィンドー中心部側の絶縁層を食刻して接続溝を形成
する段階と、 該接続溝及び前記絶縁層上に配線層を形成する段階と、
を順次行う半導体素子の配線形成方法。 - 【請求項１３】前記導電層は、Ａｌ及びＣｕ中何れ一つ
の金属合金にて形成される請求項１２記載の半導体素子
の配線形成方法。 - 【請求項１４】前記導電層は、前記基板上に形成された
不純物の領域である請求項１２記載の半導体素子の配線
形成方法。 - 【請求項１５】前記絶縁層は、Ｏ3 ／ＴＥＯＳ ＳｉＯ
2 、ＢＰＳＧ及びＦ中何れ一つの物質にて形成される請
求項１２記載の半導体素子の配線形成方法。 - 【請求項１６】前記ウィンドーの径は、前記配線領域幅
の２倍よりも大きく形成される請求項１２記載の半導体
素子の配線形成方法。 - 【請求項１７】前記マスク層の厚さは、前記配線領域幅
の１／２以上に形成される請求項１２記載の半導体素子
の配線形成方法。 - 【請求項１８】前記絶縁層を食刻するときは、マスクの
段階なしに異方性エッチングを施行する請求項１２記載
の半導体素子の配線形成方法。 - 【請求項１９】前記絶縁層を異方性エッチングするとき
は、前記配線領域側の絶縁層と前記ウィンドー側壁側の
絶縁層とが残留され、前記食刻停止膜とウィンドー中心
部側の絶縁層とは除去される請求項１８記載の半導体素
子の配線形成方法。 - 【請求項２０】前記接続溝を形成する段階では、前記マ
スク層をマスクとして前記絶縁層を異方性エッチングす
る請求項１２記載の半導体素子の配線形成方法。 - 【請求項２１】前記食刻停止膜は、前記マスク層と所定
の食刻選択比を有する請求項１２記載の半導体素子の配
線形成方法。 - 【請求項２２】前記食刻停止膜は、窒化膜及び酸化膜中
の何れ一つにて形成される請求項１２及び２１記載の半
導体素子の配線形成方法。 - 【請求項２３】前記マスク層は、窒化膜にて形成される
請求項１２記載の半導体素子の配線形成方法。 - 【請求項２４】前記絶縁層及びマスク層は、選択的にエ
ッチングされる請求項１２記載の半導体素子の配線形成
方法。 - 【請求項２５】前記配線層は、Ａｌ及びＣｕ中何れ一つ
の金属合金にて形成される請求項１２記載の半導体素子
の配線形成方法。 - 【請求項２６】前記配線層を形成する段階には、前記接
続溝及び前記食刻停止膜上に配線層が形成される段階
と、該食刻停止膜上の配線層を選択的に除去する段階
と、が含まれる請求項１２記載の半導体素子の配線形成
方法。 - 【請求項２７】前記配線層は、ＣＭＰ（Chemical Mecha
nical Polishing）叉はエッチバック（Etch-back）によ
り除去される請求項２６記載の半導体素子の配線形成方
法。 - 【請求項２８】前記ウィンドー中心部側の絶縁層が除去
される面積と、前記マスク層の形成厚さとの間は所定関
係が成立される請求項１２記載の半導体素子の配線形成
方法。 - 【請求項２９】ウィンドーと該ウィンドーに連結された
配線領域とを有する電導線を備えた半導体素子の基板上
に配線層を形成する方法であって、 該基板上に絶縁層及びマスク層を順次積層する段階と、 前記ウィンドーと該ウィンドーに連結された配線領域側
のマスク層と、所定厚さの絶縁層とを食刻する段階と、 該絶縁層上に導電層を形成する段階と、 該導電層を食刻して前記ウィンドー中心部側の絶縁層を
除去する段階と、 該導電層をマスクとし、前記絶縁層を食刻して接続溝を
形成する段階と、を順次行う半導体素子の配線形成方
法。 - 【請求項３０】前記絶縁層は、Ｏ3 ／ＴＥＯＳ ＳｉＯ
2 、ＢＰＳＧ及びＦ中何れ一つの物質にて形成される請
求項２９記載の半導体素子の配線形成方法。 - 【請求項３１】前記ウィンドーの直径は、前記配線領域
幅の２倍よりも大きく形成される請求項２９記載の半導
体素子の配線形成方法。 - 【請求項３２】前記マスク層の厚さは、前記配線領域幅
の１／２よりも大きく形成される請求項２９記載の半導
体素子の配線形成方法。 - 【請求項３３】前記絶縁層を食刻するときは、マスキン
グ段階なしに異方性エッチングを施行する請求項２９記
載の半導体素子の配線形成方法。 - 【請求項３４】前記絶縁層を異方性エッチングするとき
は、前記配線領域側の絶縁層と前記ウィンドー側壁側の
絶縁層とを残留させ、該ウィンドー中心部側の絶縁層は
除去する請求項２９記載の半導体素子の配線形成方法。 - 【請求項３５】前記接続溝を形成するときは、前記マス
ク層をマスクとし、前記絶縁層を異方性エッチングして
形成する請求項２９記載の半導体素子の配線形成方法。 - 【請求項３６】前記マスク層は、窒化膜にて形成される
請求項２９記載の半導体素子の配線形成方法。 - 【請求項３７】前記絶縁層及びマスク層は、選択的にエ
ッチングされる請求項２９記載の半導体素子の配線形成
方法。 - 【請求項３８】前記導電層は、Ａｌ及びＣｕ中何れ一つ
の金属合金にて形成される請求項２９記載の半導体素子
の配線形成方法。
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|---|---|---|---|
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|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104476211A (zh) * | 2014-11-03 | 2015-04-01 | 宁波海天精工股份有限公司 | 一种机床小半径交换台 |
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1995
- 1995-09-02 KR KR1019950028691A patent/KR0186085B1/ko not_active IP Right Cessation
-
1996
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- 1996-01-25 JP JP8011146A patent/JP3065525B2/ja not_active Expired - Fee Related
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