JPH07169710A - 半導体装置のコンタクト構造およびその製造方法 - Google Patents
半導体装置のコンタクト構造およびその製造方法Info
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- JPH07169710A JPH07169710A JP6213758A JP21375894A JPH07169710A JP H07169710 A JPH07169710 A JP H07169710A JP 6213758 A JP6213758 A JP 6213758A JP 21375894 A JP21375894 A JP 21375894A JP H07169710 A JPH07169710 A JP H07169710A
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Abstract
(57)【要約】
【目的】 単位セル当たりの占める面積を減らすための
半導体装置のコンタクト構造およびその製造方法を提供
する。 【構成】 本発明の半導体装置は、半導体基板３１に形
成された不純物領域４３と、前記不純物領域４３の少な
くともいずれか一側面に接しており前記半導体基板３１
に溝（groove) をその内部に有するトレンチ分離領域３
４と、前記溝を埋立てる第１導電膜４１ａと、前記第１
導電膜４１ａと前記不純物領域４３とを連結するように
前記不純物領域４３の側面に形成されたコンタクト領域
４４とを具備する。これにより、単位セル当たりの面積
を減らして集積度を向上させることができる。
半導体装置のコンタクト構造およびその製造方法を提供
する。 【構成】 本発明の半導体装置は、半導体基板３１に形
成された不純物領域４３と、前記不純物領域４３の少な
くともいずれか一側面に接しており前記半導体基板３１
に溝（groove) をその内部に有するトレンチ分離領域３
４と、前記溝を埋立てる第１導電膜４１ａと、前記第１
導電膜４１ａと前記不純物領域４３とを連結するように
前記不純物領域４３の側面に形成されたコンタクト領域
４４とを具備する。これにより、単位セル当たりの面積
を減らして集積度を向上させることができる。
Description
【産業上の利用分野】本発明は半導体装置のコンタクト
構造およびその製造方法に係り、特に不純物領域の側面
にコンタクトが形成されるコンタクト構造およびその製
造方法に関する。
構造およびその製造方法に係り、特に不純物領域の側面
にコンタクトが形成されるコンタクト構造およびその製
造方法に関する。
【従来の技術】よく知られているように、集積回路は単
結晶半導体基板上に多数の回路パターンを形成する。前
記半導体基板はＬＯＣＯＳ方法（local oxidation of s
ilicon）やトレンチ方法によって素子形成領域と分離領
域が電気的および構造的に分離されて限定される。ここ
で、分離されて限定された素子を電気的に連結するため
に相互接続技術が用いられる。各々の素子を連結するた
めには高い電導性と薄膜構造を有する電導性物質、例え
ばポリシリコンやアルミニウム（Ａｌ）等を用いる。一
方、相互接続に関係されたコンタクトは次のようになさ
れる。まず、半導体基板上に酸化膜を熱酸化方法や他の
通常的な方法によって形成する。次に、前記酸化膜は通
常の写真食刻工程によって所定部位でパタニングされて
開口部を有する酸化膜パターンを形成する。その後、半
導体基板の全面に電導性物質を蒸着する。すると、蒸着
された電導性物質によって開口部上でコンタクト領域が
形成され、基板と電導性物質は相互接続する。一方、相
互接続は金属（例えばＡｌ）- 半導体基板接続、ポリシ
リコン- 半導体基板接続等に分けることができる。前記
の相互接続については文献（S. WOLFの " Silicon Proc
essing for the VLSI era Vol.2 p160 - 162 " ）に開
示されている。前記の文献では、相互接続方法としてバ
ッティング(butting）コンタクトや埋没（buried）コン
タクトが説明されている。図１は前記文献に掲載された
従来の埋没（buried）コンタクトの一例を説明するため
の断面図である。図１を参照すると、埋没（buried）コ
ンタクト構造は半導体基板１、コンタクト部位を限定す
るための第１酸化膜２、素子形成の領域を分離するため
のトレンチ分離領域３、半導体基板上の不純物領域５と
接続するための第１導電膜４、第１導電膜と隣接した第
２導電膜４ａより構成されている。前記埋没コンタクト
構造では、第１導電膜（例えばポリシリコン４）と不純
物領域５を連結する時、第１導電膜４が直接不純物領域
５に接続されてコンタクト領域６が形成される。図２は
前記の文献に掲載された従来のバッティング（butting
）コンタクトの一例を説明するための断面図である。
図２を参照すると、バッティング（butting ）コンタク
ト構造は半導体基板１、コンタクト領域を限定するため
の第１酸化膜２、素子形成領域を分離するためのトレン
チ分離領域３、半導体基板上の不純物領域と接続するた
めの第１導電膜４、第１導電膜上に形成された第２酸化
膜７、不純物領域と第１導電膜を連結する第２導電膜
８、第２導電膜と隣接した第３導電膜８ａより構成され
ている。前記のバッティング（butting ）コンタクト構
造は第１導電膜（例えばポリシリコン４）と不純物領域
５を連結する時、第２導電膜（例えばアルミニウムＡｌ
またはポリシリコン８）で第１導電膜と不純物領域５を
連結してコンタクト領域６を形成する。しかしながら、
バッティング（butting ）コンタクトや埋没（buried）
コンタクトを使用する場合において問題点は次の通りで
ある。まず、半導体装置の高集積化という観点で素子の
集積度を高めるために各々の素子の大きさは縮小される
ことが望ましい。従って、素子と素子との間に存する分
離領域の幅と面積、接触構造の相互接続の長さも縮小さ
れることが望まれる。図１および図２で、第１導電膜
（図１の４）および第２導電膜（図２の８）は不純物領
域５上に平面的に形成され不純物領域５と連結されてい
る。したがって、十分な長さ“ｂ”が必要となる。ま
た、図１を参照すると、前記不純物領域５上に形成され
た第１導電膜４は不純物領域５と接続するために十分に
拡張された長さ（領域）を有している。したがって、第
１導電膜４の周囲に第２導電膜４ａがある場合に電気的
な接続を防止するために十分な長さａを確保しなければ
ならない。また、図２のように第２導電膜８の周囲に第
３導電膜８ａがある場合にも、電気的な接続を防止する
ための十分な長さａが必要である。前記のように第１導
電膜が半導体基板の表面で平面的に不純物領域５と連結
される時に前記の長さａ、ｂが必要なので単位セル当た
りの面積を縮小することが難しい。
結晶半導体基板上に多数の回路パターンを形成する。前
記半導体基板はＬＯＣＯＳ方法（local oxidation of s
ilicon）やトレンチ方法によって素子形成領域と分離領
域が電気的および構造的に分離されて限定される。ここ
で、分離されて限定された素子を電気的に連結するため
に相互接続技術が用いられる。各々の素子を連結するた
めには高い電導性と薄膜構造を有する電導性物質、例え
ばポリシリコンやアルミニウム（Ａｌ）等を用いる。一
方、相互接続に関係されたコンタクトは次のようになさ
れる。まず、半導体基板上に酸化膜を熱酸化方法や他の
通常的な方法によって形成する。次に、前記酸化膜は通
常の写真食刻工程によって所定部位でパタニングされて
開口部を有する酸化膜パターンを形成する。その後、半
導体基板の全面に電導性物質を蒸着する。すると、蒸着
された電導性物質によって開口部上でコンタクト領域が
形成され、基板と電導性物質は相互接続する。一方、相
互接続は金属（例えばＡｌ）- 半導体基板接続、ポリシ
リコン- 半導体基板接続等に分けることができる。前記
の相互接続については文献（S. WOLFの " Silicon Proc
essing for the VLSI era Vol.2 p160 - 162 " ）に開
示されている。前記の文献では、相互接続方法としてバ
ッティング(butting）コンタクトや埋没（buried）コン
タクトが説明されている。図１は前記文献に掲載された
従来の埋没（buried）コンタクトの一例を説明するため
の断面図である。図１を参照すると、埋没（buried）コ
ンタクト構造は半導体基板１、コンタクト部位を限定す
るための第１酸化膜２、素子形成の領域を分離するため
のトレンチ分離領域３、半導体基板上の不純物領域５と
接続するための第１導電膜４、第１導電膜と隣接した第
２導電膜４ａより構成されている。前記埋没コンタクト
構造では、第１導電膜（例えばポリシリコン４）と不純
物領域５を連結する時、第１導電膜４が直接不純物領域
５に接続されてコンタクト領域６が形成される。図２は
前記の文献に掲載された従来のバッティング（butting
）コンタクトの一例を説明するための断面図である。
図２を参照すると、バッティング（butting ）コンタク
ト構造は半導体基板１、コンタクト領域を限定するため
の第１酸化膜２、素子形成領域を分離するためのトレン
チ分離領域３、半導体基板上の不純物領域と接続するた
めの第１導電膜４、第１導電膜上に形成された第２酸化
膜７、不純物領域と第１導電膜を連結する第２導電膜
８、第２導電膜と隣接した第３導電膜８ａより構成され
ている。前記のバッティング（butting ）コンタクト構
造は第１導電膜（例えばポリシリコン４）と不純物領域
５を連結する時、第２導電膜（例えばアルミニウムＡｌ
またはポリシリコン８）で第１導電膜と不純物領域５を
連結してコンタクト領域６を形成する。しかしながら、
バッティング（butting ）コンタクトや埋没（buried）
コンタクトを使用する場合において問題点は次の通りで
ある。まず、半導体装置の高集積化という観点で素子の
集積度を高めるために各々の素子の大きさは縮小される
ことが望ましい。従って、素子と素子との間に存する分
離領域の幅と面積、接触構造の相互接続の長さも縮小さ
れることが望まれる。図１および図２で、第１導電膜
（図１の４）および第２導電膜（図２の８）は不純物領
域５上に平面的に形成され不純物領域５と連結されてい
る。したがって、十分な長さ“ｂ”が必要となる。ま
た、図１を参照すると、前記不純物領域５上に形成され
た第１導電膜４は不純物領域５と接続するために十分に
拡張された長さ（領域）を有している。したがって、第
１導電膜４の周囲に第２導電膜４ａがある場合に電気的
な接続を防止するために十分な長さａを確保しなければ
ならない。また、図２のように第２導電膜８の周囲に第
３導電膜８ａがある場合にも、電気的な接続を防止する
ための十分な長さａが必要である。前記のように第１導
電膜が半導体基板の表面で平面的に不純物領域５と連結
される時に前記の長さａ、ｂが必要なので単位セル当た
りの面積を縮小することが難しい。
【発明が解決しようとする課題】本発明の目的は、単位
セル当たりの面積を縮小し得るコンタクト構造を提供す
ることである。本発明の他の目的は、前記のコンタクト
構造を有する半導体装置の製造方法を提供することであ
る。
セル当たりの面積を縮小し得るコンタクト構造を提供す
ることである。本発明の他の目的は、前記のコンタクト
構造を有する半導体装置の製造方法を提供することであ
る。
【課題を達成するための手段】前記の目的を達成するた
めに本発明は、半導体基板に形成された不純物領域と、
前記不純物領域と少なくともいずれか一側面が接してお
り、前記半導体基板に溝（groove) をその内部に有する
トレンチと、前記溝を埋立てる導電膜と、前記導電膜と
前記不純物領域を連結するように前記不純物領域の側面
に形成されたコンタクト領域を具備する半導体装置のコ
ンタクト構造を提供する。前記導電膜はポリシリコンよ
り構成し、望ましくは 1000 〜 3000 Åの厚さで構成
し、不純物原子を含有することもできる。前記トレンチ
の深さと幅はそれぞれ 0.8〜 1.0μm 、0.4 μm に設定
することができ、前記溝の深さと幅は 0.4μm 、0.2 μ
m に設定することができる。前記他の目的を達成するた
めに本発明は、半導体基板に第１酸化膜パターンと分離
マスク膜パターンを連続して形成する段階と、前記半導
体基板にトレンチを形成する段階と、前記トレンチ内部
に絶縁膜を満たす段階と、前記分離マスク膜パターンと
第１酸化膜パターンを取り除く段階と、前記半導体基板
の全面に第２酸化膜を形成する段階と、前期絶縁膜と前
記第２酸化膜を部分食刻して溝を有するトレンチを形成
する段階と、前記第２酸化膜および絶縁膜上に前記溝を
埋立てる導電膜パターンを形成する段階と、前記溝内で
コンタクト領域を通じて前記導電膜パターンと連結され
る不純物領域を形成する段階より構成される半導体装置
のコンタクト構造の製造方法を提供する。 前記トレン
チの深さと幅はそれぞれ0.8〜 1.0μm 、0.4 μm で構
成することができ、前記溝の深さと幅は 0.4μm、0.2
μm より構成することができる。前記導電膜はポリシリ
コンより構成し、望ましくは 1000 〜 3000 Åの厚さに
構成し、不純物原子を含有することもできる。さらに、
本発明は、半導体基板に第１酸化膜パターンと分離マス
ク膜パターンを連続して形成する段階と、前記半導体基
板にトレンチを形成する段階と、前記トレンチ内部に絶
縁膜を満たす段階と、前記分離マスク膜パターンと第１
酸化膜パターンを取り除く段階と、前記半導体基板の全
面に第２酸化膜および第１導電膜を形成する段階と、前
記第１導電膜、絶縁膜と前記第２酸化膜を部分食刻して
溝を有するトレンチを形成する段階と、前記第２導電膜
上に前記溝を埋立てる第２導電膜を形成する段階と、前
記第１導電膜および第２導電膜を食刻して導電膜パター
ンを形成する段階と、前記溝内でコンタクト領域を通じ
て前記導電膜パターンと連結される不純物領域を形成す
る段階とから構成される半導体装置のコンタクト構造の
製造方法を提供する。
めに本発明は、半導体基板に形成された不純物領域と、
前記不純物領域と少なくともいずれか一側面が接してお
り、前記半導体基板に溝（groove) をその内部に有する
トレンチと、前記溝を埋立てる導電膜と、前記導電膜と
前記不純物領域を連結するように前記不純物領域の側面
に形成されたコンタクト領域を具備する半導体装置のコ
ンタクト構造を提供する。前記導電膜はポリシリコンよ
り構成し、望ましくは 1000 〜 3000 Åの厚さで構成
し、不純物原子を含有することもできる。前記トレンチ
の深さと幅はそれぞれ 0.8〜 1.0μm 、0.4 μm に設定
することができ、前記溝の深さと幅は 0.4μm 、0.2 μ
m に設定することができる。前記他の目的を達成するた
めに本発明は、半導体基板に第１酸化膜パターンと分離
マスク膜パターンを連続して形成する段階と、前記半導
体基板にトレンチを形成する段階と、前記トレンチ内部
に絶縁膜を満たす段階と、前記分離マスク膜パターンと
第１酸化膜パターンを取り除く段階と、前記半導体基板
の全面に第２酸化膜を形成する段階と、前期絶縁膜と前
記第２酸化膜を部分食刻して溝を有するトレンチを形成
する段階と、前記第２酸化膜および絶縁膜上に前記溝を
埋立てる導電膜パターンを形成する段階と、前記溝内で
コンタクト領域を通じて前記導電膜パターンと連結され
る不純物領域を形成する段階より構成される半導体装置
のコンタクト構造の製造方法を提供する。 前記トレン
チの深さと幅はそれぞれ0.8〜 1.0μm 、0.4 μm で構
成することができ、前記溝の深さと幅は 0.4μm、0.2
μm より構成することができる。前記導電膜はポリシリ
コンより構成し、望ましくは 1000 〜 3000 Åの厚さに
構成し、不純物原子を含有することもできる。さらに、
本発明は、半導体基板に第１酸化膜パターンと分離マス
ク膜パターンを連続して形成する段階と、前記半導体基
板にトレンチを形成する段階と、前記トレンチ内部に絶
縁膜を満たす段階と、前記分離マスク膜パターンと第１
酸化膜パターンを取り除く段階と、前記半導体基板の全
面に第２酸化膜および第１導電膜を形成する段階と、前
記第１導電膜、絶縁膜と前記第２酸化膜を部分食刻して
溝を有するトレンチを形成する段階と、前記第２導電膜
上に前記溝を埋立てる第２導電膜を形成する段階と、前
記第１導電膜および第２導電膜を食刻して導電膜パター
ンを形成する段階と、前記溝内でコンタクト領域を通じ
て前記導電膜パターンと連結される不純物領域を形成す
る段階とから構成される半導体装置のコンタクト構造の
製造方法を提供する。
【作用】不純物領域の側面コンタクトを通じて導電膜間
の間隔と不純物領域の幅が減少されるので、単位セル当
たりのレイアウト面積を減らすことができ、配線設計お
よび集積度を高めることができる。
の間隔と不純物領域の幅が減少されるので、単位セル当
たりのレイアウト面積を減らすことができ、配線設計お
よび集積度を高めることができる。
【実施例】以下、添付した図面に基づき本発明を詳細に
説明する。なお、本発明は不純物領域の側面に接触を形
成するので本発明に関して側面（side）コンタクトとい
う表現を使う。図３は本発明によって形成された側面
（side）コンタクト構造を示す断面図である。図３を参
照すると、半導体基板３１に素子形成領域を分離するた
めのトレンチ分離領域３４（トレンチ）と不純物領域４
３が形成されている。また、前記半導体基板３１上の絶
縁のための酸化膜３７が所定のパターンで形成されてお
り、酸化膜３７上に第１導電膜４１ａと第２導電膜４１
ｂ、即ち導電膜パターンが形成されている。前記トレン
チ分離領域３４の一側面は溝の形態で食刻されており、
前記第１導電膜４１ａは前記溝に埋没されて不純物領域
４３と接続される。コンタクト領域４４は第１導電膜４
１ａと不純物領域４３間の接した部分で形成される。こ
こで、本発明はコンタクト領域が形成される所定部分は
不純物領域の側面である。また、第１導電膜４１ａは前
記の不純物領域４３の側面と接続される。それゆえ、前
記の不純物領域４３側面を用いた相互接続においては第
１導電膜４１ａと第２導電膜４１ｂ間との間隔を狭くで
き、また不純物領域幅ａを狭くすることができるので、
結果的に半導体装置の単位セル当たり面積が小さくな
る。以下、本発明の側面コンタクト構造を形成するため
の製造方法の実施例を具体的に説明する。図４Ａ〜図５
Ｆは本発明の第１実施例による製造方法を示した断面図
である。図４Ａは第１酸化膜パターンおよび分離マスク
膜パターンを形成する段階を示す。半導体基板３１の全
面に第１酸化膜２８と分離マスク膜２９を連続して形成
する。ここで、第１酸化膜２８は熱酸化方法や他の通常
的な方法を使用して 200〜500Åの厚さに形成する。分
離マスク膜２９、例えばシリコン窒化膜は低圧化学蒸着
法（ＬＰＣＶＤ）を用いて 900〜 1500 Åの厚さに蒸着
する。次に、素子分離領域を形成するために、分離マス
ク膜２９と第１酸化膜２８をパタニングして第１酸化膜
パターン３２および分離マスク膜パターン３３を形成す
る。図４Ｂはトレンチを形成し、トレンチ領域の内部を
満たす段階を示す。前記第１酸化膜パターン３２と分離
マスク膜パターン３３を食刻マスクとし、前記半導体基
板を乾式食刻（DRY ETCH）してトレンチまたはトレンチ
分離領域３４を形成する。前記トレンチ３４は深さ 0.8
〜 1.0μm , 幅 0.4μm に調節して形成する。ストレス
緩和のために第１絶縁膜３５を形成した後、第２絶縁膜
３６を用いてトレンチ内部を満たす。第１絶縁膜３５、
例えば酸化膜は熱酸化方法を用いて 100〜 300Åの厚さ
に形成する。また、第２絶縁膜３６は化学蒸着法（ＣＶ
Ｄ）を用いてＢＰＳＧ（Borophospho-silcate glass ）
またはＴＥＯＳ（Tetra-ethyl-othosilcate ）酸化膜で
形成する。図４Ｃは第２酸化膜およびフォトレジストパ
ターンを形成する段階を示す。まず、第２絶縁膜３６の
オーバエッチング（overetching ）を防止するために終
点感知（end point detection ）でトレンチ３４内の第
２絶縁膜３６の一部をエッチバックする。次に、分離マ
スク膜パターン３３と第１酸化膜パターン３２を取り除
き半導体基板の全面に第２酸化膜３７を 150〜 300Åの
厚さに形成する。前記第２酸化膜３７はゲート酸化膜と
して使われる。次に、フォトレジストを第２絶縁膜３６
および第２酸化膜３７上に塗布したのちにパタニングし
てフォトレジストパターン３８を形成する。前記フォト
レジストパターンは第２絶縁膜３６、第２酸化膜３７お
よびトレンチ分離領域の第１絶縁膜３５を食刻する時、
食刻マスクとして使われる。図５Ｄはトレンチ内に溝を
形成し導電物質で埋没する段階を示す。具体的には、前
記第２酸化膜３７とトレンチ内の第２絶縁膜３６および
第１絶縁膜３５の一部を前記フォトレジストパターン３
８を食刻マスクとして食刻する。トレンチ内で食刻され
た第１絶縁膜３５および第２絶縁膜３６の幅と深さはそ
れぞれ 0.2μm と 0.4μm に調節する。すると、溝３４
ａを有するトレンチが備えられる。ここで、トレンチ内
で食刻された領域は後工程で不純物領域とコンタクトに
なる部分である。次に、前記フォトレジストパターン３
８を取り除いた後、結果物の全面に導電膜３９を形成し
て後工程で不純物領域と接触する前記溝３４ａを埋立て
る。前記の導電膜３９、例えばポリシリコンを低圧化学
蒸着法（ＬＰＣＶＤ）を用いて 1000 〜 3000 Åの厚さ
に形成し、ゲート電極として使用する。前記導電膜３９
はドーピング工程を通じて不純物を含有することができ
る。次に、続けて前記導電膜３９を食刻するためにフォ
トレジストを塗布したのちにパタニングしてフォトレジ
ストパターン４０を形成する。図５Ｅは導電膜を食刻し
て導電膜パターンを形成する段階を示す。前記導電膜３
９を前記フォトレジストパターン４０を食刻マスクとし
て食刻して第１導電膜パターン４１ａおよび第２導電膜
パターン４１ｂ、即ち導電膜パターン群を形成する。図
５Ｆはイオン注入マスクとして導電膜パターンを使用し
てイオン注入する段階を示す。前記導電膜パターン４１
ａ、４１ｂをマスクとして不純物、例えばＰ型またはＮ
型不純物をイオン注入して不純物領域４３を形成する。
前記不純物領域４３はトレンチ３４の一側面に接してい
て、トレンチ３４内に形成された第１導電膜４１ａは前
記の不純物領域４３と接続されてコンタクト領域４４を
形成する。前記の導電膜パターンはゲート電極として使
用することができ、特に導電膜パターン４１ａ、４１ｂ
の側面にスペーサ４５ａ、４５ｂを形成することもでき
る。図６Ａ〜図７Ｆは本発明の第２実施例の製造方法を
示した断面図である。図６Ａは第１酸化膜パターンおよ
び分離マスク膜パターンを形成する段階を示す。半導体
基板４１に第１酸化膜２８と分離マスク膜２９を連続し
て形成する。ここで、第１酸化膜２８は熱酸化方法や他
の通常的な方法を使用して 200〜 500Åの厚さに形成す
る。前記分離マスク膜２９、例えばシリコン窒化膜は低
圧化学蒸着法（ＬＰＣＶＤ）を用いて 900〜 1500 Åの
厚さに蒸着する。次に、素子分離領域を形成するため
に、分離マスク膜２９と第１酸化膜２８をパタニングし
て第１酸化膜パターン４２および分離マスク膜パターン
４３を形成する。図６Ｂはトレンチを形成しトレンチ領
域の内部を満たす段階を示す。前記第１酸化膜パターン
４２と分離マスク膜パターン４３を食刻マスクとし、前
記半導体基板４１を乾式食刻（DRY ETCH）してトレンチ
またはトレンチ分離領域４４を形成する。前記トレンチ
４４は深さ 0.8〜 1.0μm 、幅 0.4μm に調節して形成
する。ストレス緩和のために第１絶縁膜４５を形成した
後、第２絶縁膜４６を用いてトレンチ４４の内部を満た
す。前記第１絶縁膜４５、例えば酸化膜は熱酸化方法を
用いて 100〜 300Åの厚さに形成する。前記第２絶縁膜
４６は化学蒸着法（ＣＶＤ）を用いてＢＰＳＧ（Boroph
ospho-silcate glass ）またはＴＥＯＳ（Tetra-ethyl-
othosilcate ）酸化膜で形成する。図６Ｃは第２絶縁
膜、第１導電膜およびフォトレジストパターンを形成す
る段階を示す。まず、第２絶縁膜４６のオーバエッチン
グ（overetching ）を防止するために終点感知（end po
int detection ）でトレンチ４４内の第２絶縁膜４６の
一部をエッチバックする。次に、分離マスク膜パターン
４３と第１酸化膜パターン４２を取り除き、半導体４１
基板の全面に第２酸化膜４７および第１導電膜４８を第
２酸化膜４７の損傷を防止するために順次に時間の遅延
なしに形成する。前記第２酸化膜４７は熱酸化方法によ
って 150〜 300Åの厚さに形成してゲート酸化膜として
使用し、第１導電膜４８、例えばポリシリコン膜は 500
〜 1000 Åの厚さにＬＰＣＶＤ方法を用いて形成する。
次に、フォトレジストを塗布したのちパタニングしてフ
ォトレジストパターン４９を形成する。前記フォトレジ
ストパターンは第１導電膜４８、第２酸化膜４７および
トレンチ分離領域内の第１絶縁膜４５と第２絶縁膜４６
を食刻する時食刻マスクとして使われる。図７Ｄはトレ
ンチ内に溝を形成し、導電物質で埋没する段階を示す。
具体的に、前記第１導電膜４８、第２酸化膜４７とトレ
ンチ内の第２絶縁膜４６および第１絶縁膜４５の一部を
前記フォトレジストパターン４９を食刻マスクとして食
刻する。トレンチ内で食刻された第１絶縁膜４５と第２
絶縁膜４６の幅と深さはそれぞれ 0.2μm と 0.4μm に
調節する。すると、溝４４ａを有するトレンチが備えら
れ、第１導電膜パターン５０ａ、５０ｂが形成される。
ここで、トレンチ内で食刻された領域は後工程で不純物
領域とコンタクトとなる部分である。図７Ｅは第２導電
膜およびフォトレジストパターンを形成する段階を示
す。まず、前記フォトレジストパターン４９を取り除い
た後、第２導電膜５１を結果物の全面に形成して前記後
工程で不純物領域と接触されるＵ字溝を埋立てる。前記
第２導電膜５１、例えばポリシリコン膜を低圧化学蒸着
法（ＬＰＣＶＤ）を用いて 1000 〜 3000 Åの厚さに形
成する。次に、続けて前記第２導電膜５１を食刻するた
めにフォトレジストを塗布したのちパタニングしてフォ
トレジストパターン５２を形成する。図７Ｆは第１およ
び第２導電膜をパタニングして導電膜パターンを形成す
る段階を示す。前記第１導電膜パターン５０ａ、５０ｂ
および第２導電膜５１を前記フォトレジストパターン５
２を食刻マスクとして食刻して導電膜パターン５３ａ、
５３ｂを形成する。次に、前記導電膜パターン５３ａ、
５３ｂをマスクとして不純物、例えばＰ型またはＮ型不
純物をイオン注入して不純物領域５５を形成する。前記
不純物領域５５はトレンチ４４の一側面に接していて、
トレンチ４４内に形成された第２導電膜５１は前記の不
純物領域５５と接続されてコンタクト領域５６を形成す
る。前記の導電膜パターン５３ａ、５３ｂはゲート電極
として使用することができ、導電膜パターン５３ａ、５
３ｂはドーピング工程を通じて不純物を含有し得る。特
に、導電膜パターン５３ａ、５３ｂの側壁にスペーサ５
７ａ、５７ｂを形成することもできる。一方、本発明は
従来の埋没（buried）コンタクトを例で説明したが、バ
ッティング（butting ）コンタクトの場合にも等しく適
用することができる。また、第１導電膜および第２導電
膜はポリシリコンを利用し、さらに他の応用分野では他
の膜を使用することもできる。前記のように、本発明の
側面コンタクトを利用すると、半導体装置のレイアウト
面積は減少される。例えば、４Ｍ ＳＲＡＭの場合に適
用すると面積は 10.26μm2から 9.54 μm2まで 7％減少
する。
説明する。なお、本発明は不純物領域の側面に接触を形
成するので本発明に関して側面（side）コンタクトとい
う表現を使う。図３は本発明によって形成された側面
（side）コンタクト構造を示す断面図である。図３を参
照すると、半導体基板３１に素子形成領域を分離するた
めのトレンチ分離領域３４（トレンチ）と不純物領域４
３が形成されている。また、前記半導体基板３１上の絶
縁のための酸化膜３７が所定のパターンで形成されてお
り、酸化膜３７上に第１導電膜４１ａと第２導電膜４１
ｂ、即ち導電膜パターンが形成されている。前記トレン
チ分離領域３４の一側面は溝の形態で食刻されており、
前記第１導電膜４１ａは前記溝に埋没されて不純物領域
４３と接続される。コンタクト領域４４は第１導電膜４
１ａと不純物領域４３間の接した部分で形成される。こ
こで、本発明はコンタクト領域が形成される所定部分は
不純物領域の側面である。また、第１導電膜４１ａは前
記の不純物領域４３の側面と接続される。それゆえ、前
記の不純物領域４３側面を用いた相互接続においては第
１導電膜４１ａと第２導電膜４１ｂ間との間隔を狭くで
き、また不純物領域幅ａを狭くすることができるので、
結果的に半導体装置の単位セル当たり面積が小さくな
る。以下、本発明の側面コンタクト構造を形成するため
の製造方法の実施例を具体的に説明する。図４Ａ〜図５
Ｆは本発明の第１実施例による製造方法を示した断面図
である。図４Ａは第１酸化膜パターンおよび分離マスク
膜パターンを形成する段階を示す。半導体基板３１の全
面に第１酸化膜２８と分離マスク膜２９を連続して形成
する。ここで、第１酸化膜２８は熱酸化方法や他の通常
的な方法を使用して 200〜500Åの厚さに形成する。分
離マスク膜２９、例えばシリコン窒化膜は低圧化学蒸着
法（ＬＰＣＶＤ）を用いて 900〜 1500 Åの厚さに蒸着
する。次に、素子分離領域を形成するために、分離マス
ク膜２９と第１酸化膜２８をパタニングして第１酸化膜
パターン３２および分離マスク膜パターン３３を形成す
る。図４Ｂはトレンチを形成し、トレンチ領域の内部を
満たす段階を示す。前記第１酸化膜パターン３２と分離
マスク膜パターン３３を食刻マスクとし、前記半導体基
板を乾式食刻（DRY ETCH）してトレンチまたはトレンチ
分離領域３４を形成する。前記トレンチ３４は深さ 0.8
〜 1.0μm , 幅 0.4μm に調節して形成する。ストレス
緩和のために第１絶縁膜３５を形成した後、第２絶縁膜
３６を用いてトレンチ内部を満たす。第１絶縁膜３５、
例えば酸化膜は熱酸化方法を用いて 100〜 300Åの厚さ
に形成する。また、第２絶縁膜３６は化学蒸着法（ＣＶ
Ｄ）を用いてＢＰＳＧ（Borophospho-silcate glass ）
またはＴＥＯＳ（Tetra-ethyl-othosilcate ）酸化膜で
形成する。図４Ｃは第２酸化膜およびフォトレジストパ
ターンを形成する段階を示す。まず、第２絶縁膜３６の
オーバエッチング（overetching ）を防止するために終
点感知（end point detection ）でトレンチ３４内の第
２絶縁膜３６の一部をエッチバックする。次に、分離マ
スク膜パターン３３と第１酸化膜パターン３２を取り除
き半導体基板の全面に第２酸化膜３７を 150〜 300Åの
厚さに形成する。前記第２酸化膜３７はゲート酸化膜と
して使われる。次に、フォトレジストを第２絶縁膜３６
および第２酸化膜３７上に塗布したのちにパタニングし
てフォトレジストパターン３８を形成する。前記フォト
レジストパターンは第２絶縁膜３６、第２酸化膜３７お
よびトレンチ分離領域の第１絶縁膜３５を食刻する時、
食刻マスクとして使われる。図５Ｄはトレンチ内に溝を
形成し導電物質で埋没する段階を示す。具体的には、前
記第２酸化膜３７とトレンチ内の第２絶縁膜３６および
第１絶縁膜３５の一部を前記フォトレジストパターン３
８を食刻マスクとして食刻する。トレンチ内で食刻され
た第１絶縁膜３５および第２絶縁膜３６の幅と深さはそ
れぞれ 0.2μm と 0.4μm に調節する。すると、溝３４
ａを有するトレンチが備えられる。ここで、トレンチ内
で食刻された領域は後工程で不純物領域とコンタクトに
なる部分である。次に、前記フォトレジストパターン３
８を取り除いた後、結果物の全面に導電膜３９を形成し
て後工程で不純物領域と接触する前記溝３４ａを埋立て
る。前記の導電膜３９、例えばポリシリコンを低圧化学
蒸着法（ＬＰＣＶＤ）を用いて 1000 〜 3000 Åの厚さ
に形成し、ゲート電極として使用する。前記導電膜３９
はドーピング工程を通じて不純物を含有することができ
る。次に、続けて前記導電膜３９を食刻するためにフォ
トレジストを塗布したのちにパタニングしてフォトレジ
ストパターン４０を形成する。図５Ｅは導電膜を食刻し
て導電膜パターンを形成する段階を示す。前記導電膜３
９を前記フォトレジストパターン４０を食刻マスクとし
て食刻して第１導電膜パターン４１ａおよび第２導電膜
パターン４１ｂ、即ち導電膜パターン群を形成する。図
５Ｆはイオン注入マスクとして導電膜パターンを使用し
てイオン注入する段階を示す。前記導電膜パターン４１
ａ、４１ｂをマスクとして不純物、例えばＰ型またはＮ
型不純物をイオン注入して不純物領域４３を形成する。
前記不純物領域４３はトレンチ３４の一側面に接してい
て、トレンチ３４内に形成された第１導電膜４１ａは前
記の不純物領域４３と接続されてコンタクト領域４４を
形成する。前記の導電膜パターンはゲート電極として使
用することができ、特に導電膜パターン４１ａ、４１ｂ
の側面にスペーサ４５ａ、４５ｂを形成することもでき
る。図６Ａ〜図７Ｆは本発明の第２実施例の製造方法を
示した断面図である。図６Ａは第１酸化膜パターンおよ
び分離マスク膜パターンを形成する段階を示す。半導体
基板４１に第１酸化膜２８と分離マスク膜２９を連続し
て形成する。ここで、第１酸化膜２８は熱酸化方法や他
の通常的な方法を使用して 200〜 500Åの厚さに形成す
る。前記分離マスク膜２９、例えばシリコン窒化膜は低
圧化学蒸着法（ＬＰＣＶＤ）を用いて 900〜 1500 Åの
厚さに蒸着する。次に、素子分離領域を形成するため
に、分離マスク膜２９と第１酸化膜２８をパタニングし
て第１酸化膜パターン４２および分離マスク膜パターン
４３を形成する。図６Ｂはトレンチを形成しトレンチ領
域の内部を満たす段階を示す。前記第１酸化膜パターン
４２と分離マスク膜パターン４３を食刻マスクとし、前
記半導体基板４１を乾式食刻（DRY ETCH）してトレンチ
またはトレンチ分離領域４４を形成する。前記トレンチ
４４は深さ 0.8〜 1.0μm 、幅 0.4μm に調節して形成
する。ストレス緩和のために第１絶縁膜４５を形成した
後、第２絶縁膜４６を用いてトレンチ４４の内部を満た
す。前記第１絶縁膜４５、例えば酸化膜は熱酸化方法を
用いて 100〜 300Åの厚さに形成する。前記第２絶縁膜
４６は化学蒸着法（ＣＶＤ）を用いてＢＰＳＧ（Boroph
ospho-silcate glass ）またはＴＥＯＳ（Tetra-ethyl-
othosilcate ）酸化膜で形成する。図６Ｃは第２絶縁
膜、第１導電膜およびフォトレジストパターンを形成す
る段階を示す。まず、第２絶縁膜４６のオーバエッチン
グ（overetching ）を防止するために終点感知（end po
int detection ）でトレンチ４４内の第２絶縁膜４６の
一部をエッチバックする。次に、分離マスク膜パターン
４３と第１酸化膜パターン４２を取り除き、半導体４１
基板の全面に第２酸化膜４７および第１導電膜４８を第
２酸化膜４７の損傷を防止するために順次に時間の遅延
なしに形成する。前記第２酸化膜４７は熱酸化方法によ
って 150〜 300Åの厚さに形成してゲート酸化膜として
使用し、第１導電膜４８、例えばポリシリコン膜は 500
〜 1000 Åの厚さにＬＰＣＶＤ方法を用いて形成する。
次に、フォトレジストを塗布したのちパタニングしてフ
ォトレジストパターン４９を形成する。前記フォトレジ
ストパターンは第１導電膜４８、第２酸化膜４７および
トレンチ分離領域内の第１絶縁膜４５と第２絶縁膜４６
を食刻する時食刻マスクとして使われる。図７Ｄはトレ
ンチ内に溝を形成し、導電物質で埋没する段階を示す。
具体的に、前記第１導電膜４８、第２酸化膜４７とトレ
ンチ内の第２絶縁膜４６および第１絶縁膜４５の一部を
前記フォトレジストパターン４９を食刻マスクとして食
刻する。トレンチ内で食刻された第１絶縁膜４５と第２
絶縁膜４６の幅と深さはそれぞれ 0.2μm と 0.4μm に
調節する。すると、溝４４ａを有するトレンチが備えら
れ、第１導電膜パターン５０ａ、５０ｂが形成される。
ここで、トレンチ内で食刻された領域は後工程で不純物
領域とコンタクトとなる部分である。図７Ｅは第２導電
膜およびフォトレジストパターンを形成する段階を示
す。まず、前記フォトレジストパターン４９を取り除い
た後、第２導電膜５１を結果物の全面に形成して前記後
工程で不純物領域と接触されるＵ字溝を埋立てる。前記
第２導電膜５１、例えばポリシリコン膜を低圧化学蒸着
法（ＬＰＣＶＤ）を用いて 1000 〜 3000 Åの厚さに形
成する。次に、続けて前記第２導電膜５１を食刻するた
めにフォトレジストを塗布したのちパタニングしてフォ
トレジストパターン５２を形成する。図７Ｆは第１およ
び第２導電膜をパタニングして導電膜パターンを形成す
る段階を示す。前記第１導電膜パターン５０ａ、５０ｂ
および第２導電膜５１を前記フォトレジストパターン５
２を食刻マスクとして食刻して導電膜パターン５３ａ、
５３ｂを形成する。次に、前記導電膜パターン５３ａ、
５３ｂをマスクとして不純物、例えばＰ型またはＮ型不
純物をイオン注入して不純物領域５５を形成する。前記
不純物領域５５はトレンチ４４の一側面に接していて、
トレンチ４４内に形成された第２導電膜５１は前記の不
純物領域５５と接続されてコンタクト領域５６を形成す
る。前記の導電膜パターン５３ａ、５３ｂはゲート電極
として使用することができ、導電膜パターン５３ａ、５
３ｂはドーピング工程を通じて不純物を含有し得る。特
に、導電膜パターン５３ａ、５３ｂの側壁にスペーサ５
７ａ、５７ｂを形成することもできる。一方、本発明は
従来の埋没（buried）コンタクトを例で説明したが、バ
ッティング（butting ）コンタクトの場合にも等しく適
用することができる。また、第１導電膜および第２導電
膜はポリシリコンを利用し、さらに他の応用分野では他
の膜を使用することもできる。前記のように、本発明の
側面コンタクトを利用すると、半導体装置のレイアウト
面積は減少される。例えば、４Ｍ ＳＲＡＭの場合に適
用すると面積は 10.26μm2から 9.54 μm2まで 7％減少
する。
【発明の効果】以上のように本発明では、素子の相互接
続を不純物領域の側面に形成して導電膜間の間隔と不純
物領域幅が小さくなり単位セル当たりの面積を縮めるこ
とができて配線設計の自由度と集積度を向上させうる。
なお、本発明は前記実施例に限定されず、本発明の技術
的な思想内で当分野における通常の知識を持つ者によっ
て多くの変形が可能であることは明白である。
続を不純物領域の側面に形成して導電膜間の間隔と不純
物領域幅が小さくなり単位セル当たりの面積を縮めるこ
とができて配線設計の自由度と集積度を向上させうる。
なお、本発明は前記実施例に限定されず、本発明の技術
的な思想内で当分野における通常の知識を持つ者によっ
て多くの変形が可能であることは明白である。
【図１】従来の埋没（buried）コンタクトの一例を示し
た断面図である。
た断面図である。
【図２】従来のバッティング（butting)コンタクトの一
例を示した断面図である。
例を示した断面図である。
【図３】本発明によって製造された埋没（buried）コン
タクトの一例を示した断面図である。
タクトの一例を示した断面図である。
【図４】本発明の第１実施例による製造方法を示す断面
図である。
図である。
【図５】本発明の第１実施例による製造方法を示す断面
図である。
図である。
【図６】本発明の第２実施例による製造方法を示す断面
図である。
図である。
【図７】本発明の第２実施例による製造方法を示す断面
図である。
図である。
３１ 半導体基板 ３２ 第１酸化膜パターン ３３ 分離マスク膜パターン ３４ トレンチ分離領域（トレンチ） ３５ 第１絶縁膜 ３６ 第２絶縁膜 ３７ 第２酸化膜 ３９ 導電膜 ４１ａ 第１導電膜 ４１ｂ 第２導電膜 ４３ 不純物領域 ４４ コンタクト領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｘ
Claims (16)
- 【請求項１】 半導体基板に形成された不純物領域と、 前記不純物領域と少なくともいずれか一側面が接してお
り、前記半導体基板に溝（groove）をその内部に有する
トレンチと、 前記溝を埋立てる導電膜と、 前記導電膜と前記不純物領域とを連結するように前記不
純物領域の側面に形成されたコンタクト領域とを具備す
ることを特徴とする半導体装置のコンタクト構造。 - 【請求項２】 前記導電膜はポリシリコンより構成する
ことを特徴とする請求項１記載の半導体装置のコンタク
ト構造。 - 【請求項３】 前記導電膜は不純物原子を含むことを特
徴とする請求項１記載の半導体装置のコンタクト構造。 - 【請求項４】 前記トレンチの深さと幅はそれぞれ 0.8
〜1.0 μ、 0.4μmに設定したことを特徴とする請求項
１記載の半導体装置のコンタクト構造。 - 【請求項５】 前記溝の深さと幅は 0.4μm と 0.2μm
に設定したことを特徴とする請求項１記載の半導体装置
のコンタクト構造。 - 【請求項６】 前記導電膜は 1000 〜 3000 Åの厚さに
設定したことを特徴とする請求項１記載の半導体装置の
コンタクト構造。 - 【請求項７】 半導体基板に第１酸化膜パターンと分離
マスク膜パターンを連続して形成する段階と、 前記半導体基板にトレンチを形成する段階と、 前記トレンチ内部に絶縁膜を満たす段階と、 前記分離マスク膜パターンと第１酸化膜パターンを取り
除く段階と、 前記半導体基板の全面に第２酸化膜を形成する段階と、 前記絶縁膜と前記第２酸化膜を部分食刻して溝を有する
トレンチを形成する段階と、 前記第２酸化膜および絶縁膜上に前記溝を埋立てる導電
膜パターンを形成する段階と、 前記溝内でコンタクト領域を通じて前記導電膜パターン
と連結される不純物領域を形成する段階とより構成され
ることを特徴とする半導体装置のコンタクト構造の製造
方法。 - 【請求項８】 前記トレンチの深さと幅はそれぞれ 0.8
〜 1.0μm 、 0.4μm に設定したことを特徴とする請求
項７記載の半導体装置のコンタクト構造の製造方法。 - 【請求項９】 前記溝の深さと幅は 0.4μm と 0.2μm
に設定したことを特徴とする請求項７記載の半導体装置
のコンタクト構造の製造方法。 - 【請求項１０】 前記導電膜パターンは 1000 〜 3000
Åの厚さで形成することを特徴とする請求項７記載の半
導体装置のコンタクト構造の製造方法。 - 【請求項１１】 前記導電膜はポリシリコンで形成する
ことを特徴とする請求項７記載の半導体装置のコントク
ト構造の製造方法。 - 【請求項１２】 前記導電膜パターンは不純物原子を含
むことを特徴とする請求項７記載の半導体装置のコンタ
クト構造の製造方法。 - 【請求項１３】 半導体基板に第１酸化膜パターンと分
離マスク膜パターンを連続して形成する段階と、 前記半導体基板にトレンチを形成する段階と、 前記トレンチ内部に絶縁膜を満たす段階と、 前記分離マスク膜パターンと第１酸化膜パターンを取り
除く段階と、 前記半導体基板の全面に第２酸化膜および第１導電膜を
形成する段階と、 前記第１導電膜、絶縁膜と前記第２酸化膜を部分食刻し
て溝を有するトレンチを形成する段階と、 前記第２酸化膜上に前記溝を埋立てる第２導電膜を形成
する段階と、 前記第１導電膜および前記第２導電膜を食刻して導電膜
パターンを形成する段階と、 前記溝内でコンタクト領域を通じて前記導電膜パターン
と連結される不純物領域を形成する段階より構成される
ことを特徴とする半導体装置のコンタクト構造の製造方
法。 - 【請求項１４】 前記第２酸化膜と第１絶縁膜は時間の
遅延なしに連続的に形成することを特徴とする請求項１
３記載の半導体装置のコンタクト構造の製造方法。 - 【請求項１５】 前記第１導電膜は 500〜1000Åの厚さ
で形成することを特徴とする請求項１３記載の半導体装
置のコンタクト構造の製造方法。 - 【請求項１６】 前記第２導電膜は 1000 〜 3000 Åの
厚さで形成することを特徴とする請求項１３記載の半導
体装置のコンタクト構造の製造方法。
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|---|---|---|---|
| KR1019930018358A KR960016229B1 (ko) | 1993-09-13 | 1993-09-13 | 반도체소자의 콘택구조 및 그 제조방법 |
| KR1993P18358 | 1993-09-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07169710A true JPH07169710A (ja) | 1995-07-04 |
| JP3515615B2 JP3515615B2 (ja) | 2004-04-05 |
Family
ID=19363424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21375894A Expired - Fee Related JP3515615B2 (ja) | 1993-09-13 | 1994-09-07 | 半導体装置のコンタクト構造の製造方法 |
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|---|---|
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| JP (1) | JP3515615B2 (ja) |
| KR (1) | KR960016229B1 (ja) |
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| US6004835A (en) * | 1997-04-25 | 1999-12-21 | Micron Technology, Inc. | Method of forming integrated circuitry, conductive lines, a conductive grid, a conductive network, an electrical interconnection to anode location and an electrical interconnection with a transistor source/drain region |
| US6153934A (en) * | 1998-07-30 | 2000-11-28 | International Business Machines Corporation | Buried butted contact and method for fabricating |
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| JPS6489365A (en) * | 1987-09-29 | 1989-04-03 | Nec Corp | Semiconductor device |
| US4933739A (en) * | 1988-04-26 | 1990-06-12 | Eliyahou Harari | Trench resistor structures for compact semiconductor memory and logic devices |
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| US5077228A (en) * | 1989-12-01 | 1991-12-31 | Texas Instruments Incorporated | Process for simultaneous formation of trench contact and vertical transistor gate and structure |
-
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- 1993-09-13 KR KR1019930018358A patent/KR960016229B1/ko not_active IP Right Cessation
-
1994
- 1994-09-07 JP JP21375894A patent/JP3515615B2/ja not_active Expired - Fee Related
-
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- 1996-02-02 US US08/596,421 patent/US5880527A/en not_active Expired - Lifetime
-
1997
- 1997-12-31 US US09/001,541 patent/US6136701A/en not_active Expired - Lifetime
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| KR950009922A (ko) | 1995-04-26 |
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