KR100214856B1 - 정전하 방전 반도체 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 정전하 방전용 불순물 영역과 반대의 극성을 갖는 별도의 도전막 패턴을 이용하여 배선 형성시 플라즈마에 의한 전하의 측적을 방지할 수 있는 정전하 방전 반도체 소자 및 그의 제조방법을 제공하는 것으로, 본 발명에 따른 정전하 방전 반도체 소자는 상부에 필드 산화막이 형성된 제1전도형 반도체 기판; 필드 산화막 한 측의 기판 상에 형성된 게이트 절연막, 게이트와 게이트 양측의 기판에 형성된 제2전도형 소오스/드레인 영역을 구비한 트랜지스터; 필드 산화막 다른 측의 기판에 형성된 제1전도형 정전하 방전용 불순물 영역; 기판 전면에 형성되고 게이트와 불순물 영역 상에 형성된 제1 및 제2콘택홀을 구비함과 더불어 필드 산화막 상에 형성된 소정 깊이의 트렌치를 구비한 제1절연막; 트렌치에 매립된 제2전도형 정전하 방전용 도전막 패턴; 제1절연막 및 도전막 패턴 상에 형성되고 제1 및 제2콘택홀을 공유함과 더불어 도전막 패턴 상에 형성된 제3콘택홀을 구비한 제2절연막; 제1내지 제3콘택홀을 통하여 게이트와, 상기 불순물 영역 및 도전막 패턴과 각각 콘택됨과 더불어 제2절연막 상에서 서로 절연된 제1 및 제2배선층을 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로 특히 플라즈마에 의한 정전하의 축적을 방지할 수 있는 정전하 방전 반도체 소자 및 그의 제조방법에 관한 것이다.
최근 반도체 소자의 제조 기술이 향상되면서 고집적화와 고속화가 급속히 진행되고 있으며, 이에 따라 배선 설계가 자유롭고 배선 저항 및 전류 용량 등의 설정을 여유롭게 할 수 있는 배선 기술에 관한 연구가 활발히 진행되고 있다.
일반적인 배선 형성방법은 소정의 감광막 패턴을 식각 마스크로하여 Cl2, BCl3, SF6, HBr과 같은 할로겐 개스의 조합에 의한 플라즈마를 이용한 건식식각으로 배선을 패터닝하는 방법이 주로 사용된다. 그러나 상기 플라즈마에 의해 발생되는 정전하(electrostatic charge)에 의해 정전하가 계속 축적되어, 결국 배선과 연결된 게이트 전극 하부의 게이트 산화막에 스트레스를 가하게 되어, 게이트 산화막의 특성을 악화시켜 소자의 신뢰성을 저하시킨다.
따라서 상기한 정전하를 방전시키기 위한 별도의 방전 장치를 구비하여야 한다.
도1은 정전하 방전 반도체 소자를 나타낸 단면도이다.
도1에 도시된 바와 같이 종래의 정전하 방전 반도체 소자는 제1전도형의 반도체 기판(1)과 기판(1)상에 형성된 필드 산화막(2a, 2b, 2c)과 필드 산화막(2b) 일측의 기판 상에 형성된 게이트 산화막(3) 및 게이트(4)와, 게이트(4) 양측의 기판(1)에 형성된 제2전도형 소오스/드레인(5,6)과, 필드 산화막(2b) 다른측의 기판(1)에 형성된 제1전도형 정전하 방전용 불순물 영역(7)과, 게이트(4) 및 불순물 영역(7) 상에 형성된 콘택홀을 구비하는 절연막(8)과, 상기 콘택홀을 통하여 게이트(4) 및 불순물 영역(7)과 콘택하는 제1 및 제2배선(9a, 9b)으로 구성되어 있다.
즉, 상기한 불순물 영역(7)과 배선이 콘택됨에 따라 배선 형성시 플라즈마에 의한 건식 식각에 의한 정전하가 불순물 영역(7)으로 방전되므로 정전하의 축적을 방지할 수 있다
그러나 상기한 종래의 정전기 방전 반도체 소자에서는 정전하의 극성에 따라 다음과 같은 문제가 있었다.
즉, 제1전도형이 n형인 경우, 배선 형성을 위한 플라즈마에 의한 건식 식각시 음전하가 발생하면 음전하는 제2배선(9b) 및 불순물 영역(7)을 통하여 기판(1)으로 방전되는 반면, 양전하가 발생하게 되면 제2배선(9b)에 유기된 전하가 방전되지 않고 축적된다. 반대로, 제1전도형이 P형인 경우, 양전하는 방전되고 음전하는 축적된다. 이에 따라, 축적된 정전하에 의해 강한 전계가 형성되어 게이트 산화막(3)에 스트레스를 가하게 되어 결국 소자의 신뢰성을 저하시킨다.
이에 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, 정전하 방전용 불순물 영역과 반대의 극성을 갖는 별도의 도전막 패턴을 이용하여 배선 형성시 플라즈마에 의한 전하의 축적을 방지할 수 있는 정전하 방전 반도체 소자 및 그의 제조방법을 제공함에 그 목적이 있다.
제1도는 종래의 정전하 방전 반도체 소자를 나타낸 단면도.
제2a 내지 2d도는 본 발명의 실시예에 따른 정전하 방전 반도체 소자의 제조방법을 설명하기 위한 순차적인 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 제1전도형 반도체 기판 12 : 필드 산화막
13 : 게이트 산화막 14 : 게이트
15/16 : 제2전도형 소오스/드레인 영역
100 : 트랜지스터 17 : 제1전도형 정전하 방전 불순물 영역
18 : 제1산화막 19 : 트렌치
20 : 제2전도형 도전막 패턴 21 : 제2산화막
22 : 콘택홀 23a, 23b : 제1 및 제2배선층
상기 목적을 달성하기 위한 본 발명에 따른 정전하 방전 반도체 소자는 상부에 필드 산화막이 형성된 제1전도형 반도체 기판; 상기 필드 산화막 한 측의 상기 기판 상에 형성된 게이트 절연막, 게이트와, 상기 게이트 양 측의 기판에 형성된 제2전도형 소오스/드레인 영역을 구비한 트랜지스터; 상기 필드 산화막 다른 측의 기판에 형성된 제1전도형 정전하 방전용 불순물 영역; 상기 기판 전면에 형성되고 상기 게이트와 상기 불순물 영역 상에 형성된 제1 및 제2콘택홀을 구비함과 더불어 상기 필드 산화막 상에 형성된 소정 깊이의 트렌치를 구비한 제1절연막; 상기 트렌치에 매립된 제2전도형 정전하 방전용 도전막 패턴; 상기 제1절연막 및 도전막 패턴 상에 형성되고 상기 제1 및 제2콘택홀을 공유함과 더불어 상기 도전막 패턴상에 형성된 제3콘택홀을 구비한 제2절연막; 및, 상기 제1내지 제3콘택홀을 통하여 상기 게이트와 상기 불순물 영역 및 도전막 패턴과 각각 콘택됨과 더불어 상기 제2절연막 상에서 서로 절연된 제1 및 제2배선층을 포함하는 것을 특징으로 한다.
또한 상기 목적을 달성하기 위한 본 발명에 따른 정전하 방전 반도체 소자의 제조방법은 제1전도형 반도체 기판 상에 필드 산화막을 형성하는 단계; 상기 필드 산화막 일 측의 상기 기판 상에 게이트 절연막 및 게이트를 형성하고, 상기 게이트 양 측의 기판에 제2전도형 소오스/드레인 영역을 형성하여 트랜지스터를 형성하는 단계; 상기 필드 산화막 다른 측의 기판에 제1전도형 정전하 방전용 불순물 영역을 형성하는 단계; 상기 기판 전면에 제1절연막을 형성하는 단계; 상기 필드 산화막 상의 상기 제1절연막을 소정 깊이로 식각하여 트렌치를 형성하는 단계; 상기 트렌치에 매립된 제2전도형 정전하 방전용 도전막 패턴을 형성하는 단계; 상기 도전막 패턴 및 상기 제1절연막 상에 제2절연막을 형성하는 단계; 상기 게이트 및 불순물 영역과 상기 도전막 패턴을 소정 부분 노출시켜 제1 내지 제3콘택홀을 각각 형성하는 단계; 및 상기 제1내지 제3콘택홀을 통하여 상기 게이트와 상기 불순물 영역 및 상기 도전막 패턴과 각각 콘택함과 더불어 상기 제2절연막 상에서 서로 절연되도록 제1 및 제2배선층을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 도전막 패턴을 형성하는 단계는 상기 트렌치에 매립하도록 상기 제1절연막 상에 제2전도형 도전막을 형성하는 단계; 및 상기 도전막을 상기 제1절연막이 노출되도록 에치백하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 제2배선층은 상기 도전막 패턴과 상기 불순물 영역이 서로 접속하도록 형성하는 것을 특징으로 한다.
또한, 상기 제1전도형은 n형이고, 상기 제2전도형은 p형이거나, 상기 제1전도형은 p형이고, 상기 제2전도형은 n형인 것을 특징으로 한다.
상기 구성으로 된 본 발명에 의하면 필드 산화막 상의 제1절연막에 필드 산화막과 동일한 패턴으로 형성된 트렌치를 통하여 정전하 방전을 위한 별도의 도전막 패턴을 형성함으로써, 배선 형성시 플라즈마에 의한 식각시 발생되는 양전하 및 음전하의 정전하가 서로 극성이 다른 정전하 방전용 불순물 영역 및 도전막 패턴을 통하여 방전된다.
[실시예]
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도2d는 본 발명의 실시예에 따른 정전하 방전 반도체 소자를 나타낸 단면도로서, 본 발명에 따른 정전하 방전 반도체 소자는 상부에 필드 산화막(12a, 12b, 12c)이 형성된 제1전도형 반도체 기판(11)과 필드 산화막(12b) 한 측의 기판(11)상에 형성된 게이트 절연막(13), 게이트(14) 및 게이트(14) 양 측의 기판(11)에 형성된 제2전도형 소오스/드레인 영역(15, 16)을 구비한 트랜지스터(100)와, 필드 산화막(12b) 다른 측의 기판(11)에 형성된 제1전도형 정전하 방전용 불순물 영역(17)과, 기판 전면에 형성되고 게이트(14)와 불순물 영역(17)상에 형성된 제1 및 제2콘택홀을 구비함과 더불어 상기 필드 산화막 상에 형성된 소정 깊이의 트렌치를 구비한 제1산화막(18)과 트렌치에 매립된 제2전도형 정전하 방전용 도전막 패턴(20)과 제1산화막(18) 및 도전막 패턴(20) 상에 형성된 제3콘택홀을 구비한 제2산화막(21)과 상기 제1 내지 제3콘택홀을 통하여 게이트(14)와 불순물 영역(17) 및 도전막 패턴(20)과 각각 콘택됨과 더불어 제2산화막(21) 상에서 서로 절연된 제1 및 제2배선층(23a, 23b)으로 구성되어 있다.
이어서 본 발명의 실시예에 따른 정전하 방전 반도체 소자의 제조방법을 도2a 내지 도2d를 참조하여 설명한다.
먼저, 도2a에 도시된 바와 같이, 제1전도형 반도체 기판(11) 상에 LOCOS(LOCal Oxidation of Silicon) 기술을 이용하여 필드 산화막(12a, 12b, 12c)을 형성한다. 이어서 필드 산화막(12b) 일 측의 기판(11) 상에 게이트 산화막(13) 및 게이트(14)를 형성하고, 게이트(14) 양 측이 기판(11)에 제2전도형 불순물 이온을 주입하여 제2전도형 소오스/드레인 영역(15, 16)을 형성하여 소자의 트랜지스터(100)를 형성한다.
그리고 나서, 트랜지스터(100)가 형성되지 않은 필드 산화막(12b)의 다른 측 기판(11)에 제1 전도형 불순물 이온을 주입하여 제1전도형 정전하 방전용 불순물 영역(17)을 형성한다. 그리고, 기판 전면에 절연 및 평탄화를 위하여 TEOS 산화막이나 BPSG막 중의 하나 또는 복합막으로 구성된 제1산화막(18)을 형성하고, 필드 산화막(12a, 12b, 12c) 상의 제1산화막(18)을 소정 깊이, 바람직하게는 1,000 내지 5,000Å의 깊이로 식각하여 필드 산화막(12a, 12b, 12c)과 동일한 패턴의 트렌치(19)를 형성한다.
도2b에 도시된 바와 같이, 도2a의 구조 상에 정전하 방전용 불순물 영역(17)과 반대 극성의 제2전도형 불순물을 함유하는 도전막 예컨대, 폴리실리콘막 또는 비정질 실리콘막을 트렌치(19)에 매립하도록 형성하고, 제1산화막(18)이 노출되도록 상기 도전막을 에치백하여 제1전도형 정전기 방전용 도전막 패턴(20)을 형성한다.
도2c에 도시된 바와 같이, 도2b의 구조 상에 도전막 패턴(20)과의 전기적 절연을 위하여 TEOS 산화막 또는 BPSG막으로 제2산화막(21)을 약 500 내지 2,000Å의 두께로 형성한다. 그리고, 포토리소그라피 및 식각 공정으로 게이트(14) 및 불순물 영역(17)과 도전막 패턴(20)을 소정 부분 노출시켜 제1 내지 제3콘택홀(22a ∼ 22c)을 각각 형성한다.
도2d에 도시된 바와 같이, 도2c의 구조 상에 금속층을 증착하고 포토리소그라피 및 식각 공정으로 패터닝하여 제1 내지 제3콘택홀(21a ∼ 21c)을 통하여 게이트(14)와 콘택하는 제1배선(23a)과 불순물 영역(17) 및 도전막 패턴(20)과 동시에 콘택하는 제2배선(23b)을 각각 형성한다.
상기 실시예에 의하면, 필드 산화막 상의 제1절연막에 필드 산화막과 동일한 패턴으로 형성된 트렌치를 통하여 정전하 방전을 위한 별도의 도전막 패턴을 형성함으로써, 배선 형성시 플라즈마에 의한 식각시 발생되는 양전하 및 음전하의 정전하가 서로 극성이 다른 정전하 방전용 불순물 영역 및 도전막 패턴을 통하여 방전된다. 이에 따라, 전하의 축적을 방지할 수 있게 되어 소자의 신뢰성을 향상시킬수 있다.
또한, 본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (24)
- 상부에 필드 산화막이 형성된 제1전도형 반도체 기판; 상기 필드 산화막 한 측의 상기 기판 상에 형성된 게이트 절연막, 게이트와 상기 게이트 양 측의 기판에 형성된 제2전도형 소오스/드레인 영역을 구비한 트랜지스터; 상기 필드 산화막의 다른 측 기판에 형성된 제1전도형 정전하 방전용 불순물 영역; 상기 기판 전면에 형성되고 상기 게이트와 상기 불순물 영역 상에 형성된 제1 및 제2 콘택홀을 구비함과 더불어 상기 필드 산화막 상에 형성된 소정 깊이의 트렌치를 구비한 제1절연막; 상기 트렌치에 매립된 제2전도형의 정전하 방전용 도전막 패턴; 상기 제1절연막 및 도전막 패턴 상에 형성되고 상기 제1 및 제2콘택홀을 공유함과 더불어 상기 도전막 패턴 상에 형성된 제3콘택홀을 구비한 제2절연막; 및, 상기 제1 내지 제3콘택홀을 통하여 상기 게이트와 상기 불순물 영역 및 도전막 패턴과 각각 콘택됨과 더불어 상기 제2절연막 상에서 서로 절연된 제1 및 제2배선층을 포함하는 것을 특징으로 하는 정전하 방전 반도체 소자.
- 제1항에 있어서, 상기 트렌치의 깊이는 1,000 내지 5,000Å인 것을 특징으로 하는 정전하 방전 반도체 소자.
- 제1항에 있어서, 상기 트렌치는 상기 필드 산화막과 동일한 패턴인 것을 특징으로 하는 정전하 방전 반도체 소자.
- 제1항에 있어서, 상기 도전막은 폴리실리콘막인 것을 특징으로 하는 정전하 방전 반도체 소자.
- 제1항에 있어서, 상기 도전막은 비정질 실리콘막인 것을 특징으로 하는 정전하 방전 반도체 소자.
- 제1항에 있어서, 상기 도전막 패턴은 상기 제2배선층을 통하여 상기 불순물 영역과 서로 전기적으로 접속하는 것을 특징으로 하는 정전하 방전 반도체 소자.
- 제1항에 있어서 상기 제1절연막은 TEOS막 또는 BPSG막 또는 TEOS막과 BPSG막의 복합막 중 선택된 막인 것을 특징으로 하는 정전하 방전 반도체 소자.
- 제1항에 있어서, 상기 제2절연막의 두께는 500 내지 2,000Å인 것을 특징으로 하는 정전하 방전 반도체 소자.
- 제8항에 있어서, 상기 제2절연막은 TEOS막 또는 BPSG막 중 선택된 막인 것을 특징으로 하는 정전하 방전 반도체 소자.
- 제1항에 있어서, 상기 제1전도형은 n형이고 상기 제2전도형은 p형인 것을 특징으로 하는 정전하 방전 반도체 소자.
- 제1항에 있어서, 상기 제1전도형은 p형이고, 상기 제2전도형은 n형인 것을 특징으로 하는 정전하 방전 반도체 소자.
- 제1전도형 반도체 기판 상에 필드 산화막을 형성하는 단계; 상기 필드 산화막 일 측의 상기 기판 상에 게이트 절연막 및 게이트를 형성하고, 상기 게이트 양 측의 기판에 제2전도형 소오스/드레인 영역을 형성하여 트랜지스터를 형성하는 단계; 상기 필드 산화막 다른 측의 기판에 제1전도형 정전하 방전용 불순물 영역을 형성하는 단계; 상기 기판 전면에 제1절연막을 형성하는 단계; 상기 필드 산화막 상의 제1절연막을 소정 깊이로 식각하여 트렌치를 형성하는 단계; 상기 트렌치에 매립된 제2전도형 정전하 방전용 도전막 패턴을 형성하는 단계; 상기 도전막 패턴 및 상기 제1절연막 상에 제2절연막을 형성하는 단계; 상기 게이트 및 불순물 영역과 상기 도전막 패턴을 소정 부분 노출시켜 제1 내지 제3콘택홀을 각각 형성하는 단계; 및, 상기 제1 내지 제3콘택홀을 통하여 상기 게이트와 상기 불순물 영역 및 상기 도전막 패턴과 각각 콘택함과 더불어 상기 제2절연막 상에서 서로 절연되도록 제1 및 제2배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 정전하 방전 반도체 소자의 제조방법.
- 제12항에 있어서, 상기 제1절연막은 TEOS막 또는 BPSG막 또는 TEOS막과 BPSG막의 복합막 중 선택된 막인 것을 특징으로 하는 정전하 방전 반도체 소자의 제조방법.
- 제12항에 있어서, 상기 트렌치는 1,000 내지 5,000Å의 깊이를 형성하는 것을 특징으로 하는 정전하 방전 반도체 소자의 제조방법.
- 제12항에 있어서, 상기 트렌치는 상기 필드 산화막과 동일한 패턴으로 형성하는 것을 특징으로 하는 정전하 방전 반도체 소자의 제조방법.
- 제12항에 있어서, 상기 도전막 패턴을 형성하는 단계는 상기 트렌치에 매립하도록 상기 제1절연막 상에 제2전도형 도전막을 형성하는 단계; 및, 상기 도전막을 상기 제1절연막이 노출되도록 에치백하는 단계를 포함하는 것을 특징으로 하는 정전하 방전 반도체 소자의 제조방법.
- 제16항에 있어서, 상기 도전막은 폴리실리콘막인 것을 특징으로 하는 정전하 방전 반도체 소자의 제조방법.
- 제16항에 있어서, 상기 도전막은 비정질 실리콘막인 것을 특징으로 하는 정전하 방전 반도체 소자의 제조방법.
- 제16항에 있어서, 상기 에치백은 화학 기계 연마 기술로 실시하는 것을 특징으로 하는 정전하 방전 반도체 소자의 제조방법.
- 제12항에 있어서, 상기 제2절연막의 두께는 500 내지 2,000Å인 것을 특징으로 하는 정전하 방전 반도체 소자의 제조방법.
- 제20항에 있어서, 상기 제2절연막은 TEOS막 또는 BPSG막 중 선택된 막인 것을 특징으로 하는 정전하 방전 반도체 소자의 제조방법.
- 제12항에 있어서, 상기 제2배선층은 상기 도전막 패턴과 상기 불순물 영역이 서로 접속하도록 형성하는 것을 특징으로 하는 정전하 방전 반도체 소자의 제조방법.
- 제12항에 있어서, 상기 제1전도형은 n형이고, 상기 제2전도형은 p형인 것을 특징으로 하는 정전하 방전 반도체 소자의 제조방법.
- 제12항에 있어서, 상기 제1전도형은 p형이고, 상기 제2전도형은 n형인 것을 특징으로 하는 정전하 방전 반도체 소자의 제조방법.
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