KR910007099B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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가부시키가이샤 도시바
아오이 죠이치
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다케다이 마사다카
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Abstract

내용 없음.

Description

반도체장치의 제조방법
제1a~1c도는 반도체장치에 대한 종래의 제조방법을 설명하기 위한 단면도.
제2a~2h도는 본 발명의 제1실시예에 따른 반도체장치의 제조방법을 설명하기 위한 단면도.
제3a~3h도는 본 발명의 제2실시예에 따른 반도체장치의 제조방법을 설명하기 위한 단면도.
제4a~4h도는 본 발명의 제3실시예에 따른 반도체장치의 제조방법을 설명하기 위한 단면도.
제5a~5h도는 본 발명의 제4실시예에 따른 반도체장치의 제조방법을 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
18 : 반도체 기판 19 : 소자분리영역
20 : 소자영역 21 : 불순물층
22 : CVD-SiO2절연층 23 : 접점구멍
24 : 폴리실리콘층 25 : 산화막
26 : 폴리실리콘층 27 : 배선층
28 : 실리사이드층
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 미세화된 반도체집적회로장치에 있어서, 반도체 기판(고농도불순물층)과 배선층 사이의 접점부 또는 배선층과 그 위의 배선층 사이의 접점부를 형성하는 반도체장치의 제조방법에 관한 것이다.
일반적으로, 반도체집적회로장치에 있어서, 고농도불순물층인 반도체기판과 배선사이에 접점부를 형성하는 경우에는 제1a~1c도에 도시된 공정이 이용된다. 즉, 우선 제1a도에 도시된 바와 같이 소자 분리기술에 의해 실리콘기판(11)의 주표면에 소자분리영역을 선택적으로 형성시켜 주고, 이어 상기 소자분리영역(12)을 마스크로 하여 실리콘기판(11) 중에 불순물을 이온주입시켜 줌으로써 고농도불순물층(13)을 형성시켜 주게 되는바, 이러한 고농도불순물확산층(13)을 형성시켜 주기 위한 불순물로서는, 실리콘기판(11)이 p형인 경우에는 M형 불순물(donor)이, M형인 경우에는 p형불순물(acceptor)을 사용하게 된다. 다음에는 그 전면에 CVD-SiO2막(14)을 형성시켜 준 다음 사진식각법으로 이 CVD-SiO2막(14)에 접점구멍(15)을 형성시켜 줌으로써 제1b도와 같은 구조를 만들어 주고, 그 전면에 AI-Si층을 스퍼터링법으로 형성시켜 주고 나서 사진식각법으로 배선층(16)을 형성시킨 다음, 그 전면에다 패시베이션층(17)을 형성시켜 배선공정을 완료하게 되면 제1c도와 같은 구조가 형성되게 된다
그러나 상기와 같은 접점부 형성방법은 접점부의 전기적 특성 및 신뢰성등에 있어 다음과 같은 여러 가지 문제점을 갖고 있다.
(1) 접점크기가 미세화됨에 따라 접점저항이 접점면적에 반비례하여 증가하게 된다. 또 상기 배선층(16)의 재료로 Al-Si를 쓸 경우, 실리콘기판(11)의 결정결함을 회복하기 위한 열처리공정(450℃정도)에 있어서 Al-Si중 Si원자가 실리콘기판(11)과 배선층(16) 사이의 경계면에 석출됨으로써 실질적인 접점면적이 감소되게 된다. 이러한 결정결함은, 예컨대 상기 고농도불순물층(13)을 형성하기 위해 이온을 주입할 때, 또는 도시되지는 않았으나 주변의 반도체소자를 형성하기 위해 불순물의 이온을 주입할 때 일어나는 것을 피하기 어렵기 때문에, 이 결정결합을 회복시켜 주기 위해서는 상기 열처리공정이 반드시 필요하게 되고 그 때문에 접점저항이 증가하게 된다고 하는 문제가 일어나게 되는데, 이러한 접점저항은 특히 접점면적이 1㎛2이하에서 현저하게 증가된다. 또 배선층(16)의 알미늄이 실리콘기판(11)중의 Si원자를 빨아들이게 되어 기판(11)과 불순물층(13)의 PN접합이 파괴되는 일도 있다.
(2) 접점크기가 미세화됨에 따라 배선층(Al-Si층)(16)의 피복율이 떨어지게 되고 접점부의 배선층(16) 평탄도가 너무 낮아져 단선되기 쉽다. 또, 제1c도에 도시된 바와 같이 배선층(16)이 접점구멍(15)의 측벽부(16A,16B)에서 박막화가 일어나게 되는바, 이러한 배선층(16)의 박막화는 단선 및 전류밀도의 증가에 의한 전자이동의 원인이 됨으로써 신뢰도를 저하시키고, 마찬가지로, 배선피복율이 떨어지게 되면 배선층(16)을 형성시켜줄 때 접점구멍(15)내에 공동이 생겨날 수도 있다. 또 이러한 배선층(16)위에 절연막을 형성시켜 제2배선층을 형성시켜 줄 경우에는 배선층 사이의 절연성이 문제가 되는바, 즉 상기 공동이 발생되는 것과 온도에 의한 스트레스등에 의해 상기 배선층(16)과 제2배선층과의 사이에 균열이 발생될 수가 있고, 또 상기 공동내에 잔류된 수분에 의해 배선층(16)이 부식되어져 배선불량이 생길 위험도 있게 된다.
(3) 디바이스의 고집적화가 진행됨에 따라 배선층(16)의 두께가 전체적으로 얇아지고 있는 바, 그렇기는 하나 배선층의 박막화는 상기한 바와 같이 전류밀도의 증가를 가져와 스트레스 및 전자이동등의 단점이 있게 되고, 신뢰성의 면에서 볼 때 좋지 않게 된다.
이상과 같은 문제는 미세화된 반도체집적회로장치에 있어서 배선층과 이 배선층위의 배선층 사이에 접점부를 형성시켜 줄 때도 마찬가지로 일어나게 된다. 단, 이 경우에는 Si원자가 실리콘기판과 배선층의 경계면에서 석출되어 접점면적이 감소되게 된다거나, 또는 배선층의 알미늄이 실리콘층의 Si원자를 빨아들이게 되어 PN접합이 파괴된다고 하는 문제는 일어나지 않는다.
따라서 본 발명은 접점부가 미세화되어도 전기적 특성 및 신뢰성이 떨어지지 않는 반도체장치의 제조방법을 제공함에 그 목적이 있다.
본 발명의 일실시예를 들어보면, 반도체기판에다 제1전도층을 형성시켜주는 공정과, 상기 제1도전층 위에다 제1절연층을 형성시켜 주는 공정, 상기 제1절연층에서 제1도전층 위에다 접점구멍을 뚫어주는 공정, 상기 접점구멍이 뚫려진 제1절연층 위에다 반도체층을 형성시켜 주는 공정, 상기 반도체층위에 제2절연층을 형성시켜 주는 공정, 상기 제2절연층위에 평탄화막을 형성시켜 주는 공정, 이방성 에칭을 행해서 상기 평탄화막을 제거해주면서 상기 접점구멍내에 남아있는 평탄화막으로 상기 접점구멍을 채워주는 공정, 상기 이방성 에칭에 의해 노출된 상기 제2절연층을 제거해 주는 공정, 전면에 제2도전층을 형성시켜 주는 공정 및, 상기 제2도전층과 상기 반도체층을 패터닝해서 적층구조의 배선층을 형성해 주는 공정으로 구성되어져 있다.
이러한 제조방법에 의하면, 금속배선층이 접점구멍의 측벽부에 형성되지 않게 됨으로 배선층의 박막화에 의한 단선 및 전하이동의 발생을 억제해 줄 수가 있다. 또 접점구멍을 평탄화막으로 채워주게 됨으로써 평탄한 금속배선층이 형성될 수가 있고, 금속배선층에 가해지는 스트레스를 감소시켜 줄 수도 있게 됨에 따라, 접점부의 전기적 특성 및 신뢰성이 크게 향상될 수가 있다.
제2a~2h도는 본 발명의 제1실시예에 따른 반도체집적회로장치에 있어서 접점부의 제조공정을 순차적으로 나타낸 것이다. 우선 제2a도에서 반도체기판인 예컨대 비저항이 1∼2Ω.cm인 p형 실리콘기판(면방위 100)(18)의 표면위에 소자분리영역(19)을 선택적으로 형성시켜줌으로써 소자영역(20)이 설정되고, 이어 상기 소자분리영역(19)을 마스크로 하여 상기 소자영역(20)에서의 실리콘기판(18) 표면영역에 N형 불순물인 예컨대 비소(As)를 가속전압 50KeV, 도우즈량 5×1015cm-2조건으로 이온주입해 줌으로써 고농도 불순물층(21)이 형성되게 된다. 이어 그 전면에 CVD-SiO2절연층(22)을 퇴적시켜 주는 바, CVD-SiO2절연층(22)을 퇴적시켜 주는 바, 이 CVD-SiO2막(22) 위에는 포토레지스트가 도포되고, 이 포토레지스트가 사진식각법에 의해 패터닝되며, 이 포토레지스트 패턴을 마스크로 해서 이방성드라이에칭해 줌으로써, 상기 CVD-SiO2막(22)에 접점구멍(23)이 뚫혀지게 된다(제2b도 참조). 이어 그 전면에 폴리실리콘층(24)을 100Å정도 퇴적형성시켜 주고, 이 폴리실리콘층(24)에 비소(As) 또는 브론(B)이 가속전압 50KeV, 도스량 5×1015cm-2의 조건으로 이온주입시켜 주게 되면, 바, 이 이온주입으로, 실리콘 기판(8)과 폴리실리콘층(24)의 경계면에 형성된 불필요한 막인 예컨대 열산화막이 파괴됨과 더불어 폴리실리콘층(24)의 저항이 낮아지게 된다(제2c도 참조).
다음에는 상기 폴리실리콘층(24)을 열산화시켜 그 표면에 산화막(25)을 형성시켜 주고(제2d도 참조), 이어 제2e도에 도시된 바와 같이 평탄화막으로 된 예컨대 폴리실리콘층(26)을 LPCVD법으로 6000Å정도 퇴적형성시켜 주고 나서 이 폴리실리콘층(26)을 이방성드라이에칭(RID)방법으로 의해 제기해 주는 바, 이 이방성드라이에칭시에 상기 열산화막(25)이 스토퍼로 되어 평탄부분에서의 에칭을 차단시켜 줌으로써 접점구멍(23)내에 폴리실리콘층(26)이 남겨지게 된다(제2f도 참조).
다음에는 상기 폴리실리콘층(24)과 그에 따라 형성된 알미늄을 함유하는 배선층을 접촉시켜 주기 위해 NH4F를 이용해서 상기 산화막(25)을 에칭시켜 주면, 불순물(24)위에 노출되어 있는 산화막(25)이 제거되게 된다(제2g도 참조).
이어, 그 전면에 Al-Si층(또는 알미늄층)을 스퍼터링법으로 형성시켜 준 다음, 포토레지스트를 이용한 사진식각법으로 상기 Al-Si층(또는 알미늄층)을 패터닝해 줌으로써 배선층(27)이 형성되는 바, 이때 상기 소자분리영역(19)위에 형성되어져 있는 폴리실리콘층(24)도 상기 배선층과 같은 패턴으로 패터닝되게 됨으로써(제2h도 참조), 이렇게 패터닝되어진 폴리실리콘층(24)과 상기 배선층(Al-Si층)(27)과의 적층구조막(29-1)이 배선층으로 작용하게 된다.
이러한 제조방법에 의하면, Al-Si배선층(27)과 실리콘기판(18)이 직접 접촉되지 않게 되므로 Al-Si배선층(27)에서 Si원자가 실리콘기판(18)과 폴리실리콘층(24)의 경계면에서 석출되는 일이 없어지게 되고, 그에 따라 접점저항이 증가되지 않게 된다. 또 실리콘기판(18)과 폴리실리콘층(24)의 경계면에서 석출되는 일이 없어지게 되고, 그에 따라 접점저항이 증가되지 않게 된다. 또 실리콘(18)에는 알미늄보다 실리콘과의 밀착성이 높은 폴리실리콘층(24)이 접해지게 되므로 접점저항이 더 낮춰질 수가 있게 된다. 또 폴리실리콘층(24)위로부터 불순물이 도핑되어 짐으로써, 접점구멍(23)이 고농도불순물층(21)에 대해 다소 어긋나게 형성되는 경우에는, 이 폴리실리콘층(24)을 확산원으로 해서 실리콘기판(18)의 표면영역에 자기배열(self alignment)로 불순물확산층을 형성시켜 줄 수가 있게 되고, 그 때문에 접점구멍(23)이 형성될 때 마스크 오차가 생겨도 배선층(29-1)과 불순물층(21)이 확실하게 접속되어질 수 있게 된다.
더욱이 실리콘기판(18)으로부터 Al-Si배선층(27)중에서 Si원자가 확산되지 않게 되므로, 기판(18)과 불순물층(21)과의 PN접합이 파괴되는 일도 없어지게 되고, 접점구멍(23)의 측벽부에 Al-Si배선층(27)이 형성되지 않으며, LPCVD법으로 형성시켜진 폴리실리콘층(26)이 CVD-SiO2절연층(22) 위에서와 거의 같은 두께로 측벽부에도 형성되게 되므로서 측벽부가 얇아지지 않기 때문에, 단선 및 전자이동 현상이 일어나는 것을 억제해 줄 수가 있게 된다. 게다가 접점구멍(23)이 폴리실리콘층(26)으로 채워져 평탄화시켜지기 때문에 Al-Si층(27)의 평탄성이 양호해지게 되고, 그에 따라 이 Al-Si층(27)의 두께가 얇아져도 단선될 염려가 없어지게 되며, 전류밀도의 증가에 의한 전자이동등도 일어나기 어렵게 되는 바, 이는 반도체집적회로장치의 접점부의 신뢰성 면에서 볼때도 바람직한 것이다. 또한 접점구멍(23)내에 공동이 발생하는 현상도 없어지게 되므로, 상기 배선층(29-1)위에 절연막을 형성시켜 주고 나서 이 절연막위에다 제2배선층을 형성시켜 주게 되는 경우에도 이들 제1층배선과 제2층배선간의 절연성이 향상되게 된다.
이와 같이, 본 발명은 제조방법에 따르면, 반도체장치가 미세화되어도 전기적인 특성이나 신뢰성이 저하되지 않는 접점부가 형성되게 된다.
제3a~3h도는 본 발명의 제2실시예에 따른 반도체집적회로장치에 있어서 접점부의 제조공정을 순차적으로 나타낸 것이다. 이 제2실시예에는, 상기 제1실시예에 도시된 고농도불순물층(21)과 금속배선층(Al-Si층 또는 알미늄층)(27)의 접점부에 덧붙여 소자분리영역(19)위에 형성된 배선층과 이 배선층위에 금속배선층간의 접점부를 형성시켜 주는 방법이 나타내어져 있다. 먼저 제3a도에 도시된 바와 같이 비저항이 1Ω.cm인 p형 실리콘기판(면방위 100)(18)의 주표면위에 소자분리영역(19)을 선택적으로 형성시킨 다음, 이 소자분리영역(19)을 마스크로 해서 이 소자분리영역(19)에서 분리되어진 소자영역(20)의 실리콘기판(18) 표면영역에 예컨대, 비소(As)가 가속전압 50KeV, 도스량 5×1015cm-2의 조건으로 이온주입시켜 고농도불순물층(21)을 형성시킨다. 그리고 상기 소자분리영역(19)위에 폴리실리콘층을 형성시킨 다음 사진식각법을 써서 패터닝해 줌으로써 폴리실리콘배선층(30)을 형성시킨다.
다음에는 제3b도에 도시된 바와 같이 그 전면에 CVD-SiO2절연층(22)을 퇴적형성시킨 다음 이 CVD-SiO2절연층(22) 위에다 포토레지스트를 도포시키고 나서, 사진식각법으로 상기 포토레지스트를 패터닝해 준 뒤 이 포토레지스트 패턴을 마스크로 해서 이방성드라이에칭을 해 줌으로써, 상기 CVD-SiO2막(22)의 불순물층(21)위 및 상기 폴리실리콘배선층(30)위에 각각 접점구멍(23-1,23-2)을 뚫어주게 된다. 그 뒤 제3c도에 도시된 바와 같이 전면에 폴리실리콘층(24)을 1000Å정도 퇴적형성시켜 주는데, 이 폴리실리콘층(24)에는 비소(As) 또는 브론(B)을 가속전압 50KeV, 도스량 5×1015cm-2조건으로 이온주입해 주게 되면, 이 이온주입에 의해 실리콘기판(18)과 폴리실리콘층(24)의 경계면에 불필요한 막 및 상기 배선층(30)의 표면에 형성되는 불필요한 막, 예컨대 열산화막이 파괴됨과 아울러 폴리실리콘층(24)의 저항이 낮아지게 된다.
이어, 상기 폴리실리콘층(24)을 열산화시켜 그 표면에 열산화막(25)을 형성시켜 주고(제3d도 참조), 제3e도에 도시된 바와 같이 그 전면에 평탄화막으로서 예컨대 폴리실리콘층(26)이 LPCVD법으로 6000Å정도 퇴적형성시켜 준 다음 이 폴리실리콘층(26)을 이방성드라이에칭(RIE)으로 제거해 주는 바, 이렇게 이방성드라이에칭을 해줄 때 상기 열산화막(25)이 스토퍼로 작용하게 됨으로써 평탄부분에서는 에칭이 정지되어 접점구멍(23-1, 23-2)내에 폴리실리콘층(26-1, 26-2)이 남게 된다(제3f도 참조). 이어 상기 폴리실리콘층(24)과 그로부터 형성된 알미늄을 함유하는 배선층을 접촉시켜 주기 위해 NH4F를 써서 에칭을 행하게 되면 노출되어 있는 산화막(25)이 제거되게 된다(제3g도 참조).
다음 상기 구조물의 전면에 알미늄층 또는 Al-Si층을 스퍼터링법으로 형성시켜 주고 나서 포토레지스트를 쓴 사진식각법으로 상기 알미늄층 또는 Al-Si층을 패터닝해 주면 배선층(27-1, 27-2)이 형성된다. 이어 상기 CVD-SiO2절연층(22)위에 형성되어져 폴리실리콘층(24)도 상기 배선층(27-1, 27-2)과 같은 패턴으로 에칭해 준다(제3h도 참조). 이렇게 되면 상기 배선층(27-1)과 폴리실리콘층(24-1)의 적층구조막(29-1A) 및 상기 배선층(27-2)과 폴리실리콘층(24-2)의 적층구조막(29-1B)이 각각 배선층으로 작용하게 되는 것이다.
이러한 제조방법에 의하면, 고농도불순물층(21)과 급속배선층(27-1)의 접점부에서 상기 제1실시예와 같은 효과를 얻을 수 있게 되고, 또 소자분리영역(19)위에 형성된 폴리실리콘배선층(30)과 금속배선층(27-2)의 접점부에서 실리콘층과 알미늄을 함유한 배선층의 접속에 따른 문제가 없어지게 되므로, 그에 관한 효과는 얻을 수 없으나 기본적으로는 동일한 효과가 얻어지게 되며, 그에 따라 반도체장치가 미세화되어도 전기적 특성 및 신뢰성이 저하되지 않는 접점부가 형성되게 된다. 또, 접점구멍의 깊이가 다른 접점이 형성시켜지는 경우에도 동일한 제조공정으로 평탄화시켜 줄 수 있게 되는 새로운 효과도 얻을 수 있게 된다..
이 제2실시예에서는 하층배선층(30)이 폴리실리콘인 경우를 예로 들어 설명하였으나, 이를 알미늄 및 Al-Si등의 도전층으로 해도 같은 효과를 얻을 수 있다.
제4a~4h도는 본 발명의 제3실시예를 나타낸 것으로, 상기 제2a~2h도에 있어서 폴리실리콘층(24)과 열산화막(25) 사이에 실리사이드막, 예컨대 MoSi막을 형성시켜 주도록 된 것인바, 제4a~4h도에서 상기 제2a~2h도와 같은 부분에는 같은 부호가 부여되고, 폴리실리콘층(24)을 형성하기까지의 제4a, 4b도에 도시된 공정까지는 상기 제2a~2c 공정과 같다. 다음 제4c도에 도시된 바와 같이, 상기 폴리실리콘층(24)위에 막두께 200Å정도의 MoSi로 된 실리사이드층(28)을 스퍼터링법으로 형성시킨 다음 이 실리사이드층(28)을 산화시켜주고 나서 이 실리사이드층(28) 위에다 두께 1000Å의 열 산화막(25)을 형성시켜 준다(제4d도 참조). 다음에는 LPCVD법으로 그 전면에 폴리실리콘층(26)을 예컨대 막두께 6000Å정도의 퇴적형성시켜준 다음(제4e도 참조), 이 폴리실리콘층(26)을 이방성드라이에칭으로 제거시켜 산화막(25)이 노출되도록 해주면 접점구멍(23) 내에만 폴리실리콘층(26)이 남아 그 접점구멍(23)이 채워지게 된다(제4f도 참조). 실리사이드층(28)위의 산화막(25)을 에칭으로 제거해서 노출되어진 실리사이드층(28)위에다 예컨대 스퍼터링으로 Al-Si배선층(또는 알미늄층)(27)을 4000Å정도 형성시켜 주고(제4g도 참조), 이 구조물 전면에 포토레지스트를 도포해서 사진식각법으로 패터닝해 준 다음, 이 포토레지스트 패턴을 마스크로 해서 이방성드라이에칭해 줌으로써, Al-Si배선층(27)/실리사이드층(28)/폴리실리콘층(24)의 적층구조막으로 된 배선층(29-2)이 이루어진 반도체집적회로 장치의 접점부가 완성되게 된다.
이러한 제조방법에 따르면, 기본적으로 상기 제2a~4h도의 제조방법으로 형성된 접점부와 같은 효과가 얻어지게 되고, 특히 접점구멍(23)위를 제외한 부분에 MoSi로 된 실리사이드층(28)위에 Al-Si배선층(27)이 형성되게 되므로, 실리콘기판 및 폴리실리콘층 위에 Al-Si배선층(27)을 형성하는 경우에 비해 알미늄의 결정을 세밀하게 해줄 수가 있게 되고, 또 Al-Si배선층(27)의 스트레스를 낮춰줄 수가 있기 때문에, 전자이동을 줄여 줄 수가 있게 된다.
한편, Al-Si층(또는 알루미늄층) 아래에 실리사이드층 및 폴리실리콘층(24)이 끼워지게 되는 바, 이러한 층은 전자이동에 강하기 때문에 전체적으로 전자이동에 대한 내성을 향상시킬 수 있어서, 제품의 신뢰성을 향상시켜 줄 수가 있게 된다.
또, 이 실시예에서는 실리사이드막으로서 MoSi로 된 실리사이드층(28)을 사용하는 경우를 들어 설명하였으나, 다른 실리사이드로서 예컨대 WSi, TiSi, PtSi등을 사용해서도 동일한 효과를 얻을 수가 있다.
제5a~5h도는 본 발명의 제4실시예를나타낸 것으로, 제3a~3h도에 있어서 폴리실리콘층(24)과 열산화막(25) 사이에 실리사이드막인 예컨대 MoSi막을 형성시켜 주도록 된 것인바, 제5a~5h도에서 상기 제3a~3h도와 동일부분에 대해서는 동일부호가 붙여졌고, 폴리실리콘층(24)을 형성시켜 주게 되는 제5a, 5b도에 도시된 공정 또한 상기 제3a~3c도와 같다. 이러한 공정 후에 상기 폴리실리콘층(24)위에 막두께 200Å정도의 실리사이드층(28)을 스퍼터링법으로 형성시켜 줌으로써 제5c도에 도시된 바와 같이 되고, 이어 상기 실리사이드층(28)을 열산화시켜 상기 실리사이드층(28) 위에 막두께 1000Å의 산화막(25)을 형성시켜 준다(제5d도 참조). 다음에는 LPCVD법으로 전면에다 폴리실리콘층(26)을 예컨대 막두께 6000Å정도의 퇴적형성시켜며(제5f도 참조), 이 폴리실리콘층(26)을 이방성드라이에칭으로 에치백시켜 산화막(25)을 노출시켜 주게 되는 바, 이때 접점구멍(23-1,23-2)내에 폴리실리콘층(26-1,26-2)이 남겨져 이 접점구멍(23)을 채우게 된다(제5f도 참조). 이어 상기 실리사이드층(28)위에 산화막(25)을 에칭으로 제거시켜 주면 실리사이드층(28)이 노출되는데 이 실리사이드층(28)위에다 예컨대 스퍼터링법으로 Al-Si배선층(또는 알미늄층)(27)을 4000Å정도 형성시켜 주고(제5g도 참조). 그리고 이 구조물 전면에 포토레지스트를 도포시켜 사진식각법으로 패터닝한 다음 이 포토레지스트패턴을 마스크로 해서 이방성드라이에칭해 주게 되면 Al-Si배선층(27-1)/실리사이드층(28-1)/폴리실리콘층(24-1)의 적층구조막으로 된 배선층(29-2A) 및 Al-Si배선층(27-2)/실리사이드층(28-2)/폴리실리콘층(24-2)의 적층구조막으로 된 배선층(29-2B)이 이루어지게 된다.
이러한 제조방법에 의하면, 상기 제2도의 실시예에 의해 형성된 접점부와 같은 효과가 얻을 수 있게 되고, 또 상기 제3실시예에서 설명된 바와 같이 접점구멍(23-1,23-2)위를 제외한 부분에는 실리사이드층(28-1,28-2)위에 Al-Si층(27-1,27-2)이 형성되어져 스트레스 및 전자이동등을 줄여줌으로써 제품의 신뢰성을 보다 향상시켜줄 수가 있게 되는 것이다.
한편 상기 제1 내지 제4실시예에서는 고농도불순물층(21)을 N형으로 형성시켜 주도록 되어 있으나, 실리콘기판(18)이 N형일 경우에는 p형의 고농도 불순물층을 형성시켜 주면 되는바, 이때 폴리실리콘층(24)에서 채택된 불순물도 상기 p형 고농도불순물층과 같은 도전형 즉 p형 불순물을 채택해야 할 필요가 있다. 그리고 이 제조방법은 COMS 반도체장치에도 적용될 수 있음은 물론이다.

Claims (20)

  1. 반도체기판(18)에 제1도전층을 형성시켜 주는 공정과, 이 제1도전층위에 제1절연층을 형성시켜 주는 공정, 이 제1절연층에다 상기 제1도전층위로 접점구멍(23)을 뚫어주는 공정, 상기 접점구멍(23)이 뚫려진 상기 제1절연층(22)위에 반도체층을 형성시켜 주는 공정, 이 반도체층위에 제2절연층을 형성시켜 주는 공정, 이 제2절연층위에 평탄화막을 형성시켜 주는 공정, 이방성에칭으로 상기 평탄화막을 제거함으로서 상기 접점구멍(23)내에 남겨진 평탄화막 부분에 의해 상기 접점구멍(23)이 채워지도록 해주는 공정, 상기 이방성에칭에 의해 노출되어진 제2절연층을 제거해 주는 공정, 상기 구조물의 전면에 제2도전층을 형성시켜 주는 공정 및, 이 제2도전층 및 상기 반도체층을 패터닝해서 적층구조의 배선층을 형성시켜 주는 공정으로 구성된 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 반도체층을 형성시켜 준 뒤에 이 반도체층위에 실리사이드층(28)을 형성시켜 주는 공정이 포함되어 이 공정에서 형성된 이 실리사이드층(28)위에 상기 제2절연층을 형성시켜 주도록 된 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제2항에 있어서, 상기 실리사이드층(28)이 실리콘과 고융점금속의 화합물로 된 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제1항에 있어서, 상기 제1도전층이 상기 반도체기판(18)의 표면영역중에 형성되면서 반도체기판(18)과 반대되는 도전형으로 된 불순물층(21)으로 된 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제1항에 있어서, 상기 반도체기판(18)위에 절연층으로 소자분리영역(19)을 형성시켜 주는 공정이 포함되면서, 상기 제2도전층이 이 절연층위에 형성되는 폴리실리콘층(30)으로 된 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제1항에 있어서, 상기 반도체층이 상기 반도체기판(18)과 같은 도전형으로 된 불순물을 함유하는 폴리실리콘층(24)으로 된 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제1항에 있어서, 상기 평탄화막이 폴리실리콘층(26)으로 된 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제1항에 있어서, 상기 제2전도층이 알미늄을 함유한 금속배선층(27)으로 된 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제1도전형의 반도체기판(18) 주표면에 소자분리영역(19)을 형성시켜 주는 공정과, 이 소자분리영역(19)에서 분리된 소자영역 및 상기 반도체기판(18)의 표면영역에 제2도전형 불순물층(21)을 형성시켜 주는 공정, 이 구조물 전면에 제1절연층을 형성시켜 주는 공정, 이 제1절연층에다 상기 불순물층(21)위로 접점구멍(23)을 뚫어주는 공정, 이 접점구멍(23)이 뚫려진 제1절연층위에 반도체층을 형성시켜 주는 공정, 이 반도체층위에 제2절연층을 형성시켜 주는 공정, 이 제2절연층위의 전면에 평탄화막을 형성시켜 주는 공정, 이방성에칭으로 상기 평탄화막을 제거해줌으로서 상기 접점구멍(23)내에 남아 있는 평탄막에 의해 상기 접점구멍(23)이 채워지도록 해주는 공정, 상기 이방성에칭에 의해 노출되어진 제2절연층을 제거해 주는 공정, 이 구조물 전면에 도전층을 형성시켜 주는 공정, 상기 도전층 및 상기 반도체층을 패터닝해서 배선층을 형성시켜 주는 공정으로 구성된 반도체장치의 제조방법.
  10. 제9항에 있어서, 상기 반도체층을 형성시켜 주는 공정뒤에 이 공정에서 형성된 이 반도체층위에다 실리사이드층(28)을 형성시켜 주는 공정이 포함되면서, 이 공정에서 형성된 실리사이드층(28)위에 제2절연층을 형성시켜 주도록 된 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제10항에 있어서, 상기 실리사이드층(28)이 실리콘과 고융점금속의 화합물로 된 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제9항에 있어서, 상기 반도체층이 폴리실리콘층(24)으로 된 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제9항에 있어서, 상기 평탄화막이 폴리실리콘층(24)으로 된 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제9항에 있어서, 상기 도전층이 알미늄을 함유한 금속배선층(27)으로 된 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제1절연층(19)위에 제1도전층을 형성시켜 주는 공정과, 그 전면에 제2절연층을 형성시켜 주는 공정, 이 제2절연층에다 상기 제1도전층위로 접점구멍(23-2)을 뚫어주는 공정, 이 접점구멍(23-2)이 뚫려진 제2절연층 위에 반도체층을 형성시켜 주는 공정, 이 반도체층위에 제3절연층을 형성시켜 주는 공정, 이 제3절연층위의 전면에 평탄화막을 형성시켜 주는 공정, 이방성에칭으로 상기 평탄화막을 제거해줌으로서 상기 접점구멍(23-2)내에 남아 있는 평탄화막에 의해 상기 접점구멍(23-2)이 채워지도록 해주는 공정, 상기 이방성에칭에 의해 노출되어진 제3절연층을 제거해 주는 공정, 이 구조물 전면에 제2도전층을 형성시켜 주는 공정 및 상기 제2도전층 및 상기 반도체층을 패터닝해서 적층구조의 배선층을 형성시켜 주는 공정으로 구성된 반도체장치의 제조방법.
  16. 제15항에 있어서, 상기 반도체층을 형성시켜 주는 공정뒤에 이 공정에서 형성된 반도체위에다 실리사이드층(28)을 형성시켜 주는 공정이 포함되면서 이 공정에서 형성된 실리사이드층(28)위에 상기 제3절연층을 형성시켜 주도록 된 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제16항에 있어서, 상기 실리사이드층(28)이 실리콘과 고융점금속의 화합물로 된 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제15항에 있어서, 상기 반도체층이 불순물을 함유한 폴리실리콘층(24)으로 된 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제15항에 있어서, 상기 평탄화막이 폴리실리콘층(26)으로 된 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제15항에 있어서, 상기 제2도전층이 알미늄을 함유하는 금속배선층(27-1)으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
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