KR100262007B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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Abstract

본 발명은 반도체장치의 제조 방법에 관한 것으로서, 반도체기판 상에 불순물영역 및 게이트를 포함하는 트랜지스터를 형성하는 공정과, 상기 반도체기판 상에 상기 게이트를 덮도록 베리어층을 형성하고 상기 베리어층 상에 식각율이 서로 다른 복수의 절연막을 형성하는 공정과, 상기 복수의 절연막 상에 상기 게이트와 대응하는 부분을 노출시키는 마스크 패턴을 형성하고 상기 마스크 패턴을 마스크로 사용하여 상기 복수의 절연막의 상부를 등방성 식각하여 제 1 홀을 형성하는 공정과, 상기 마스크 패턴을 마스크로 사용하여 상기 제 1 홀의 바닥면으로부터 상기 복수의 절연막 및 베리어층을 이방성 식각하여 상기 게이트를 노출시키는 제 2 홀을 형성하는 공정과, 상기 절연막 상에 상기 제 1 및 제 2 홀을 통해 상기 게이트와 전기적으로 연결되는 금속 배선층을 형성하는 공정을 구비한다. 따라서, 본 발명에 따른 반도체장치는 베리어층으로 저온산화막을 형성하여 공정을 간단히 할 수 있는 이점과 하부와 도전층과 연결을 위한 접촉홀의 기울기를 개선하여 금속 배선층의 단차 피복성의 개선을 통한 금속 배선층의 단선을 방지하고 그로 인한 반도체장치의 신뢰성 및 수율을 향상시킬 수 있는 이점이 있다.

Description

반도체장치의 제조 방법
본 발명은 반도체장치의 제조 방법에 관한 것으로서, 특히, 배선층을 형성하기 위한 접촉홀의 형성 방법을 개선하여 배선층의 균일성을 향상시킬 수 있는 반도체장치의 제조 방법에 관한 것이다.
반도체장치가 고집적화됨에 따라 도체와 절연체를 교대로 적층하여 복수의 도체층을 갖도록 하는 다층 배선(Multilayer Interconnection) 형성이 요구되었다. 이러한 요구를 충족시키기 위해 도체 사이의 층간절연막(Inter Layer Dielectric)에 접촉홀(Contact hole)을 형성하여 하부의 도전층을 노출시키고, 하부의 도전층과 상기 접촉홀을 통해서 전기적으로 연결되는 상부의 배선을 형성하여야 한다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 제조 방법을 도시하는 공정도이다.
종래에는 도 1a에 나타낸 바와 같이 반도체기판(11) 상에 LOCOS(LOCal Oxidation of Silicon) 방법과 같은 통상적인 소자격리 방법으로 필드산화막(12)을 형성하여 상기 반도체기판(11)의 활성영역을 한정하고 상기 반도체기판(11)의 활성영역 상의 소정 부분에 게이트산화막(13)을 개재시켜 게이트(14)를 형성한다. 그리고, 상기 게이트(14) 및 필드산화막(12)을 마스크로 사용하여 상기 반도체기판(11)의 활성영역에 상기 반도체기판(11)과 도전형이 다른 불순물을 도핑하여 소오스/드레인 영역으로 사용되는 불순물영역(15)을 형성한다.
그런 다음, 도 1b와 같이 상기 반도체기판(11) 상에 상기 게이트(14)를 덮도록 1500∼2500Å의 HLD(High Temperature Low Pressure Dielectric)층(16)을 형성하고, 상기 HLD층(16) 상에 유리질실리콘에 불순물을 도핑하여 점성을 감소시킨 붕소 인 실리케이트 유리(Boro-Phosphor-Silicate Glass : 이하, BPSG라 칭함) 등을 증착하고 열처리하여 두께가 4500∼5500Å의 평탄한 절연층(17)을 형성한다. 상기에서 HLD층(16)은 상기 절연층(17)의 흐름성을 좋게 하기 위한 열처리 공정시에 상기 절연층(17)의 붕소(B), 또는, 인(P) 등의 불순물이 상기 반도체기판(11) 및 게이트(14)의 내부로 확산되는 것을 방지하기 위한 베리어층(barrier layer)으로 사용되고 상기 베리어층으로 사용되는 HLD층(16) 및 평탄화를 위한 절연층(17)이 층간절연막(18)이 된다.
그리고, 도 1c에 나타낸 바와 같이 상기 층간절연막(18) 상에 포토레지스트(Photoresist : 19)를 도포하고 노광 및 현상하여 상기 게이트(14)와 대응하는 부분의 층간절연막(18) 소정 부분을 노출시키는 포토레지스트(19) 패턴을 형성한다. 상기 포토레지스트(19) 패턴을 마스크로 사용하여 상기 층간절연막(18)을 BOE(Buffered Oxide Etchanter)를 사용하여 습식 방법으로 등방성 식각하여 전체 층간절연막(18) 두께의 40%를 차지하는 제 1 홀(20)을 형성한다. 상기에서, BOE를 이용하여 습식식각하면 종횡의 식각율이 ∼1.3 정도로 식각되어 상기 포토레지스트(19) 패턴 하부에 소정의 언더 컷(under-cut) 현상이 발생한다.
그런 후에, 도 1d와 같이 상기 포토레지스트(19) 패턴을 마스크로 사용하여 상기 제 1 홀(20)이 형성된 부분을 건식 방법으로 전체 층간절연막(18) 두께의 나머지 60%를 이방성 식각하여 상기 게이트(14)의 소정 부분을 노출시키는 제 2 홀(21)을 형성한다.
그런 다음, 도 1e에 나타낸 바와 같이 상기의 제 2 홀(21)을 형성하기 위한 포토레지스트(19) 패턴을 제거하고, 상기 층간절연막(18) 상에 금속 물질을 물리적 기상 증착(Physical Vapor Deposition : 이하, PVD라 칭함) 방법 등으로 증착하여 상기 제 1 및 제 2 홀(20)(21)을 통해 하부의 게이트(14)와 전기적으로 연결되는 금속 배선층(23)을 형성한다.
상술한 바와 같이 종래에는 불순물영역 및 게이트를 포함하는 트랜지스터가 형성된 반도체기판 상에 베리어층을 형성하고 상기 베리어층 상에 흐름성이 좋은 절연층을 형성하여 상기 베리어층 및 절연층으로 이루어진 층간절연막을 형성한다. 그리고, 상기 층간절연막을 소정 깊이로 습식 식각한 후 나머지 깊이를 건식 식각하여 개구각을 소정 량 넓히는 제 2 홀을 형성한 후, 상기 제 1 및 제 2 홀에 금속 물질을 증착하는 방법으로 하부와 전기적으로 연결되는 금속 배선층을 형성하였다.
그러나 제 2 홀을 형성한 후, 금속 배선층을 형성하기 위해 제 1 및 제 2 홀에 금속 물질을 증착하면 하부 구조, 즉, 하부의 굴곡에 따라 막두께 균일도가 영향을 받게 되어 접촉홀의 코너 및 상층부와 측벽의 금속 배선층의 두께 균일도 차에 의해 금속 배선의 단선과 같은 문제가 발생하여 반도체장치의 신뢰성 및 수율을 감소시키는 문제가 있다.
따라서, 본 발명의 목적은 접촉홀의 형성 방법을 개선하여 금속 배선층의 두께를 균일하게 형성할 수 있는 반도체장치의 제조 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조 방법은 반도체기판 상에 불순물영역 및 게이트를 포함하는 트랜지스터를 형성하는 공정과, 상기 반도체기판 상에 상기 게이트를 덮도록 베리어층을 형성하고 상기 베리어층 상에 식각율이 서로 다른 복수의 절연막을 형성하는 공정과, 상기 복수의 절연막 상에 상기 게이트와 대응하는 부분을 노출시키는 마스크 패턴을 형성하고 상기 마스크 패턴을 마스크로 사용하여 상기 복수의 절연막의 상부를 등방성 식각하여 제 1 홀을 형성하는 공정과, 상기 마스크 패턴을 마스크로 사용하여 상기 제 1 홀의 바닥면으로부터 상기 복수의 절연막 및 베리어층을 이방성 식각하여 상기 게이트를 노출시키는 제 2 홀을 형성하는 공정과, 상기 절연막 상에 상기 제 1 및 제 2 홀을 통해 상기 게이트와 전기적으로 연결되는 금속 배선층을 형성하는 공정을 구비한다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 제조 방법을 도시하는 공정도.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 반도체장치의 제조 방법을 도시하는 공정도.
도 3a 내지 도 3d는 일반적으로 층간절연막으로 사용되는 BPSG층의 특성을 도시하는 그래프.
<도면의 주요 부분에 대한 부호의 간단한 설명>
31 : 반도체기판 34 : 게이트
36 : 베리어층 37 : 제 1 절연층
38 : 제 2 절연층 39 : 층간절연막
43 : 제 2 홀 45 : 금속 배선층
이하, 첨부된 도면을 참조하여 본 발명을 설명한다.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 반도체장치의 제조 방법을 도시하는 공정도이다.
본 방법은 도 2a에 나타낸 바와 같이 반도체기판(31) 상에 LOCOS 방법과 같은 통상적인 소자 격리 방법으로 필드산화막(32)을 형성하여 상기 반도체기판(31)의 활성영역을 한정하고 상기 반도체기판(31)의 활성영역 상의 소정 부분에 게이트산화막(33)을 개재시켜 게이트(34)를 형성한다. 그리고, 상기 게이트(34) 및 필드산화막(32)을 마스크로 사용하여 상기 반도체기판(31)의 활성영역에 상기 반도체기판(31)과 도전형이 다른 불순물을 도핑하여 소오스/드레인 영역으로 사용되는 불순물영역(35)을 형성한다.
그런 다음, 도 2b와 같이 상기 반도체기판(31) 상에 상기 게이트(34)를 덮도록 두께가 1500∼2500Å인 LTD(Low Temperature Dielectric)층(36)을 형성하고, 상기 LTD층(36) 상에 유리질실리콘에 불순물을 도핑하여 점성을 감소시킨 BPSG 등을 복수 번 증착하여 전체 두께가 4500∼5500Å인 제 1 및 제 2 절연층(37)(38)을 형성한다. 상기에서 LTD층(36)은 상기 제 1 및 제 2 절연층(37)(38)을 열처리하여 평탄화할 때, 상기 제 1 및 제 2 절연층(37)(38)의 붕소(B), 또는, 인(P)과 같은 불순물이 상기 반도체기판(31) 및 게이트(34)의 내부로 확산되는 것을 방지하기 위한 베리어층으로 사용된다. 상기에서 LTD층(36)의 형성이 저온 공정이므로 상기 LTD층(36) 상에 제 1 및 제 2 절연층(37)(38)을 형성하는 것이 용이하고 또한, 상기 LTD층(36)과 제 1 및 제 2 절연층(37)(38)이 평탄한 층간절연막(39)이 된다.
상기에서 제 1 및 제 2 절연층(37)(38)은 각각 도핑된 불순물의 농도가 다르도록 형성하여 습식 방법의 이방성식각시에 언더컷 정도를 크게하기 위한 것으로 LTD층(36) 상의 하층부인 제 1 절연층(37)은 붕소의 농도를 크게하고, 상층부인 제 2 절연층(38)은 인의 농도를 크게 조절하여 형성한다.
그리고, 도 2c에 나타낸 바와 같이 상기 제 1 및 제 2 절연층(37)(38)을 열처리 방법으로 평탄화하여 상층부는 인의 농도가 크고 하층부는 붕소의 농도가 큰 층간절연막(39)을 형성하고, 상기 층간절연막(39) 상에 포토레지스트(40)를 도포하고 노광 및 현상하여 상기 게이트(34)와 대응하는 부분의 층간절연막(39) 소정 부분을 노출시키는 포토레지스트(40) 패턴을 형성한다. 상기 포토레지스트(40) 패턴을 마스크로 사용하여 상기 층간절연막(39)을 BOE를 사용하여 습식 방법으로 등방성 식각하여 전체 층간절연막(39) 두께의 40%를 식각하여 제 1 홀(41)을 형성한다. 이때, 상기 층간절연막(39)의 상층부에는 인의 농도가 크므로 종횡의 식각율이 빠르고 이로 인해 상기 포토레지스트(40) 패턴의 하단부까지 과도 언더컷이 발생한다.
그런 후에, 도 2d와 같이 상기 포토레지스트(40) 패턴을 마스크로 사용하여 상기 제 1 홀(41)이 형성된 부분을 건식 방법으로 전체 층간절연막(39) 두께의 나머지 60%를 이방성 식각하여 상기 게이트(34)의 소정 부분을 노출시키는 제 2 홀(43)을 형성한다.
그런 다음, 도 2e에 나타낸 바와 같이 상기의 제 2 홀(43)을 형성하기 위한 포토레지스트(40) 패턴을 제거하고, 상기 층간절연막(39) 상에 상기 제 1 및 제 2 홀(41)(43)을 채우도록 금속 물질을 물리적 기상 증착(Physical Vapor Deposition : 이하, PVD라 칭함) 방법 등으로 증착하여 상기 제 1 및 제 2 홀(41)(43)을 통해 하부의 게이트(34)와 전기적으로 연결되는 금속 배선층(45)을 형성한다.
도 3a 및 도 3b는 일반적인 층간절연막으로 사용되는 BPSG층 내의 불순물농도에 따른 식각율을 도시하는 그래프이다.
도 3a 및 도 3b에 나타낸 바와 같이 BPSG층에서 인의 농도가 클수록 종횡의 식각율도 비례해서 커지는 것을 볼 수 있고, 붕소의 농도가 클수록 식각율은 반비례해서 감소하는 것을 볼 수 있다.
상술한 바와 같이 본 발명에서 층간절연막의 상층부에 종횡의 식각율이 빠르도록 불순물농도를 제어하여 상기 층간절연막 두께의 40%를 습식식각하고 나머지 층간절연막의 60%를 건식식각하여 제 2 홀을 형성하고 상기 제 1 및 제 2 홀을 통해 전기적으로 연결되도록 금속 배선층을 형성한다.
즉, 본 발명에서 상층부의 식각율이 빠르도록 인의 도핑량을 크게하고 하층부에는 붕소의 도핑량을 크게하는 방법과 같이 농도가 서로 다른 두층 이상의 BPSG층을 형성하여 전체 층간절연막 두께의 40%를 차지하는 제 1 홀의 종횡의 식각율을 크게 조절하여 포토레지스트 패턴의 하부로 언더컷이 많이 발생하여 개구각을 크게하므로 상기 접촉홀을 통해 하부배선과 연결되는 금속 배선층은 균일한 두께를 갖게된다.
따라서, 본 발명에 따른 반도체장치는 베리어층으로 저온산화막을 형성하여 공정을 간단히 할 수 있는 이점과 하부와 도전층과 연결을 위한 접촉홀의 기울기를 개선하여 금속 배선층의 단차 피복성의 개선을 통한 금속 배선층의 단선을 방지하고 그로 인한 반도체장치의 신뢰성 및 수율을 향상시킬 수 있는 이점이 있다.

Claims (4)

  1. 반도체기판 상에 불순물영역 및 게이트를 포함하는 트랜지스터를 형성하는 공정과,
    상기 반도체기판 상에 상기 게이트를 덮도록 베리어층을 형성하고 상기 베리어층 상에 식각율이 서로 다른 복수의 절연막을 형성하는 공정과,
    상기 복수의 절연막 상에 상기 게이트와 대응하는 부분을 노출시키는 마스크 패턴을 형성하고 상기 마스크 패턴을 마스크로 사용하여 상기 복수의 절연막의 상부를 등방성 식각하여 제 1 홀을 형성하는 공정과,
    상기 마스크 패턴을 마스크로 사용하여 상기 제 1 홀의 바닥면으로부터 상기 복수의 절연막 및 베리어층을 이방성 식각하여 상기 게이트를 노출시키는 제 2 홀을 형성하는 공정과,
    상기 절연막 상에 상기 제 1 및 제 2 홀을 통해 상기 게이트와 전기적으로 연결되는 금속 배선층을 형성하는 공정을 구비하는 반도체장치의 제조 방법.
  2. 청구항 1에 있어서 상기 복수의 절연막을 붕소와 인이 도핑된 BPSG로 형성하는 반도체장치의 제조 방법.
  3. 청구항 1 또는 청구항 2에 있어서 상기 복수의 절연막을 하부에서 상부로 갈수록 인의 도핑농도가 큰 BPSG로 형성하는 반도체장치의 제조 방법.
  4. 청구항 1에 있어서 상기 베리어층을 LTD(Low Temperature Dielectric)를 사용하여 형성하는 반도체장치의 제조 방법.
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