KR100248623B1 - 금속배선 형성 방법 - Google Patents

금속배선 형성 방법

Info

Publication number
KR100248623B1
KR100248623B1 KR1019970053668A KR19970053668A KR100248623B1 KR 100248623 B1 KR100248623 B1 KR 100248623B1 KR 1019970053668 A KR1019970053668 A KR 1019970053668A KR 19970053668 A KR19970053668 A KR 19970053668A KR 100248623 B1 KR100248623 B1 KR 100248623B1
Authority
KR
South Korea
Prior art keywords
layer
silicide
forming
metal
contact hole
Prior art date
Application number
KR1019970053668A
Other languages
English (en)
Other versions
KR19990032594A (ko
Inventor
주종익
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019970053668A priority Critical patent/KR100248623B1/ko
Publication of KR19990032594A publication Critical patent/KR19990032594A/ko
Application granted granted Critical
Publication of KR100248623B1 publication Critical patent/KR100248623B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 금속배선 형성방법에 관한 것으로서, 반도체기판의 활성영역 상에 상기 반도체기판과 다른 도전형의 불순물 영역을 포함하는 트랜지스터를 형성하는 공정과, 상기 트랜지스터가 형성된 반도체기판 상에 층간절연막을 형성하고 상기 불순물영역을 노출시키는 콘택홀을 형성하는 공정과, 상기 층간절연막 상에 상기 콘택홀을 통해 노출된 상기 불순물영역과 접촉되게 실리사이드층을 형성하고 상기 실리사이드층 상에 평탄화층을 형성하는 공정과, 상기 평탄화층과 상기 실리사이드층의 식각속도를 동일하게 에치백하여 상기 콘택홀의 하부에만 상기 실리사이드를 잔류시키는 공정과, 상기 층간절연막 상에 상기 콘택홀에 잔류하는 실리사이드를 덮도록 고융점금속을 증착하는 공정과, 상기 실리사이드와 상기 고융점금속을 반응시켜 금속 실리사이드층을 형성하고 상기 실리사이드층과 반응하지 않은 고융점금속을 제거하는 공정과, 상기 층간절연막 상에 상기 콘택홀을 통해 상기 금속 실리사이드와 접촉되는 금속배선층을 형성하는 공정을 구비한다. 따라서, 본 발명에 따른 금속배선의 형성방법은 금속배선의 단선을 방지할 뿐만 아니라 금속 실리사이드층에 의해 불순물영역과 금속배선 사이의 접촉저항을 감소시켜 구동 전류가 증가되는 잇점이 있다.

Description

금속배선 형성 방법
본 발명은 금속배선 형성 방법에 관한 것으로서, 특히, 균일한 금속층을 증착하고 소오스/드레인 확산영역의 저항을 낮추어 소자의 성능을 향상시킬 수 있는 금속배선의 형성 방법에 관한 것이다.
반도체소자가 고집적화됨에 따라 단위소자의 크기가 감소되었다. 따라서, 금속배선의 선폭이 감소되고, 선간거리 또한 감소되어 갔다. 이에 따라, 접촉홀의 직경이 작고 깊이 방향이 큰, 즉, 종횡비(aspect ratio)가 커지게 되었다.
따라서, 종횡비가 큰 접촉홀에 효과적인 금속배선을 형성하는 방법이 연구되고 있다.
도 1a 내지 도 1c는 종래의 기술에 따른 금속배선의 형성방법을 도시하는 공정도이다.
종래에는 도 1a에 나타낸 바와 같이, 반도체기판(11) 상에 LOCOS(Local Oxidation of Silicon) 등과 같은 통상적인 소자분리 방법으로 필드산화막(13)을 형성하여 활성영역을 한정하고, 상기 필드산화막(13)이 형성된 반도체기판(11) 상에 게이트산화막(14)과 불순물이 도핑된 다결정실리콘층(Polysilicon layer : 15)을 순차적으로 형성한 후, 상기 필드산화막(13)으로 한정된 활성영역상에 잔류하도록 포토리쏘그래피(Photolithograpy) 방법으로 패터닝하여 게이트(15)를 한정한다. 상기 게이트(15)와 필드산화막(13)을 마스크로 하여 상기 노출된 반도체기판(11)에 반도체기판(11)과 다른 도전형의 불순물을 이온주입하여 소오스/드레인영역으로 이용되는 불순물영역(17)을 형성하여 트랜지스터(Transistor)를 형성한다.
그런후에 도 1b와 같이 상기 트랜지스터가 형성된 반도체기판(11) 상에 유리질 실리사이드(Undoped Silicate Glass : 이하, USG라 칭함)에 붕소(B)와 인(P)과 같은 불순물을 도핑한 붕소 실리케이트 유리(Boro Silicate Glass : 이하, BSG라 칭함), 인 실리케이트 유리(Phospho Silicate Glass : 이하, PSG라 칭함) 또는 붕소인 실리케이트 유리(Boron-phospho Silicate Glass : 이하, BPSG라 칭함) 등을 증착하여 층간절연막(18)을 형성한다. 상기 층간절연막(18)을 포토리쏘그래피의 방법으로 상기 불순물영역(17)의 소정부분이 노출되도록 패터닝하여 콘택홀(Contact hole : 19)을 형성한다.
그리고 도 1c에 나타낸 바와 같이 상기 콘택홀(19)이 형성된 층간절연막(18)을 덮도록 도전물질을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하여 금속배선층(20)을 형성한다.
상술한 바와 같이 종래에는 도전물질이 트랜지스터가 형성된 반도체기판의 윤곽대로 균일하게 증착되지 않고 콘택홀의 하부쪽은 층간절연막 상에 있는 상부쪽에 비해 금속배선의 두께가 가늘어지게 되어 단선이 발생될 수 있어 소자의 신뢰도와 수율을 저하시키는 문제가 있다.
따라서 본 발명에서는 금속배선이 콘택홀에 의해 단선되는 방지하여 소자의 신뢰도 및 수율을 향상시킬 수 있는 금속배선 형성방법을 제공함에 있다.
상기 목적을 달성하기 위한 금속배선 형성방법은 반도체기판의 활성영역 상에 상기 반도체기판과 다른 도전형의 불순물 영역을 포함하는 트랜지스터를 형성하는 공정과, 상기 트랜지스터가 형성된 반도체기판 상에 층간절연막을 형성하고 상기 불순물영역을 노출시키는 콘택홀을 형성하는 공정과, 상기 층간절연막 상에 상기 콘택홀을 통해 노출된 상기 불순물영역과 접촉되게 실리사이드층을 형성하고 상기 실리사이드층 상에 평탄화층을 형성하는 공정과, 상기 평탄화층과 상기 실리사이드층의 식각속도를 동일하게 에치백하여 상기 콘택홀의 하부에만 상기 실리사이드를 잔류시키는 공정과, 상기 층간절연막 상에 상기 콘택홀에 잔류하는 실리사이드를 덮도록 고융점금속을 증착하는 공정과, 상기 실리사이드와 상기 고융점금속을 반응시켜 금속 실리사이드층을 형성하고 상기 실리사이드층과 반응하지 않은 고융점금속을 제거하는 공정과, 상기 층간절연막 상에 상기 콘택홀을 통해 상기 금속 실리사이드와 접촉되는 금속배선층을 형성하는 공정을 구비한다.
도 1a 내지 도 1c는 종래 기술에 따른 금속배선 형성 방법을 도시하는 공정도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 금속배선 형성 방법을 도시하는 공정도.
＜도면의 주요 부분에 대한 부호의 간단한 설명＞
21 : 반도체기판 23 : 필드산화막
25 : 게이트 27 : 불순물영역
28 : 층간절연막 36 : 금속 실리사이드층
37 : 금속배선층
이하, 도면을 참조하여 본 발명을 자세히 설명한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 금속배선 형성방법을 도시하는 공정도이다.
본 방법은 도 2a에 나타낸 바와 같이, 반도체기판(21) 상에 LOCOS 등과 같은 통상적인 소자분리 방법으로 필드산화막(23)을 형성하여 활성영역을 한정하고, 상기 필드산화막(23)이 형성된 반도체기판(21) 상에 게이트산화막(24)과 불순물이 도핑된 다결정실리콘층(25)을 순차적으로 형성한 후, 상기 필드산화막(23)으로 한정된 활성영역상에 잔류하도록 포토리쏘그래피 방법으로 패터닝하여 게이트(25)를 한정한다. 상기 게이트(25)와 필드산화막(23)을 마스크로 하여 상기 노출된 반도체기판(21)에 반도체기판(21)과 다른 도전형의 불순물을 이온주입하여 소오스/드레인영역으로 이용되는 불순물영역(27)을 형성하여 트랜지스터를 형성한다.
그런후에 도 2b와 같이 상기 트랜지스터가 형성된 반도체기판(21) 상에 BPSG, PSG, BSG 또는 USG 등을 증착하여 층간절연막(28)을 형성한다. 상기 층간절연막(28)을 포토리쏘그래피의 방법으로 상기 불순물영역(27)의 소정부분이 노출되도록 패터닝하여 콘택홀(29)을 형성한다.
그리고, 도 2c와 같이 상기 콘택홀(29)이 형성된 층간절연막(28) 상에 CVD 방법으로 실리사이드층(silicide layer: 31)을 형성한다. 그리고, 상기 실리사이드층(31) 상에 SOG(Spin On Glass)막을 도포하여 평탄화층(33)을 형성한다.
이어서 도 2d와 같이 상기 평탄화층(33)과 실리사이드층(31)의 식각속도를 동일하게 하여 상기 층간절연막(28) 상의 평탄화층(33)과 실리사이드층(31)을 에치백하여 상기 콘택홀(29) 하부에만 실리사이드층(31)가 잔존하도록 한다. 이 때, 층간절연막(28)은 식각정지층으로 사용된다.그런후에 상기 층간절연막(28)과 콘택홀(29)에 잔존하는 실리사이드층(31) 상에 티타늄(Ti), 텅스턴(W), 몰리브텐(Mo)과 같은 고융점금속을 증착하여 금속막(35)을 형성한다.
그리고, 도 2e에 나타낸 바와 같이 상기 콘택홀(29)에 잔존하는 실리사이드(31)와 층간절연막(28) 상에 형성한 금속막(35)을 어닐링(Annealing)하면, 상기 불순물영역(27)의 실리콘 및 상기 실리사이드층(31)의 실리사이드가 금속막(35)의 금속물질과 반응하여 금속 실리사이드층(36)을 형성한다. 이후, 금속 실리사이드층(36)의 형성을 위해 반응하지 않은 금속막(35)은 습식에칭 방법으로 제거하여 층간절연층(28)을 노출시킨다. 그리고, 상기 층간절연층(28) 상에 알루미늄(Al), 금(Au), 구리(Cu) 등과 같은 도전물질을 상기 금속 실리사이드층(36)과 접촉되어 전기적으로 연결되도록 CVD 방법으로 증착하여 금속배선층(37)을 형성한다.
상술한 바와 같이 본 발명은 콘택홀에 실리사이드 및 금속물질을 증착하고 어닐링하여 금속 실리사이드층을 형성하여 콘택홀의 단차를 줄였기 때문에, 금속배선은 콘택홀의 하부쪽과 층간절연막 상에 있는 상부쪽의 두께 차가 감소된다.
따라서, 본 발명에 따른 금속배선의 형성방법은 금속배선의 단선을 방지할 뿐만 아니라 금속 실리사이드층에 의해 불순물영역과 금속배선 사이의 접촉저항을 감소시켜 구동 전류가 증가되는 잇점이 있다.

Claims (2)

  1. 반도체기판의 활성영역 상에 상기 반도체기판과 다른 도전형의 불순물 영역을 포함하는 트랜지스터를 형성하는 공정과,
    상기 트랜지스터가 형성된 반도체기판 상에 층간절연막을 형성하고 상기 불순물영역을 노출시키는 콘택홀을 형성하는 공정과,
    상기 층간절연막 상에 상기 콘택홀을 통해 노출된 상기 불순물영역과 접촉되게 실리사이드층을 형성하고 상기 실리사이드층 상에 평탄화층을 형성하는 공정과,
    상기 평탄화층과 상기 실리사이드층의 식각속도를 동일하게 에치백하여 상기 콘택홀의 하부에만 상기 실리사이드를 잔류시키는 공정과,
    상기 층간절연막 상에 상기 콘택홀에 잔류하는 실리사이드를 덮도록 고융점금속을 증착하는 공정과,
    상기 실리사이드와 상기 고융점금속을 반응시켜 금속 실리사이드층을 형성하고 상기 실리사이드층과 반응하지 않은 고융점금속을 제거하는 공정과,
    상기 층간절연막 상에 상기 콘택홀을 통해 상기 금속 실리사이드와 접촉되는 금속배선층을 형성하는 공정을 구비하는 금속배선 형성방법.
  2. 청구항 1에 있어서, 상기 평탄화층을 형성하기 위해 SOG공정을 사용하는 금속배선 형성방법.
KR1019970053668A 1997-10-20 1997-10-20 금속배선 형성 방법 KR100248623B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970053668A KR100248623B1 (ko) 1997-10-20 1997-10-20 금속배선 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970053668A KR100248623B1 (ko) 1997-10-20 1997-10-20 금속배선 형성 방법

Publications (2)

Publication Number Publication Date
KR19990032594A KR19990032594A (ko) 1999-05-15
KR100248623B1 true KR100248623B1 (ko) 2000-03-15

Family

ID=19523035

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970053668A KR100248623B1 (ko) 1997-10-20 1997-10-20 금속배선 형성 방법

Country Status (1)

Country Link
KR (1) KR100248623B1 (ko)

Also Published As

Publication number Publication date
KR19990032594A (ko) 1999-05-15

Similar Documents

Publication Publication Date Title
US5243220A (en) Semiconductor device having miniaturized contact electrode and wiring structure
JP3025478B2 (ja) 半導体装置およびその製造方法
CN111463215B (zh) 存储器结构及其制造方法
US5397910A (en) Semiconductor integrated circuit device with wiring microstructure formed on gates and method of manufacturing the same
JPH09260655A (ja) 半導体装置の製造方法
KR100243906B1 (ko) 반도체장치의 제조방법
KR20010004598A (ko) 반도체 소자의 게이트 형성방법
US7649218B2 (en) Lateral MOS transistor and method for manufacturing thereof
JP3173094B2 (ja) Ｍｏｓトランジスタの製造方法
US20040198006A1 (en) Method of forming self-aligned contacts
KR100248623B1 (ko) 금속배선 형성 방법
US6351038B1 (en) Integrated circuitry
US6146997A (en) Method for forming self-aligned contact hole
US6835615B2 (en) Method of manufacturing buried gate MOS semiconductor device having PIP capacitor
KR100262007B1 (ko) 반도체 장치의 제조 방법
KR20010061785A (ko) 연결 배선과 금속 전극의 쇼트를 방지하기 위한 반도체소자의 제조 방법
US20240047354A1 (en) Wiring structure with conductive features having different critical dimensions, and method of manufacturing the same
KR20000000869A (ko) 반도체장치의 제조 방법
KR100246625B1 (ko) 커패시터와 자기 정렬된 이중 게이트 전극을 갖는 반도체 소자의 제조 방법
JPH1041505A (ja) 半導体装置の製造方法
KR100291518B1 (ko) 반도체 소자의 금속배선 형성방법
KR100280528B1 (ko) 반도체 장치의 내부배선 형성방법
KR100518220B1 (ko) 반도체 소자의 비트라인 형성방법
KR100226753B1 (ko) 반도체 소자의 금속배선 형성방법
KR0160545B1 (ko) 실리사이드를 이용한 컨택 및 비어 플러그의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20131118

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee