KR100660552B1 - 반도체 장치의 배선 구조체 및 그 형성 방법 - Google Patents

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Abstract

반도체 장치의 배선 구조체 및 그 형성 방법을 제공한다. 본 발명에 따른 배선 구조체는 반도체기판 상에 배치된 층간절연막, 층간절연막을 관통하는 제 1 콘택 구조체들 및 제 2 콘택 구조체들, 제 1 콘택 구조체들과 층간절연막 사이에 개재된 제 1 스페이서 구조체들 및 제 2 콘택 구조체들과 층간절연막 사이에 개재된 제 2 스페이서 구조체들, 그리고 층간절연막 상에 배치되어 제 1 콘택 구조체들과 제 2 콘택 구조체들에 연결되는 금속 배선들을 구비한다. 이때, 제 1 콘택 구조체들은 차례로 적층된 제 1 플러그 및 제 2 플러그로 구성되고, 제 2 콘택 구조체들은 제 2 플러그로 구성되고, 제 1 스페이서 구조체들은 제 2 플러그와 층간절연막 사이에 개재되는 상부 스페이서를 포함한다.

Description

반도체 장치의 배선 구조체 및 그 형성 방법{Interconnection Structure Of Semiconductor Device And Method Of Forming The Same}
도 1은 종래 기술에 따른 비트 라인 형성 공정에서 발생할 수 있는 문제를 설명하기 위한 공정단면도이다.
도 2a 내지 도 6a는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해, 반도체 장치의 셀 어레이 영역의 일부분을 도시하는 공정단면도들이다.
도 2b 내지 도 6b는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해, 반도체 장치의 주변 영역의 일부분을 도시하는 공정단면도들이다.
도 7a 및 도 7b는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해, 반도체 장치의 셀 어레이 영역의 일부분 및 주변 영역의 일부분을 도시하는 공정단면도들이다.
도 8 내지 11는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해, 반도체 장치의 주변 영역의 일부분을 도시하는 공정단면도들이다.
도 12는 본 발명의 제 4 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해, 반도체 장치의 주변 영역의 일부분을 도시하는 공정단면도이다.
도 13 내지 도 15은 본 발명의 제 5 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해, 반도체 장치의 주변 영역의 일부분을 도시하는 공정단면도이다.
도 16은 본 발명의 제 6 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해, 반도체 장치의 주변 영역의 일부분을 도시하는 공정단면도이다.
도 17a는 본 발명에 따른 반도체 장치의 셀 어레이 영역의 일부분을 보여주는 평면도이다.
도 17b는 본 발명에 따른 반도체 장치의 저전압 영역의 일부분을 보여주는 평면도이다.
도 17c는 본 발명에 따른 반도체 장치의 고전압 영역의 일부분을 보여주는 평면도이다.
도 18a 및 도 18b는 콘택 플러그 구조체의 제조 방법에 관한 본 발명의 제 1 실시예를 설명하기 위한 공정단면도들이다.
도 19는 콘택 플러그 구조체의 제조 방법에 관한 본 발명의 제 1 실시예에서, 콘택홀 스페이서의 제조 방법을 구체적으로 설명하기 위한 공정단면도이다.
도 20a 및 도 20b는 콘택 플러그 구조체의 제조 방법에 관한 본 발명의 제 2 실시예를 설명하기 위한 공정단면도들이다.
도 21는 콘택 플러그 구조체의 제조 방법에 관한 본 발명의 제 1 실시예에서, 콘택홀 스페이서의 제조 방법을 구체적으로 설명하기 위한 공정단면도이다.
도 22a 및 도 22b는 본 발명의 제 7 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해, 반도체 장치의 셀 어레이 영역의 일부분 및 주변 영역의 일부분을 도시하는 공정단면도들이다.
도 23a 및 도 23b는 본 발명의 제 8 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해, 반도체 장치의 셀 어레이 영역의 일부분 및 주변 영역의 일부분을 도시하는 공정단면도들이다.
도 24 내지 26은 본 발명의 제 9 내지 제 11 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해, 반도체 장치의 주변 영역의 일부분을 도시하는 공정단면도들이다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 자세하게는 반도체 장치의 배선 구조체 및 그 형성 방법에 관한 것이다.
속도 및 집적도는 반도체 장치의 가격에 영향을 미치는 가장 중요한 기술적 요소들이기 때문에, 반도체 장치의 제조자들은 상기 반도체 장치의 속도 및 집적도를 증대시키기 위한 많은 노력을 기울이고 있다. 상기 반도체 장치의 속도는 트랜지스터들의 전극을 연결하는 배선들의 저항(resistance of interconnections)에 크게 영향을 받기 때문에, 상기 배선의 저항을 줄이려는 다양한 기술들이 제시되고 있다. 특히, 상기 배선의 저항은 배선으로 사용되는 물질의 비저항(resistivity) 및 배선의 단면적(sectional area)에 의해 결정되기 때문에, 비저항이 낮은 물질(예를 들면, 알루미늄(Al) 또는 구리(Cu))로 배선을 형성하는 기술들이 제안되었다. 잘 알려진, 구리 다마신 공정(Cu damascene process)은 이러한 배선 저항을 줄이려는 기술의 한 예이다.
하지만, 상기 반도체 장치의 집적도를 증가시키기 위해서는, 배선을 포함하는 도전 패턴들의 선폭을 줄이는 것이 필수적이다. 이러한 배선의 선폭 감소는 (이상반응 및 불순물의 확산을 방지하기 위한) 방지금속막(barrier metal layer)의 사용과 결부되어, 상기 배선의 면저항(sheet resistance)을 급격히 증가시키는 문제를 유발한다.
도 1은 배선 구조체를 구비하는 반도체 장치의 일반적인 제조 방법을 나타내는 공정단면도들이다. 도 1에서, 영역 C1는 셀 어레이 영역의 일부분을 일 방향으로 절단한 단면을 나타내고, 영역 C2는 위치 a에서 영역 C1에 수직한 방향으로 절단한 단면을 나타낸다.
도 1을 참조하면, 반도체기판(10)의 소정영역에 활성영역들을 한정하는 소자분리막(20)을 형성한다. 상기 반도체기판(10)은 셀 어레이 영역과 주변 영역으로 구분될 수 있다. 상기 활성영역 상에 게이트 절연막(32) 및 게이트 도전막(34)을 차례로 적층한 후, 이들을 패터닝하여 상기 활성영역을 가로지르는 게이트 패턴들(30)을 형성한다. 상기 게이트 패턴들(30)을 마스크로 사용하는 소정의 이온주입 공정을 실시하여, 상기 활성영역에 불순물 영역들(40)을 형성한다.
상기 불순물 영역들(40)이 형성된 결과물 상에, 층간절연막(50)을 형성한다. 상기 층간절연막(50)을 패터닝하여, 상기 셀 어레이 영역에서 상기 불순물 영역들(40) 중의 일부를 노출시키는 제 1 콘택홀(55)을 형성한다. 상기 제 1 콘택홀(55)을 통해 노출되는 불순물 영역(40)은 후속 공정을 통해 비트라인에 접속하게 된다. 이어서, 상기 제 1 콘택홀(55)을 채우는 플러그 도전막을 상기 층간절연막(50) 상에 형성한 후, 상기 층간절연막(50)의 상부면이 노출될 때까지 상기 플러그 도전막을 식각한다. 그 결과, 상기 제 1 콘택홀(55)을 관통하여 상기 불순물 영역(40)에 접속하는 콘택 플러그(60)가 형성된다. 통상적으로 상기 콘택 플러그(60)는 다결정 실리콘으로 형성된다.
이후, 상기 층간절연막(50) 상에 상기 방지 금속막(92) 및 금속막(94)을 차례로 형성한다. 이어서, 상기 금속막(94) 및 상기 방지 금속막(92)을 패터닝하여, 상기 콘택 플러그들(60)에 접속하는 배선 구조체들(90)을 형성한다. 이 경우, 서로 다른 배선 구조체들(90) 사이의 단락(short)을 예방하기 위해, 상기 배선 구조체(90) 형성을 위한 식각 공정은 과도 식각(over-etch)의 방법으로 실시한다. 상기 과도 식각의 결과로서, 상기 배선 구조체(90) 주변의 층간절연막(50)은 상기 방지 금속막(92)의 하부면보다 낮은 상부면을 갖는다.
통상적으로, 상기 과도 식각 단계에서 상기 콘택 플러그(60)는 이방적으로 식각되지 않거나 상기 층간절연막(50)의 월등히 빠른 속도로 식각될 수 있다. 그 결과, 도시한 것처럼 상기 콘택 플러그(60)의 상부 측면이 식각되어, 상기 콘택 플러그(60)는 좁은 단면적을 갖게 된다. 이러한 식각 현상에 의해, 상기 콘택 플러그(60)는 상기 비트라인(90)에 연결되지 않거나, 큰 전기적 저항을 갖게 된다.
또한, 상기 금속막(94)은 반도체 장치의 빠른 속도를 위해 알루미늄, 텅스텐 또는 구리 등과 같은 금속 물질들 중의 한가지로 형성한다. 하지만, 상기 금속막(94)이 실리콘을 포함하는 상기 불순물 영역(40) 또는 상기 콘택 플러그(60)와 직접 접촉할 경우, 금속 원소와 실리콘의 이상 반응(abnormal reaction) 또는 불순물 확산(impurity diffusion)에 따른 품질 저하 등의 문제 등이 발생할 수 있다. 상기 방지 금속막(92)은 이러한 직접 접촉에 따른 문제들을 예방하기 위해 형성되며, 이러한 예방 목적을 완전하게 달성하기 위해서는 소정의 한계 두께(critical thickness, tc) 이상으로 형성되어야 한다. 하지만, 이러한 방지 금속막(92)의 두께에 대한 요구는 상기 배선 구조체(90)에서 금속막이 차지하는 유효 단면적의 비율을 줄일 수 있다. 이 경우, 상기 배선 구조체(90)의 면저항(sheet resistance)이 급격히 증가할 수 있다. 특히, 상기 배선 구조체(90)의 최소 선폭이 0.1 마이크로미터 이하로 감소하는 경우, 이러한 면저항의 증가는 반도체 장치의 고속화를 저해하는 중요한 기술적 문제로 부각된다.
이에 더하여, 반도체 장치의 집적도가 증가함에 따라 상기 제 1 콘택홀(55)의 종횡비(aspect ratio)가 증가하는 추세이다. 이러한 콘택홀 종횡비의 증가에 의해, 상기 제 1 콘택홀(55)은 하부 영역에서보다 상부 영역에서 더 넓은 폭을 갖도록 형성될 수 있으며, 이러한 제 1 콘택홀(55)의 상부 폭의 확장은 상기 제 1 콘택홀(55)을 채우는 콘택 플러그(60)와 인접하는 배선 구조체(90) 사이의 쇼트를 유발할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 낮은 저항값을 갖는 배선 구조체를 구비하는 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 금속막의 유효 단면적 비율을 확보하면서 콘택 플러그의 저항을 줄일 수 있는 반도체 장치의 배선 구조체를 제공하는 데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 낮은 저항값을 갖는 배선 구조체를 구비하는 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 금속막의 유효 단면적 비율을 확보하면서 콘택 플러그의 저항을 줄일 수 있는 반도체 장치의 배선 구조체 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 콘택 플러그와 금속 배선들 사이의 쇼트를 방지할 수 있는 반도체 장치의 배선 구조체를 제공하는 데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 콘택 플러그와 금속 배선들 사이의 쇼트를 방지할 수 있는 반도체 장치의 배선 구조체의 형성 방법을 제공하는 데 있다.
상기 기술적 과제들을 달성하기 위하여, 본 발명은 콘택홀의 상부 영역에 상부 스페이서가 배치되는 배선 구조체를 제공한다. 이러한 배선 구조체는 반도체기판 상에 배치된 층간절연막, 상기 층간절연막을 관통하는 서로 이격된 제 1 콘택 구조체들 및 제 2 콘택 구조체들, 상기 제 1 콘택 구조체들과 상기 층간절연막 사이에 개재된 제 1 스페이서 구조체들 및 상기 제 2 콘택 구조체들과 상기 층간절연막 사이에 개재된 제 2 스페이서 구조체들, 그리고 상기 층간절연막 상에 배치되어 상기 제 1 콘택 구조체들과 상기 제 2 콘택 구조체들에 연결되는 금속 배선들을 구비한다. 이때, 상기 제 1 콘택 구조체들은 차례로 적층된 제 1 플러그 및 제 2 플러그로 구성되고, 상기 제 2 콘택 구조체들은 상기 제 2 플러그로 구성되고, 상기 제 1 스페이서 구조체들은 상기 제 2 플러그와 상기 층간절연막 사이에 개재되는 상부 스페이서를 포함한다.
본 발명의 일 실시예에 따르면, 상기 제 1 스페이서 구조체들은 상기 상부 스페이서와 상기 층간절연막 사이에 배치된 부분과 상기 층간절연막과 상기 제 1 플러그 사이에 개재된 부분으로 형성된 콘택홀 스페이서를 더 구비할 수 있다. 이때, 상기 제 1 스페이서 구조체는 실리콘 질화막으로 이루어지는 것이 바람직하다. 또한, 상기 제 2 스페이서 구조체는 상기 제 1 스페이서 구조체를 구성하는 상기 상부 스페이서로 구성된다.
본 발명의 다른 실시예에 따르면, 상기 반도체기판은 셀 어레이 영역, 저전압 영역 및 고전압 영역을 포함하고, 상기 셀 어레이 영역에는 셀 불순물 영역들과 셀 게이트 패턴들을 구비하는 셀 트랜지스터들이 배치되고, 상기 저전압 영역에는 저전압 불순물 영역들과 저전압 게이트 패턴들을 구비하는 저전압 트랜지스터들이 배치되고, 상기 고전압 영역에는 고전압 불순물 영역들과 고전압 게이트 패턴들을 구비하는 고전압 트랜지스터들이 배치된다. 이때, 상기 셀 불순물 영역들의 일부는 상기 제 1 콘택 구조체들에 연결되고, 상기 셀 게이트 패턴들, 상기 저전압 게이트 패턴들 및 상기 고전압 게이트 패턴들은 상기 제 2 콘택 구조체들에 연결될 수 있다.
이에 더하여, 상기 저전압 불순물 영역은 상기 제 1 콘택 구조체 및 상기 제 2 콘택 구조체 중의 어느 하나에 연결되고, 상기 고전압 불순물 영역은 상기 제 1 콘택 구조체 및 상기 제 2 콘택 구조체 중의 어느 하나에 연결된다.
상기 다른 기술적 과제들을 달성하기 위하여, 본 발명은 콘택홀의 상부 영역에 스페이서를 형성하는 단계를 포함하는 배선 구조체의 형성 방법을 제공한다. 이 방법은 반도체기판 상에 층간절연막을 형성하고, 상기 층간절연막을 관통하는 제 1 콘택홀들을 형성하고, 상기 제 1 콘택홀들의 하부 영역 내에 배치되는 제 1 플러그들을 형성하고, 상기 층간절연막을 관통하는 제 2 콘택홀들을 형성한 후, 상기 제 1 콘택홀들의 상부 영역의 내측벽 및 상기 제 2 콘택홀들의 내측벽에 스페이서들을 형성하는 단계를 포함한다. 이후, 상기 스페이서가 형성된 상기 제 1 콘택홀들의 상부 영역 및 상기 제 2 콘택홀들을 채우는 제 2 플러그들을 형성한 후, 상기 층간절연막 상에 상기 제 2 플러그들에 접속하는 금속 배선들을 형성한다.
본 발명의 일 실시예에 따르면, 상기 제 1 플러그들을 형성하기 전에, 상기 제 1 콘택홀이 형성된 결과물 상에 콘택홀 스페이서막을 형성하고, 상기 반도체기판의 상부면이 노출될 때까지 상기 콘택홀 스페이서막을 이방성 식각하여 상기 제 1 콘택홀의 내측벽에 콘택홀 스페이서를 형성하는 단계를 더 포함할 수 있다. 이때, 상기 콘택홀 스페이서막은 상기 제 1 콘택홀의 하부영역에서보다 상부 영역 에서의 두껍게 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 층간절연막을 형성하기 전에, 상기 반도체기판의 소정영역들에 셀 불순물 영역들과 셀 게이트 패턴들을 구비하는 셀 트랜지스터들 및 주변 불순물 영역들과 주변 게이트 패턴들을 구비하는 주변 트랜지스터들을 형성하는 단계를 더 포함할 수 있다. 이때, 상기 제 1 콘택홀들을 형성하는 단계는 상기 셀 불순물 영역들의 일부의 소정영역을 노출시키는 단계를 포함하고, 상기 제 2 콘택홀들을 형성하는 단계는 상기 셀 게이트 패턴들 및 상기 주변 게이트 패턴들의 소정영역들을 노출시키는 단계를 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 낸드(NAND)형 플래시 메모리 및 그 제조 방법에 적용되는 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 2a 내지 도 6a 및 도 2b 내지 도 6b는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정단면도들이고, 도 7a 및 도 7b는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정단면도 들이다. 또한, 도 8 내지 도 11, 도 12, 도 13 내지 도 15 및 도 16은 각각 본 발명의 제 3, 제 4, 제 5 및 제 6 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정단면도들이다. 도 17a 내지 도 17c는 각각 본 발명에 따른 반도체 장치의 셀 어레이 영역의 일부분, 저전압 영역의 일부분 및 고전압 영역의 일부분을 보여주는 평면도들이다. 도 2a 내지 도 7a에서, 영역들 I, II 및 III는 각각 셀 어레이 영역(cell array region)의 공통 소오스 영역(common source region), 드레인 콘택 영역(drain contact region) 및 게이트 콘택 영역(gate contact region)을 나타내고, 도 2b 내지 도 7b 및 도 8 내지 도 16에서 영역들 IV 및 V는 각각 주변 영역(peripheral region)의 저전압 영역(low voltage region) 및 고전압 영역(high voltage region)을 나타낸다. 보다 구체적으로는, 도 2a 내지 도 7a에서, 영역들 I, II 및 III는 각각 도 17a에 도시된 점선들 A-A', B-B' 및 C-C'을 따라 보여지는 단면을 도시하고, 도 2b 내지 도 7b 및 도 8 내지 도 16에서 영역들 IV 및 V는 각각 도 17b 및 도 17c에 도시된 점선들 D-D' 및 E-E'을 따라 보여지는 단면을 도시한다.
도 2a 및 도 2b를 참조하면, 셀 어레이 영역 및 주변 영역을 포함하는 반도체기판(100)을 준비한 후, 상기 반도체기판(100)의 소정영역에 활성영역들을 한정하는 소자분리막(110)을 형성한다. 상기 셀 어레이 영역은 적어도 공통 소오스 영역(I), 드레인 콘택 영역(II) 및 게이트 콘택 영역(IV)을 포함하고, 상기 주변 영역은 적어도 저전압 영역(IV) 및 고전압 영역(V)을 포함한다.
이어서, 소정의 게이트 절연막 형성 공정을 실시하여, 상기 셀 어레이 영역, 상기 저전압 영역(IV) 및 상기 고전압 영역(V)의 활성영역 상에 각각 셀 게이트 절연막(cell gate insulation layer, 120c), 저전압 게이트 절연막(LV gate insulation layer, 120l) 및 고전압 게이트 절연막(HV gate insulation layer, 120h)을 형성한다. 상기 고전압 게이트 절연막(120h)은 통상적으로 상기 셀 게이트 절연막(120c) 및 저전압 게이트 절연막(120l)보다 두꺼운 두께를 갖는다.
이후, 소정의 게이트 패턴 형성 공정을 실시하여, 상기 셀 어레이 영역, 상기 저전압 영역(IV) 및 상기 고전압 영역(V)에서, 상기 활성영역들 및 상기 소자분리막(110)의 상부를 각각 가로지르는 셀 게이트 패턴들(cell gate patterns, 130c), 저전압 게이트 패턴들(LV gate patterns, 130l) 및 고전압 게이트 패턴들(HV gate patterns, 130h)을 형성한다. 상기 셀 게이트 패턴(130c)은 차례로 적층된 부유 게이트 전극(floating gate electrode, 132), 게이트 층간절연막 패턴(gate interlayer insulation pattern, 134), 제어 게이트 전극(control gate electrode)으로 이루어지고, 상기 제어 게이트 전극은 차례로 적층된 하부 제어 게이트 전극(136) 및 상부 제어 게이트 전극(138)으로 이루어진다. 상기 부유 게이트 전극(132) 및 하부 제어 게이트 전극(136)은 다결정 실리콘으로 형성되고, 상기 게이트 층간절연막 패턴(134)은 실리콘 산화막-실리콘 질화막-실리콘 산화막으로 이루어질 수 있다. 또한, 상기 상부 제어 게이트 전극(138)은 낮은 저항을 갖는 도전성 물질(예를 들면, 텅스텐 실리사이드 또는 텅스텐)로 형성한다.
상기 저전압 게이트 패턴들(130l) 및 상기 고전압 게이트 패턴들(130h)을 형성하는 단계는 상기 셀 게이트 패턴(130c)을 형성하는 동안, 상기 저전압 영역(IV) 및 상기 고전압 영역(V)에서 상기 게이트 층간절연막 패턴(134)을 제거하는 단계를 더 포함한다. 이에 따라, 상기 저전압 게이트 패턴들(130l) 및 상기 고전압 게이트 패턴들(130h)은 상기 부유 게이트 전극(132), 하부 제어 게이트 전극(136) 및 상부 제어 게이트 전극(138)으로 구성된다. 한편, 상기 게이트 층간절연막 패턴(134)은 상기 셀 어레이 영역의 소정 영역에서도 일부분 제거될 수 있다. 그 결과, 소정 영역에서는 상기 하부 제어 게이트 전극(136)과 상기 부유 게이트 전극(132)이 직접 접촉하는 선택 게이트 패턴들(select gate patterns, 130s)이 형성된다.
이후, 소정의 이온 주입 공정을 실시하여, 상기 셀 어레이 영역, 상기 저전압 영역(IV) 및 상기 고전압 영역(V)의 상기 활성영역들에 각각 셀 불순물 영역들(cell impurity region, 140c), 저전압 불순물 영역들(LV impurity region, 140l) 및 고전압 불순물 영역들(HV impurity region, 140h)을 형성한다. 상기 셀 불순물 영역들(140c)은 상기 선택 게이트 패턴들(130s) 사이의 활성영역들에 형성되는 소오스 불순물 영역들(source impurity region, 140s) 및 드레인 불순물 영역들(drain impurity region, 140d)을 포함한다. 상기 이온 주입 공정은 상기 게이트 패턴들(130)을 마스크로 사용하거나 상기 게이트 패턴들(130)과 이들의 양 측벽들에 형성되는 게이트 스페이서들(150)을 마스크로 사용하여 실시될 수 있다. 이에 따라, 상기 불순물 영역들(140)은 위치에 따라 서로 다른 구조를 가질 수 있다.
상기 불순물 영역들(140)이 형성된 결과물 상에 하부 절연막(160)을 형성한다. 상기 하부 절연막(160)은 실리콘 산화막인 것이 바람직하다. 상기 하부 절연막(160)을 패터닝하여 상기 셀 어레이 영역에서 상기 소오스 불순물 영역들(140s)을 노출시키는 공통 소오스 트렌치(common source trench, 165)를 형성한다. 이어서, 상기 공통 소오스 트렌치(165)를 채우는 공통 소오스 라인(common source line, 170)을 형성한다. 이에 따라, 상기 공통 소오스 라인(170)은 복수개의 소오스 불순물 영역들(140s)을 연결한다. 본 발명에 따르면, 상기 공통 소오스 라인(170)은 텅스텐(W)으로 형성하는 것이 바람직하다.
도 3a 및 도 3b를 참조하면, 상기 공통 소오스 라인(170)이 형성된 결과물 전면에 상부 절연막(180)을 형성한다. 상기 상부 절연막(180) 및 상기 하부 절연막(160)은 층간절연막을 구성한다. 상기 상부 절연막(180)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 다공성 절연막 중에서 선택된 적어도 한가지로 형성할 수 있다.
본 발명의 제 1 및 제 2 실시예들에 따르면, 상기 상부 절연막(180) 및 상기 하부 절연막(160)을 차례로 패터닝하여 상기 드레인 불순물 영역들(140d) 및 상기 고전압 불순물 영역들(140h)을 노출시키는 제 1 콘택홀들(first contact holes, 181)을 형성한다. 상기 제 1 콘택홀들(181)을 형성하는 단계는 실리콘에 대해 식각 선택성을 갖는 식각 레서피로 이방성 식각하는 단계를 포함하는 것이 바람직하다. 상기 하부 절연막(160)은 차례로 적층된 실리콘 질화막 및 실리콘 산화막으로 이루어질 수 있으며, 이 경우 상기 실리콘 질화막은 상기 제 1 콘택홀(181) 형성을 위한 식각 공정에서 식각 저지막으로 사용된다.
본 발명의 제 3 및 제 4 실시예들에 따르면, 상기 제 1 콘택홀들(181)은 상기 드레인 불순물 영역들(140d), 상기 고전압 불순물 영역들(140h) 및 상기 저전압 불순물 영역들(140l)을 노출시킨다(도 3a 및 도 8 참조).
본 발명의 제 5 및 제 6 실시예들에 따르면, 상기 제 1 콘택홀들(181)은 상기 셀 어레이 영역에만 형성된다. 즉, 상기 제 1 콘택홀들(181)은 상기 주변 영역에는 형성되지 않고, 상기 드레인 불순물 영역들(140d)만을 노출시킨다(도 3a 및 도 13 참조).
도 4a 및 도 4b를 참조하면, 상기 상부 절연막(180) 상에 상기 제 1 콘택홀(181)을 채우는 제 1 도전막을 형성한다. 본 발명의 실시예들에 따르면, 상기 제 1 도전막은 다결정 실리콘으로 형성한다. 이후, 상기 상부 절연막(180)의 상부면이 노출될 때까지 상기 제 1 도전막을 식각한다. 상기 제 1 도전막을 식각하는 단계는 화학-기계적 연마(chemical mechanical polishing, CMP) 기술을 사용하는 것이 바람직하다. 이에 따라, 상기 제 1 콘택홀들(181)은 상기 상부 절연막(180)과 같은 높이의 상부면을 갖는 제 1 도전막으로 채워진다. 이후, 상기 상부 절연막(180)보다 낮은 상부면을 갖도록, 상기 제 1 도전막의 상부면을 추가적으로 식각한다. 그 결과, 상기 제 1 콘택홀들(181)을 채우되, 상기 상부 절연막(180)보다 낮은 상부면을 갖는 제 1 플러그들(190)이 형성된다. 본 발명의 실시예들에 따르면, 상기 제 1 플러그들(190)의 상부면은 상기 하부 절연막(160)의 상부면보다는 높은 것이 바람직한데, 이보다 낮을 수도 있다.
본 발명의 제 1 및 제 2 실시예들에 따르면, 상기 제 1 플러그들(190)은 상기 드레인 불순물 영역(140d) 및 고전압 불순물 영역(140h)에 연결된다. 본 발명의 제 3 및 제 4 실시예들에 따르면, 상기 제 1 플러그들(190)은 상기 드레인 불순물 영역들(140d), 상기 고전압 불순물 영역들(140h) 및 상기 저전압 불순물 영역들(140l)에 연결된다(도 4a 및 도 9 참조). 또한, 본 발명의 제 5 및 제 6 실시예들에 따르면, 상기 제 1 플러그들(190)은 상기 드레인 불순물 영역들(140d)에만 연결된다(도 4a 및 도 13 참조).
도 5a 및 도 5b를 참조하면, 상기 상부 절연막(180) 및 상기 하부 절연막(160)을 차례로 패터닝하여, 상기 셀 게이트 패턴들(130c), 저전압 게이트 패턴들(130l) 및 고전압 게이트 패턴들(130h)의 상부면을 소정 영역에서 노출시키는 제 2 콘택홀들(182)을 형성한다.
상기 제 2 콘택홀들(182)을 형성하는 단계는 상기 상부 절연막(180) 상에 소정의 마스크 패턴(도시하지 않음)을 형성한 후, 이를 식각 마스크로 사용하여 상기 상부 절연막(180) 및 상기 하부 절연막(160)을 차례로 이방성 식각하는 단계를 포함한다. 상기 이방성 식각 단계는 실리콘 질화막에 대해 식각 선택성을 가지면서 실리콘 산화막을 식각할 수 있는 식각 레서피를 사용하는 제 1 단계 및 상기 상부 제어 게이트 전극(138)에 대해 식각 선택성을 가지면서 실리콘 질화막을 식각할 수 있는 식각 레서피를 사용하는 제 2 단계를 포함하는 것이 바람직하다. 이 경우, 상기 하부 절연막(160)을 구성하는 실리콘 질화막은 상기 제 1 단계에서 식각 중단막(etch stop layer)으로 이용된다.
상기 마스크 패턴은 적어도 상기 셀 게이트 패턴들(130c), 저전압 게이트 패턴들(130l) 및 고전압 게이트 패턴들(130h)의 상부에서 상기 상부 절연막(180)을 노출시키는 개구부들을 갖는다. 본 발명의 제 1 및 제 2 실시예들에 따르면, 상기 마스크 패턴은 상기 저전압 불순물 영역들(140l)의 상부에서도 상기 상부 절연막(180)의 상부면을 노출시킨다. 그 결과, 상기 제 2 콘택홀들(182)은 도 5b에 도시한 것처럼, 상기 저전압 불순물 영역들(140l)의 상부면을 노출시키도록 형성된다. 상술한 것처럼 실리콘 질화막을 식각 중단막으로 사용할 경우, 상술한 제 2 콘택홀(182)을 형성하는 단계는 게이트 패턴과 활성영역 사이의 높이 차이에 따른 식각 단계에서의 기술적 어려움을 줄이면서, 상기 저전압 불순물 영역들(140l)을 노출시킬 수 있다. 이 경우, 상기 제 2 단계는 실리콘에 대해 식각 선택성을 가지면서 실리콘 질화막을 식각할 수 있는 식각 레서피를 사용하는 것이 바람직하다.
이어서, 상기 제 2 콘택홀들(182)이 형성된 결과물 상에 제 2 도전막을 형성한다. 상기 제 2 도전막은 상기 제 2 콘택홀들(182) 뿐만이 아니라 상기 제 1 플러그들(190)이 배치된 상기 제 1 콘택홀들(181)의 상부 영역까지도 채운다. 이후, 상기 상부 절연막(180)의 상부면이 노출될 때까지 상기 제 2 도전막을 평탄화 식각하여 제 2 플러그들(200)을 형성한다. 상기 제 2 플러그들(200)은 상기 제 2 콘택홀들(182)을 채울 뿐만 아니라 상기 제 1 콘택홀들(181)의 상부 영역을 채운다. 결과적으로 상기 제 1 콘택홀(181)은 차례로 적층된 상기 제 1 플러그(190) 및 상기 제 2 플러그(200)로 채워지고, 상기 제 2 콘택홀(182)은 상기 제 2 플러그(200)로만 채워진다.
본 발명의 실시예들에 따르면, 상기 제 2 도전막은 차례로 적층된 제 1 방지 금속막(202) 및 제 1 금속막(204)으로 이루어진다. 상기 제 1 방지 금속막(202)은 티타늄막(Ti), 티타늄 질화막(TiN), 텅스텐 질화막(WN), 탄탈륨(Ta) 및 탄탈륨 질 화막(TaN) 중에서 선택된 적어도 한가지로 형성하고, 상기 제 1 금속막(204)은 텅스텐(W), 알루미늄(Al) 및 구리(Cu) 중에서 선택된 적어도 한가지로 형성한다. 바람직하게는 상기 제 1 방지 금속막(202)은 차례로 적층된 티타늄막 및 티타늄 질화막으로 형성하고, 상기 제 1 금속막(204)은 텅스텐으로 형성한다. 상기 제 1 방지 금속막(202)은 상기 제 1 금속막(204)과 상기 제 1 플러그(190) 사이의 직접적인 접촉을 방지한다.
본 발명의 제 3 및 제 4 실시예들에 따르면, 상기 제 2 콘택홀들(182)은 상기 주변 영역의 불순물 영역들(140l, 140h)을 노출시키지 않는다. 즉, 이들 실시예들에 따르면, 상기 제 2 플러그들(200)은 소정영역에서 상기 셀 게이트 패턴들(130c), 저전압 게이트 패턴들(130l) 및 고전압 게이트 패턴들(130h)의 상부면에 직접 연결되고, 상기 저전압 불순물 영역들(140l) 및 상기 고전압 불순물 영역들(140h)에는 상기 제 1 플러그들(190)을 통해 연결된다(도 5a 및 도 10 참조). 통상적으로 상기 게이트 패턴들(130c, 130l, 130h)에 연결되는 상기 제 2 플러그들(200)은 상기 소자분리막(110)의 상부에 배치된다.
본 발명의 제 5 및 제 6 실시예들에 따르면, 상기 제 2 콘택홀들(182)은 상기 주변 영역의 불순물 영역들(140l, 140h)을 전부 노출시킨다. 즉, 이들 실시예들에 따르면, 상기 제 2 플러그들(200)은 상기 게이트 패턴들(130c, 130l, 130h), 상기 저전압 불순물 영역들(140l) 및 상기 고전압 불순물 영역들(140h)의 상부면에 직접 연결된다(도 14 및 도 10 참조).
도 6a 및 도 6b를 참조하면, 상기 제 2 플러그들(200)이 형성된 결과물 상에 제 3 도전막을 형성한다. 이후, 상기 제 3 도전막을 패터닝하여 상기 제 2 플러그들(200)의 상부면에 연결되는 금속 배선들(220)을 형성한다. 상기 금속 배선들(220)이 형성된 결과물 상에 금속간 절연막(inter-metal insulation layer, 230)을 형성한다.
상기 제 3 도전막은 차례로 적층된 제 2 방지 금속막(222) 및 제 2 금속막(224)으로 이루어지는 것이 바람직하다. 상기 제 2 방지 금속막(222)은 티타늄막(Ti), 티타늄 질화막(TiN), 텅스텐 질화막(WN), 탄탈륨(Ta) 및 탄탈륨 질화막(TaN) 중에서 선택된 적어도 한가지로 형성하고, 상기 제 2 금속막(224)은 텅스텐(W), 알루미늄(Al) 및 구리(Cu) 중에서 선택된 적어도 한가지로 형성한다. 바람직하게는 상기 제 2 방지 금속막(222)은 차례로 적층된 티타늄막 및 티타늄 질화막으로 형성하고, 상기 제 2 금속막(224)은 알루미늄으로 형성한다. 본 발명의 변형된 실시예에 따르면, 상기 금속 배선(220)은 상기 제 2 방지 금속막(222)없이 상기 제 2 금속막(224)으로만 이루어질 수도 있다.
결과적으로, 상기 금속 배선들(230)은 상기 셀 어레이 영역에서 상기 드레인 불순물 영역들(140d)에 각각 접속하는 비트 라인들(bit line)을 구성한다. 상기 비트 라인에 의해 연결되는 상기 드레인 불순물 영역(140d)과 상기 공통 소오스 라인(170)에 의해 연결되는 상기 소오스 불순물 영역(140s) 사이에는 복수개의 상기 셀 불순물 영역들(140c)이 배치된다. 상기 셀 불순물 영역들(140c) 사이의 반도체기판 상에는 상기 셀 게이트 패턴들(130c)이 배치된다. 상기 선택 게이트 패턴들(130s)은 상기 소오스 불순물 영역들(140s) 및 상기 드레인 불순물 영역들(140d)에 인접하게 배치된다.
상기 제 3 도전막을 패터닝하는 단계는 상기 제 3 도전막의 상부에 상기 금속 배선들(220)을 정의하기 위한 마스크 패턴을 형성한 후, 이를 식각 마스크로 사용하여 상기 제 3 도전막을 이방성 식각하는 단계를 포함한다. 본 발명의 제 1, 제 3 및 제 5 실시예들은 이처럼 패터닝하는 단계를 통해 상기 금속 배선들(220)을 형성하는 단계를 포함한다(도 6a, 도 6b, 도 11 및 도 15 참조).
또한, 종래 기술에서 설명한 것처럼, 상기 금속 배선들(220)을 형성하기 위한 패터닝 공정은 인접하는 배선들 사이의 단락을 방지하기 위해 상기 제 3 도전막을 과도 식각(over etch)하는 단계를 포함한다. 이 경우, 실리콘으로 이루어지는 콘택 플러그(도 1의 60 참조)의 상부 측면이 지나치게 식각되어, 상기 콘택 플러그는 좁은 단면적을 갖게 된다. 하지만, 본 발명의 실시예들에 따르면, 상기 금속 배선(220)의 하부에는 금속성 물질들로 이루어지는 상기 제 2 플러그들(200)이 배치된다. 이에 따라, 상기 금속 배선(220)을 형성하기 위한 식각 공정을 과도 식각의 방법으로 실시할 지라도, 상기 제 2 플러그들(200)은 이방적으로 식각된다. 그 결과, 종래 기술에서 발생하는 콘택 플러그의 상부 단면적 감소 및 이에 따른 문제들은 예방될 수 있다.
본 발명의 제 2, 제 4 및 제 6 실시예들에 따르면, 상기 금속 배선(220)은 다마신 공정을 통해 형성될 수도 있다(도 7a, 도 7b, 도 12 및 도 16 참조). 상기 다마신 공정은 상기 제 2 플러그들(200)이 형성된 결과물 상에 주형막(molding layer, 230')을 형성한 후, 상기 주형막(230')을 패터닝하여 상기 제 2 플러그들(200)의 상부면을 노출시키는 배선홈들(235)을 형성하는 단계를 포함한다. 이후, 상기 배선홈들(235)을 채우는 제 3 도전막을 형성한 후, 상기 주형막(230')의 상부면이 노출될 때까지 상기 제 3 도전막을 평탄화 식각한다.
이러한 다마신 공정을 사용하는 실시예들에 있어서, 상기 제 3 도전막은 상술한 것처럼 차례로 적층된 상기 제 2 방지 금속막(222) 및 상기 제 2 금속막(224)으로 이루어질 수 있다. 하지만, 본 발명에 따르면 상기 제 2 금속막(224)은 상기 제 1 플러그(190)와 직접 접촉하지 않기 때문에, 상기 제 2 방지 금속막(222)의 두께는 (종래 기술에서 언급한) 한계 두께(tc)보다 얇을 수도 있다.
이에 더하여, 상기 제 2 금속막(224)과 상기 제 1 금속막(204)이 동일한 물질인 경우, 상기 제 2 방지 금속막(222)을 형성하지 않는 실시예들도 가능하다. 상기 제 2 금속막(224)이 불순물과 관련된 기술적 문제를 유발하지 않는 경우에도, 상기 제 2 방지 금속막(222)을 형성하지 않는 실시예들이 가능하다.
아래에서는 본 발명의 제 1 실시예에 따른 배선 구조체를 구비하는 반도체 장치에 대해 설명한다.
다시 도 6a 및 도 6b를 참조하면, 반도체기판(100)의 소정영역들에는 활성영역들을 한정하는 소자분리막(110)이 배치된다. 상기 반도체기판(100)은 셀 어레이 영역 및 주변 영역을 포함하고, 상기 셀 어레이 영역은 적어도 공통 소오스 영역(I), 드레인 콘택 영역(II) 및 게이트 콘택 영역(IV)을 포함하고, 상기 주변 영역은 적어도 저전압 영역(IV) 및 고전압 영역(V)을 포함한다.
상기 셀 어레이 영역, 상기 저전압 영역(IV) 및 상기 고전압 영역(V)의 활성영역 상에는 각각 셀 게이트 절연막(cell gate insulation layer, 120c), 저전압 게이트 절연막(LV gate insulation layer, 120l) 및 고전압 게이트 절연막(HV gate insulation layer, 120h)이 형성된다. 상기 고전압 게이트 절연막(120h)은 통상적으로 상기 셀 게이트 절연막(120c) 및 저전압 게이트 절연막(120l)보다 두꺼운 두께를 갖는다.
또한, 상기 셀 어레이 영역, 상기 저전압 영역(IV) 및 상기 고전압 영역(V)에는 상기 활성영역들 및 상기 소자분리막(110)의 상부를 각각 가로지르는 셀 게이트 패턴들(cell gate patterns, 130c), 저전압 게이트 패턴들(LV gate patterns, 130l) 및 고전압 게이트 패턴들(HV gate patterns, 130h)이 배치된다.
상기 셀 게이트 패턴(130c)은 차례로 적층된 부유 게이트 전극(floating gate electrode, 132), 게이트 층간절연막 패턴(gate interlayer insulation pattern, 134), 제어 게이트 전극(control gate electrode)으로 이루어지고, 상기 제어 게이트 전극은 차례로 적층된 하부 제어 게이트 전극(136) 및 상부 제어 게이트 전극(138)으로 이루어진다. 상기 부유 게이트 전극(132) 및 하부 제어 게이트 전극(136)은 다결정 실리콘으로 형성되고, 상기 게이트 층간절연막 패턴(134)은 실리콘 산화막-실리콘 질화막-실리콘 산화막으로 이루어질 수 있다. 또한, 상기 상부 제어 게이트 전극(138)은 낮은 저항을 갖는 도전성 물질(예를 들면, 텅스텐 실리사이드 또는 텅스텐)로 형성된다.
한편, 상기 셀 어레이 영역의 소정 영역에서는 상기 게이트 층간절연막 패턴(134)이 일부분 제거되어, 상기 하부 제어 게이트 전극(136)과 상기 부유 게이트 전극(132)이 직접 접촉하는 선택 게이트 패턴들(select gate patterns, 130s)이 형성된다. 상기 저전압 게이트 패턴들(130l) 및 상기 고전압 게이트 패턴들(130h)은 상기 부유 게이트 전극(132), 하부 제어 게이트 전극(136) 및 상부 제어 게이트 전극(138)으로 구성된다.
상기 셀 어레이 영역, 상기 저전압 영역(IV) 및 상기 고전압 영역(V)의 상기 활성영역들에 각각 셀 불순물 영역들(cell impurity region, 140c), 저전압 불순물 영역들(LV impurity region, 140l) 및 고전압 불순물 영역들(HV impurity region, 140h)이 배치된다. 상기 셀 불순물 영역들(140c)은 상기 선택 게이트 패턴들(130s) 사이의 활성영역들에 형성되는 소오스 불순물 영역들(source impurity region, 140s) 및 드레인 불순물 영역들(drain impurity region, 140d)을 포함한다. 상기 불순물 영역들은 위치에 따라 서로 다른 구조를 가질 수 있다.
상기 불순물 영역들(140)을 포함하는 반도체기판 상에는 층간절연막이 형성된다. 상기 층간절연막은 차례로 하부 절연막(160) 및 상부 절연막(180)으로 이루어진다. 상기 하부 절연막(160)은 차례로 적층된 실리콘 질화막 및 실리콘 산화막이고, 상기 상부 절연막(180)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 다공성 절연막 중에서 선택된 적어도 한가지일 수 있다. 상기 하부 절연막(160) 내에는 상기 소오스 불순물 영역들(140s)을 연결하는 공통 소오스 라인(common source line, 170)이 배치된다. 상기 공통 소오스 라인(170)은 텅스텐(W)으로 형성하는 것이 바람직하다.
상기 상부 절연막(180) 상에는 금속 배선들(220)이 배치된다. 상기 금속 배선들(220)의 일부는 상기 층간절연막을 관통하면서 차례로 적층된 제 1 플러그(190) 및 제 2 플러그(200)에 의해 상기 드레인 불순물 영역들(140d)에 연결된다. 상기 제 1 플러그(190)는 다결정 실리콘으로 이루어지는 것이 바람직하고, 상기 제 2 플러그(200)는 차례로 적층된 제 1 방지 금속막(202) 및 제 1 금속막(204)으로 이루어지는 것이 바람직하다. 본 발명의 실시예들에 따르면, 상기 제 1 방지 금속막(202)은 티타늄막(Ti), 티타늄 질화막(TiN), 텅스텐 질화막(WN), 탄탈륨(Ta) 및 탄탈륨 질화막(TaN) 중에서 선택된 적어도 한가지로 형성되고, 상기 제 1 금속막(204)은 텅스텐(W), 알루미늄(Al) 및 구리(Cu) 중에서 선택된 적어도 한가지로 형성된다.
본 발명의 실시예들에 따르면, 상기 셀 게이트 패턴들(130c), 저전압 게이트 패턴들(130l) 및 고전압 게이트 패턴들(130h)은 상기 제 1 플러그(190)없이 상기 제 2 플러그(200)에 의해서만 상기 금속 배선들(220)에 연결된다. 또한, 상기 드레인 불순물 영역들(140d)은 차례로 적층된 상기 제 1 플러그(190) 및 상기 제 2 플러그(200)에 의해 상기 금속 배선들(220)에 연결된다.
하지만, 상기 저전압 불순물 영역들(140l) 및 상기 고전압 불순물 영역들(140h)은 다양한 방식으로 상기 금속 배선들(220)에 연결될 수 있다. 본 발명의 제 1 및 제 2 실시예들에 따르면, 상기 고전압 불순물 영역들(140h)은 차례로 적층된 상기 제 1 플러그(190) 및 상기 제 2 플러그(200)에 의해 상기 금속 배선들(220)에 연결되고, 상기 저전압 불순물 영역들(140l)은 상기 제 2 플러그(200)에 의해 상기 금속 배선들(220)에 연결된다(도 6a, 6b, 7a 및 7b 참조).
본 발명의 제 3 및 제 4 실시예들에 따르면, 상기 저전압 불순물 영역들(140l) 및 상기 고전압 불순물 영역들(140h)은 모두 차례로 적층된 상기 제 1 플러그(190) 및 상기 제 2 플러그(200)에 의해 상기 금속 배선들(220)에 연결된다(도 6a, 7a, 도 11 및 도 12 참조). 또한, 본 발명의 제 5 및 제 6 실시예들에 따르면, 상기 저전압 불순물 영역들(140l) 및 상기 고전압 불순물 영역들(140h)은 모두 상기 제 2 플러그(200)에 의해 상기 금속 배선들(220)에 연결된다(도 6a, 7a, 도 15 및 도 16 참조).
또한, 본 발명의 제 1, 제 3 및 제 5 실시예들에 따르면, 상기 금속 배선들(220)은 차례로 적층된 제 2 방지 금속막(222) 및 제 2 금속막(224)으로 이루어질 수 있다. 상기 제 2 방지 금속막(222)은 티타늄막(Ti), 티타늄 질화막(TiN), 텅스텐 질화막(WN), 탄탈륨(Ta) 및 탄탈륨 질화막(TaN) 중에서 선택된 적어도 한가지로 형성하고, 상기 제 2 금속막(224)은 텅스텐(W), 알루미늄(Al) 및 구리(Cu) 중에서 선택된 적어도 한가지로 형성한다. 이들 실시예들의 경우, 상기 금속 배선들(220)은 금속간 절연막(230)에 의해 덮인다. 본 발명의 제 2, 제 4 및 제 6 실시예들에 따르면, 상기 금속 배선들(220) 사이에는 주형막(230')이 배치되고, 상기 주형막(230')과 상기 제 2 금속막(224)의 사이에는 상기 제 2 방지 금속막(222)이 연장되어 배치된다. 이에 더하여, 본 발명의 변형된 실시예들에 따르면, 상기 금속 배선들(220)은 상기 제 2 방지 금속막(222)없이 상기 제 2 금속막(224)으로만 이루어질 수도 있다 .
한편, 반도체 장치의 집적도가 증가함에 따라, 상기 콘택홀들(181, 182)의 폭은 감소되어야 한다. 하지만, 게이트 패턴 및 비트 라인들과 같은 도전 패턴들 사이의 전기적 분리를 위해서는, 상기 층간절연막은 소정의 두께를 가져야 하기 때문에, 상기 콘택홀들(181, 182)의 종횡비(aspect ratio)는 증가한다. 이러한 종횡비의 증가는 상기 콘택홀(181, 182)을 수직하게 형성하는 것을 어렵게 만든다. 예를 들면, 상기 콘택홀의 종횡비가 증가할 경우, 상기 콘택홀은 경사진 측벽을 갖게 되어, 바닥에서보다 입구에서 더 넓은 폭을 갖는다. 상기 콘택홀들(181, 182)이 이처럼 넓혀진 입구를 가질 경우, 이를 채우는 도전성 콘택 플러그는 인접하는 금속 배선(220)과 쇼트될 수 있다.
이러한 쇼트의 문제는 상기 콘택홀을 형성하기 위한 사진 공정과 상기 금속 배선을 형성하기 위한 사진 공정 사이의 오정렬 마아진(misalignment margin)보다 상기 콘택홀의 확장 폭이 더 클 경우 발생할 수 있다. 이에 더하여, 상기 콘택홀들을 형성한 후 실시되는 세정 단계들은 상기 콘택홀의 폭을 더욱 확장시키게 되며, 그 결과, 인접하는 콘택홀들이 서로 연결되는 또다른 문제가 초래될 수도 있다.
본 발명에 따른 콘택 플러그 구조체의 제조 방법은 이러한 콘택 홀의 폭 확장에 따른 쇼트의 문제를 예방할 수 있는 방법을 제공한다. 도 18a 및 도 18b는 콘택 플러그 구조체의 제조 방법에 관한 본 발명의 제 1 실시예를 설명하기 위한 공정단면도들로서, 도 17a의 점선 F-F'을 따라 보여지는 단면을 도시한다. 이러한 콘택 플러그 구조체의 제조 방법은 (도 2 내지 도 16을 참조하여 설명된) 상술한 실 시예들에서 제 1 및 제 2 플러그들(190, 200)을 형성하는 방법으로 사용될 수 있다.
도 18a를 참조하면, 반도체기판(100)에 불순물 영역들(140)을 형성한 후, 상기 불순물 영역들(140)이 형성된 결과물 상에 층간절연막을 형성한다. 상기 층간절연막은 차례로 적층된 하부 절연막(160) 및 상부 절연막(180)으로 이루어진다. 이어서, 상기 층간절연막을 패터닝하여 상기 불순물 영역(140)의 상부면을 노출시키는 콘택홀(185)을 형성한다.
상기 콘택홀(185)이 형성된 결과물 상에 콘택홀 스페이서막을 형성한 후, 상기 불순물 영역(140)의 상부면이 노출될 때까지 상기 콘택홀 스페이서막을 이방성 식각한다. 이에 따라, 상기 콘택홀(185)의 내측벽에는 콘택홀 스페이서(310)가 형성된다. 상기 콘택홀 스페이서막은 후속 세정 공정에서 상기 콘택홀(185)의 내벽이 식각되는 것을 방지할 수 있도록, 상기 층간절연막(160, 180)에 대해 식각 선택성을 갖는 물질로 형성한다. 예를 들면, 상기 콘택홀 스페이서막은 실리콘 질화막 또는 실리콘 산화질화막으로 이루어질 수 있다.
상기 콘택홀 스페이서(310)가 형성된 결과물 상에, 상기 콘택홀(185)을 채우는 제 1 도전막(195)을 형성한 후, 이를 식각하여 상기 층간절연막의 상부면보다 낮은 상부면을 갖는 제 1 플러그(190)를 형성한다. 상기 제 1 플러그(190)는 도 4a 및 도 4b에서 설명한 방법을 동일하게 적용하여 형성될 수 있다. 즉, 상기 제 1 플러그(190)를 형성하는 단계는 상기 층간절연막의 상부면이 노출될 때까지 상기 제 1 도전막(195)을 평탄화 식각한 후, 식각된 제 1 도전막의 상부면을 리세스시키는 단계를 포함한다.
도 18b를 참조하면, 상기 제 1 플러그(190)가 형성된 결과물 전면에 상부 스페이서막을 형성한 후, 상기 제 1 플러그(190)의 상부면이 노출될 때까지 상기 상부 스페이서막을 이방성 식각한다. 이에 따라, 상기 콘택홀 스페이서(310)가 형성된 상기 콘택홀(185)의 상부 내측벽에는 상부 스페이서(330)가 형성된다. 따라서 상기 콘택홀 스페이서(310)와 상기 상부 스페이서(330)에 의해 상기 콘택홀(185)의 상부 폭은 감소되고, 그 크기는 상기 콘택홀 스페이서(310)의 두께와 상기 상부 스페이서(310)의 두께에 의해 결정된다. 특히, 상기 상부 스페이서막의 증착 두께(즉, 상기 상부 스페이서(330)의 폭)에 의해 결정된다. 이처럼 상기 상부 스페이서(330)에 의한 콘택홀(185)의 상부 폭 감소는 상술한 콘택홀의 폭 확장에 따른 쇼트의 문제를 예방할 수 있게 한다.
이후, 상기 상부 스페이서(330)가 형성된 콘택홀(185)을 채우는 제 2 플러그(200)를 형성한다. 본 발명의 일 실시예에 따르면, 상기 제 1 플러그(190)는 다결정 실리콘으로 형성하고, 상기 제 2 플러그(200)는 차례로 적층된 제 1 방지금속막(202)과 제 1 금속막(204)으로 형성될 수 있다. 이때, 상기 제 1 방지금속막(202)은 티타늄막, 티타늄 질화막, 텅스텐 질화막, 탄탈륨 및 탄탈륨 질화막 중에서 선택된 적어도 한가지로 이루어지고, 상기 제 1 금속막(204)은 텅스텐, 알루미늄 및 구리 중에서 선택된 적어도 한가지로 이루어지는 것이 바람직하다. 이러한 실시예에서, 상기 제 2 플러그(200)는 도 5a 및 도 5b에서 설명한 방법을 동일하게 적용하여 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제 1 및 제 2 플러그들(190, 200)은 모두 다결정 실리콘으로 형성될 수도 있다. 이 경우, 상기 제 2 플러그(200)는 상기 제 1 방지금속막(202)없이 다결정 실리콘막 만으로 이루어진다.
이후, 상기 제 2 플러그들(200)이 형성된 결과물 상에 제 3 도전막을 형성한다. 이후, 상기 제 3 도전막을 패터닝하여 상기 제 2 플러그들(200)의 상부면에 연결되는 금속 배선들(220)을 형성한다. 상기 제 3 도전막은 차례로 적층된 제 2 방지 금속막(222) 및 제 2 금속막(224)으로 이루어지는 것이 바람직하다. 상기 금속 배선들(220)은 도 6a 및 도 6b에서 설명한 방법을 동일하게 적용하여 형성될 수 있다.
도 19는 콘택 플러그 구조체의 제조 방법에 관한 본 발명의 제 1 실시예에서, 콘택홀 스페이서의 제조 방법을 구체적으로 설명하기 위한 공정단면도이다.
도 19를 참조하면, 상기 콘택홀 스페이서(310)는 하부보다 상부에서 더 두꺼운 두께를 갖도록 형성될 수 있다. 이를 위해, 상기 콘택홀 스페이서막(300)은 상기 콘택홀(185)의 하부영역에서보다 상부영역에서 두꺼운 두께로 형성될 수 있으며, 이러한 콘택홀 스페이서막(300)의 두께의 불균일함은 증착 단계에서 공정 온도, 압력 및 가스 유량 등의 공정 조건을 조절함으로써 달성될 수 있다.
이처럼 상기 콘택홀 스페이서(310)가 상기 콘택홀(185)의 상부에서 두껍게 형성될 경우, 상기 콘택홀(185)의 상부 폭을 더욱 효과적으로 줄일 수 있다. 이러한 상기 콘택홀(185)의 상부 폭 감소는 상술한 것처럼 쇼트의 문제를 예방하는데 기여한다.
도 20a 및 도 20b는 콘택 플러그 구조체의 제조 방법에 관한 본 발명의 제 2 실시예를 설명하기 위한 공정단면도들이다. 이 실시예는 상기 콘택홀 스페이서(310)를 형성하는 단계가 없다는 점을 제외하면, 도 18a 및 도 18b를 참조하여 앞서 설명한 실시예와 동일하다. 이 실시예는 상기 콘택홀(185)의 상부 폭이 과도하게 확장되지 않는 경우에 적용될 수 있고, 앞선 실시예에 비해 적은 수의 공정 단계를 통해 상술한 쇼트의 문제를 해결할 수 있다.
이때, 도 19에서 설명한 콘택홀 스페이서(210)와 유사하게, 상기 상부 스페이서(330)의 두께는 하부 영역에서보다 상부 영역에서 더 두꺼울 수 있다. 보다 구체적으로는, 도 21에 도시한 것처럼, 상부 스페이서막(320)을 형성하는 단계에서 공정 조건들을 조절함으로써, 상기 상부 스페이서막(320)의 증착 두께를 상기 콘택홀(185)에서의 위치에 따라 변화시킬 수 있다. 바람직하게는 도시한 것처럼, 상기 상부 스페이서막(320)이 불량한 단차피복성(step coverage)을 갖도록, 공정 온도, 압력 및 가스 유량 등을 조절한다. 이처럼 상기 상부 스페이서(330)의 증착 두께를 조절하는 방법은 도 18a 및 도 18b를 참조하여 설명된 실시예에도 적용될 수 있다.
상기 콘택홀 스페이서(310) 또는 상부 스페이서(330)를 형성하여 콘택홀의 폭 확장에 따른 쇼트 문제를 억제하는 기술은 앞서 도 2 내지 도 16을 참조하여 설명된 실시예들에 적용될 수 있다. 도 22 내지 도 26은 상기 콘택홀 스페이서(310) 또는 상부 스페이서(330)를 구비하는 콘택 플러그 구조체를 구비하는 반도체 장치를 설명하기 위한 도면들이다.
보다 구체적으로, 도 22a 및 도 22b는 본 발명의 제 7 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해, 반도체 장치의 셀 어레이 영역의 일부분 및 주변 영역의 일부분을 도시하는 공정단면도들이고, 도 23a 및 도 23b는 본 발명의 제 8 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해, 반도체 장치의 셀 어레이 영역의 일부분 및 주변 영역의 일부분을 도시하는 공정단면도들이고, 도 24 내지 26은 본 발명의 제 9 내지 제 11 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해, 반도체 장치의 주변 영역의 일부분을 도시하는 공정단면도들이다. 이때, 도 22a 및 도 23a에서, 영역들 I, II 및 III는 각각 도 17a에 도시된 점선들 A-A', B-B' 및 C-C'을 따라 보여지는 단면을 도시하고, 도 22b, 도 23b, 도 24 내지 도 26에서 영역들 IV 및 V는 각각 도 17b 및 도 17c에 도시된 점선들 D-D' 및 E-E'을 따라 보여지는 단면을 도시한다.
본 발명의 제 7 내지 제 11 실시예들에 따르면, 상기 드레인 불순물 영역들(140d)은 차례로 적층된 상기 제 1 플러그(190) 및 상기 제 2 플러그(200)에 의해 상기 금속 배선들(220)에 연결된다. 이때, 상기 제 2 플러그(200)와 상기 층간절연막 사이에는 상부 스페이서(330) 및 콘택홀 스페이서(310)가 개재되고, 상기 제 1 플러그(190)와 상기 층간절연막 사이에는 상기 콘택홀 스페이서(310)가 개재된다. (도 22a 및 도 23a 참조)
또한, 상기 셀 게이트 패턴들(130c), 저전압 게이트 패턴들(130l) 및 고전압 게이트 패턴들(130h)은 상기 제 1 플러그(190)없이 상기 제 2 플러그(200)에 의해서만 상기 금속 배선들(220)에 연결된다. 이때, 상기 제 2 플러그(200)와 상기 층 간절연막 사이에는 상기 상부 스페이서(330)가 개재된다. (도 22a, 도 22b, 도 23a 및 도 23b 참조)
이에 비해, 상기 저전압 불순물 영역들(140l) 및 상기 고전압 불순물 영역들(140h)은 다양한 방식으로 상기 금속 배선들(220)에 연결될 수 있다. 예를 들면, 도 22b에 도시한 것처럼, 상기 저전압 불순물 영역들(140l)은 상기 제 1 플러그(190)없이 상기 제 2 플러그(200)에 의해서만 상기 금속 배선들(220)에 연결되고, 상기 고전압 불순물 영역들(140h)은 상기 제 1 플러그(190) 및 상기 제 2 플러그(200)에 의해 상기 금속 배선들(220)에 연결될 수 있다. 상기 콘택홀 스페이서(310)는 상기 제 1 플러그(190)를 외벽에 배치되기 때문에, 상기 제 1 플러그(190)를 구비하지 않는 상기 저전압 불순물 영역(140l)의 상부에는 상기 콘택홀 스페이서(310)없이 상기 상부 스페이서(330) 만이 배치된다. 이에 비해, 상기 고전압 불순물 영역(140h)의 상부에는 상기 상부 스페이서(330) 및 상기 콘택홀 스페이서(310)가 모두 배치된다.
한편, 상기 콘택홀 스페이서(310)는, 도 23b에 도시한 것처럼, 상기 고전압 불순물 영역(140h)에 배치되지 않을 수도 있다. 이처럼 콘택홀 스페이서(310)를 형성하지 않는 실시예는 식각 공정 또는 세정 공정에서의 콘택홀이 과도하게 확장되지 않는 경우에 적용될 수 있다. 특히, 상기 제 1 플러그(190)의 불순물 확산이 기술적 문제를 초래하지 않는 경우, 콘택홀의 폭 확장은 상기 상부 스페이서(330)에 의해서도 충분하게 예방될 수 있다. 이러한 실시예는 상술한 제 7 실시예에 비해 공정 단계를 줄일 수 있는 장점을 갖는다.
본 발명의 제 9 및 제 10 실시예들에 따르면, 상기 저전압 불순물 영역들(140l) 및 상기 고전압 불순물 영역들(140h)은 상기 제 1 플러그(190) 및 상기 제 2 플러그(200)에 의해 상기 금속 배선들(220)에 연결된다. 이때, 제 9 실시예에 따르면, 상기 제 1 플러그(190)는 상기 층간절연막의 내벽에 접촉하고, 상기 제 2 플러그(200)와 상기 층간절연막 사이에는 상부 스페이서(330)가 개재된다. (도 24 참조) 또한, 제 10 실시예에 따르면, 상기 제 2 플러그(200)와 상기 층간절연막 사이에는 상기 상부 스페이서(330) 및 상기 콘택홀 스페이서(310)가 개재되고, 상기 제 1 플러그(190)와 상기 층간절연막 사이에는 상기 콘택홀 스페이서(310)가 개재된다. (도 25 참조)
본 발명의 제 11 실시예에 따르면, 상기 저전압 불순물 영역들(140l) 및 상기 고전압 불순물 영역들(140h)은 상기 제 2 플러그(200)에 의해 상기 금속 배선들(220)에 연결된다. 상기 제 2 플러그(200)와 상기 층간절연막 사이에는 상기 콘택홀 스페이서(310)없이 상기 상부 스페이서(330) 만이 개재된다. (도 26 참조)
지금까지 금속 배선과 불순물 영역을 연결하는 콘택 플러그 구조체의 다양한 실시예들, 그리고 상기 플러그 구조체의 둘레에 배치되는 스페이서 구조체와 관련된 다양한 실시예들을 설명하였다. 하지만, 상기 콘택 플러그 구조체 및 스페이서 구조체는 반도체 장치의 구조 및 기능을 고려하여 다양하게 변형될 수 있다. 따라서, 본 발명의 기술적 사상은 상술한 제 1 내지 제 11 실시예들에 국한되지 않으며, 설명을 생략한 다양한 실시예들에 적용될 수 있다.
본 발명에 따르면, 금속 배선은 금속성 물질로 이루어지는 제 2 플러그와 직접 접촉하고, 제 1 플러그와는 직접 접촉하지 않는다. 금속 배선에서 방지 금속막(barrier metal)의 두께를 소정의 한계 두께 이하로 형성할 수 있으며, 경우에 따라서는 상기 방지 금속막을 형성하지 않을 수도 있다. 이에 따라, 본 발명은 상기 금속 배선의 면저항 증가를 예방할 수 있기 때문에, 고속의 반도체 장치를 제조하는데 이용될 수 있다.
또한, 본 발명에 따르면, 금속 배선을 이방성 식각 단계를 포함하는 패터닝 방법을 통해 형성하는 경우에도, 금속성 재질의 상기 제 2 플러그는 이방적으로 식각될 수 있다. 이에 따라, 종래 기술에서 설명한 플러그와 배선 사이의 단선 또는 저항 증가와 같은 문제는 효과적으로 예방될 수 있다. 또한, 본 발명의 이러한 제조 방법은 종래의 방법에 비해 사진 공정의 추가없이 수행될 수 있기 때문에, 비용 증가없이 우수한 효과를 얻을 수 있는 장점을 갖는다.
본 발명에 따르면, 콘택홀의 상부 측벽에 상부 스페이서가 배치된다. 상기 상부 스페이서에 의해 상기 콘택홀의 유효 개구 면적이 감소함으로써, 콘택 플러그와 상부 배선 사이의 의도하지 않은 전기적 연결(즉, 쇼트)은 예방될 수 있다. 이러한 쇼트의 예방은 반도체 장치의 수율 향상 및 신뢰성 향상에 기여한다.

Claims (20)

  1. 반도체기판 상에 배치된 층간절연막;
    상기 층간절연막을 관통하는 제 1 콘택 구조체들;
    상기 제 1 콘택 구조체로부터 이격되어 상기 층간절연막을 관통하는 제 2 콘택 구조체들;
    상기 제 1 콘택 구조체들과 상기 층간절연막 사이에 개재된 제 1 스페이서 구조체들;
    상기 제 2 콘택 구조체들과 상기 층간절연막 사이에 개재된 제 2 스페이서 구조체들; 및
    상기 층간절연막 상에 배치되어 상기 제 1 콘택 구조체들과 상기 제 2 콘택 구조체들에 연결되는 금속 배선들을 구비하되,
    상기 제 1 콘택 구조체들은 차례로 적층된 제 1 플러그 및 제 2 플러그로 구성되고,
    상기 제 2 콘택 구조체들은 상기 제 2 플러그로 구성되고,
    상기 제 1 스페이서 구조체들은 상기 제 2 플러그와 상기 층간절연막 사이에 개재되는 상부 스페이서를 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조체.
  2. 제 1 항에 있어서,
    상기 제 1 스페이서 구조체들은 상기 상부 스페이서와 상기 층간절연막 사이에 배치된 부분과 상기 층간절연막과 상기 제 1 플러그 사이에 개재된 부분으로 이루어진 콘택홀 스페이서를 더 구비하는 반도체 장치의 배선 구조체.
  3. 제 2 항에 있어서,
    상기 제 1 스페이서 구조체는 실리콘 질화막으로 이루어지는 것을 특징으로 하는 반도체 장치의 배선 구조체.
  4. 제 1 항에 있어서,
    상기 제 2 스페이서 구조체는 상기 제 1 스페이서 구조체의 상부 스페이서로 구성되는 것을 특징으로 하는 반도체 장치의 배선 구조체.
  5. 제 1 항에 있어서,
    상기 층간절연막과 상기 반도체기판 사이에 배치된 게이트 패턴들을 더 포함하되,
    상기 게이트 패턴들은 상기 제 2 콘택 구조체들에 의해 상기 금속 배선들에 연결되는 것을 특징으로 하는 반도체 장치의 배선 구조체.
  6. 제 1 항에 있어서,
    상기 제 1 플러그는 다결정 실리콘으로 이루어지고,
    상기 제 2 플러그는 차례로 적층된 제 1 방지금속막과 제 1 금속막을 포함하되, 상기 제 1 방지금속막은 티타늄막, 티타늄 질화막, 텅스텐 질화막, 탄탈륨 및 탄탈륨 질화막 중에서 선택된 적어도 한가지로 이루어지고, 상기 제 1 금속막은 텅스텐, 알루미늄 및 구리 중에서 선택된 적어도 한가지로 이루어지고,
    상기 금속 배선은 차례로 적층된 제 2 방지금속막과 제 2 금속막을 포함하되, 상기 제 2 방지금속막은 티타늄막, 티타늄 질화막, 텅스텐 질화막, 탄탈륨 및 탄탈륨 질화막 중에서 선택된 적어도 한가지로 이루어지고, 상기 제 2 금속막은 알루미늄, 텅스텐 및 구리 중에서 선택된 적어도 한가지로 이루어지는 것을 특징으로 하는 반도체 장치의 배선 구조체.
  7. 제 1 항에 있어서,
    상기 제 1 플러그 및 상기 제 2 플러그는 다결정 실리콘으로 이루어지는 것을 특징으로 하는 반도체 장치의 배선 구조체.
  8. 제 1 항에 있어서,
    상기 반도체기판은 셀 어레이 영역, 저전압 영역 및 고전압 영역을 포함하고,
    상기 셀 어레이 영역에는 셀 불순물 영역들과 셀 게이트 패턴들을 구비하는 셀 트랜지스터들이 배치되고,
    상기 저전압 영역에는 저전압 불순물 영역들과 저전압 게이트 패턴들을 구비 하는 저전압 트랜지스터들이 배치되고,
    상기 고전압 영역에는 고전압 불순물 영역들과 고전압 게이트 패턴들을 구비하는 고전압 트랜지스터들이 배치되되,
    상기 셀 불순물 영역들의 일부는 상기 제 1 콘택 구조체들에 연결되고,
    상기 셀 게이트 패턴들, 상기 저전압 게이트 패턴들 및 상기 고전압 게이트 패턴들은 상기 제 2 콘택 구조체들에 연결되는 것을 특징으로 하는 반도체 장치의 배선 구조체.
  9. 제 8 항에 있어서,
    상기 저전압 불순물 영역은 상기 제 1 콘택 구조체 및 상기 제 2 콘택 구조체 중의 어느 하나와 연결되고,
    상기 고전압 불순물 영역은 상기 제 1 콘택 구조체 및 상기 제 2 콘택 구조체 중의 어느 하나와 연결되는 것을 특징으로 하는 반도체 장치의 배선 구조체.
  10. 제 8 항에 있어서,
    상기 셀 게이트 패턴들은 차례로 적층된 부유 게이트 전극, 게이트 층간절연막 및 제어 게이트 전극을 구비하고,
    상기 제 1 콘택 구조체와 연결되는 금속 배선은 비트라인인 것을 특징으로 하는 반도체 장치의 배선 구조체.
  11. 반도체기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 관통하는 제 1 콘택홀들을 형성하는 단계;
    상기 제 1 콘택홀들의 하부 영역 내에 배치되는 제 1 플러그들을 형성하는 단계;
    상기 층간절연막을 관통하는 제 2 콘택홀들을 형성하는 단계;
    상기 제 1 콘택홀들의 상부 영역의 내측벽 및 상기 제 2 콘택홀들의 내측벽에 스페이서들을 형성하는 단계;
    상기 스페이서들이 형성된 상기 제 1 콘택홀들의 상부 영역 및 상기 제 2 콘택홀들을 채우는 제 2 플러그들을 형성하는 단계; 및
    상기 층간절연막 상에, 상기 제 2 플러그들에 접속하는 금속 배선들을 형성하는 단계를 포함하는 반도체 장치의 배선 구조체 형성 방법.
  12. 제 11 항에 있어서,
    상기 제 1 플러그들을 형성하기 전에,
    상기 제 1 콘택홀이 형성된 결과물 상에 콘택홀 스페이서막을 형성하는 단계;
    상기 반도체기판의 상부면이 노출될 때까지 상기 콘택홀 스페이서막을 이방성 식각하여, 상기 제 1 콘택홀의 내측벽에 콘택홀 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조체 형성 방법.
  13. 제 12 항에 있어서,
    상기 콘택홀 스페이서막은 상기 제 1 콘택홀의 하부영역에서보다 상부 영역에서의 두껍게 형성되는 것을 특징으로 하는 반도체 장치의 배선 구조체 형성 방법.
  14. 제 11 항에 있어서,
    상기 제 1 플러그들을 형성하는 단계는
    상기 층간절연막 상에 상기 제 1 콘택홀을 채우는 제 1 도전막을 형성하는 단계;
    상기 층간절연막의 상부면이 노출될 때까지 상기 제 1 도전막을 식각하는 단계; 및
    상기 층간절연막의 상부면보다 낮아지도록, 상기 식각된 제 1 도전막을 리세스하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조체 형성 방법.
  15. 제 11 항에 있어서,
    상기 제 2 플러그들을 형성하는 단계는
    상기 층간절연막 상에, 상기 스페이서가 형성된 상기 제 1 콘택홀들의 상부 영역 및 상기 제 2 콘택홀들을 채우는 제 2 도전막을 형성하는 단계; 및
    상기 층간절연막의 상부면이 노출될 때까지 상기 제 2 도전막을 식각하는 단 계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조체 형성 방법.
  16. 제 11 항에 있어서,
    상기 제 1 플러그는 상기 제 2 플러그 및 상기 금속 배선과 다른 도전성 물질로 형성하되,
    상기 제 1 플러그는 다결정 실리콘으로 형성하고,
    상기 제 2 플러그는 차례로 적층된 제 1 방지금속막과 제 1 금속막으로 형성하되, 상기 제 1 방지금속막은 티타늄막, 티타늄 질화막, 텅스텐 질화막, 탄탈륨 및 탄탈륨 질화막 중에서 선택된 적어도 한가지로 형성하고, 상기 제 1 금속막은 텅스텐, 알루미늄 및 구리 중에서 선택된 적어도 한가지로 형성하고,
    상기 금속 배선은 차례로 적층된 제 2 방지금속막과 제 2 금속막으로 형성하되, 상기 제 2 방지금속막은 티타늄막, 티타늄 질화막, 텅스텐 질화막, 탄탈륨 및 탄탈륨 질화막 중에서 선택된 적어도 한가지로 형성하고, 상기 제 2 금속막은 알루미늄, 텅스텐 및 구리 중에서 선택된 적어도 한가지로 형성하는 것을 특징으로 하는 반도체 장치의 배선 구조체 형성 방법.
  17. 제 11 항에 있어서,
    상기 제 1 플러그 및 상기 제 2 플러그는 다결정 실리콘으로 형성되는 것을 특징으로 하는 반도체 장치의 배선 구조체 형성 방법.
  18. 제 11 항에 있어서,
    상기 층간절연막을 형성하기 전에, 상기 반도체기판의 소정영역들에 셀 불순물 영역들과 셀 게이트 패턴들을 구비하는 셀 트랜지스터들 및 주변 불순물 영역들과 주변 게이트 패턴들을 구비하는 주변 트랜지스터들을 형성하는 단계를 더 포함하되,
    상기 제 1 콘택홀들을 형성하는 단계는 상기 셀 불순물 영역들의 일부의 소정영역을 노출시키는 단계를 포함하고,
    상기 제 2 콘택홀들을 형성하는 단계는 상기 셀 게이트 패턴들 및 상기 주변 게이트 패턴들의 소정영역들을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조체 형성 방법.
  19. 제 18 항에 있어서,
    상기 셀 트랜지스터들 및 주변 트랜지스터들을 형성하는 단계는 상기 반도체기판의 셀 어레이 영역, 저전압 영역 및 고전압 영역에 각각 셀 불순물 영역들과 셀 게이트 패턴들을 구비하는 셀 트랜지스터들, 저전압 불순물 영역들과 저전압 게이트 패턴들을 구비하는 저전압 트랜지스터들 및 고전압 불순물 영역들과 고전압 게이트 패턴들을 구비하는 고전압 트랜지스터들을 형성하는 단계를 포함하되,
    상기 셀 트랜지스터들을 형성하는 단계는 차례로 적층된 부유 게이트 전극, 게이트 층간절연막 및 제어 게이트 전극을 구비하는 비휘발성 메모리 트랜지스터의 셀 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배 선 구조체 형성 방법.
  20. 제 19 항에 있어서,
    상기 저전압 불순물 영역들은 상기 제 1 콘택홀을 차례로 채우는 상기 제 1 플러그 및 상기 제 2 플러그에 의해 상기 금속 배선들에 연결되거나, 상기 제 2 콘택홀을 채우는 상기 제 2 플러그에 의해 상기 금속 배선들에 연결되고,
    상기 고전압 불순물 영역들은 상기 제 1 콘택홀을 차례로 채우는 상기 제 1 플러그 및 상기 제 2 플러그에 의해 상기 금속 배선들에 연결되거나, 상기 제 2 콘택홀을 채우는 상기 제 2 플러그에 의해 상기 금속 배선들에 연결되는 것을 특징으로 하는 반도체 장치의 배선 구조체 형성 방법.
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