KR101764552B1 - 전기 전도 접촉들을 형성하는 반도체 구조체들 및 방법들 - Google Patents

전기 전도 접촉들을 형성하는 반도체 구조체들 및 방법들 Download PDF

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Abstract

일부 실시예들이 전기 전도 접촉들을 형성하는 방법들을 포함한다. 개구는 절연 물질을 통해 전도 구조로 형성된다. 전도 플러그는 개구의 하부 영역 내에 형성된다. 스페이서는 개구의 상부의 측면 주변부를 라이닝하도록, 그리고 플러그의 상부 표면의 내측 부분을 노출되게 남기도록 형성된다. 전도 물질은 플러그의 상측 표면의 내측 부분에 접하게 형성된다. 일부 실시예들은 절연 스택 내에 그리고 구리-함유 물질에 접하는 전도 플러그를 가지는 반도체 구조체들을 포함한다. 스페이서는 플러그의 상측 표면의 외측 부분 위에 있고 상측 표면의 내측 부분 바로 위에 있지 않다. 전도 물질은 플러그의 상측 표면의 내측 부분 위에 있고 스페이서의 내측 측면에 접한다.

Description

전기 전도 접촉들을 형성하는 반도체 구조체들 및 방법들{SEMICONDUCTOR CONSTRUCTIONS AND METHODS OF FORMING ELECTRICALLY CONDUCTIVE CONTACTS}
전기 전도 접촉들을 형성하는 반도체 구조체들 및 방법들.
메모리는 보통 집적 회로 내로 통합된다. 메모리는 예를 들어, 데이터를 저장하기 위한 컴퓨터 시스템들에서 사용될 수 있다.
메모리는 메모리 셀들의 대형 어레이로서 제공될 수 있다. 워드라인들 및 비트라인들은 개별적인 메모리 셀들이 워드라인 및 비트라인의 조합을 통해 고유하게 어드레싱될 수 있도록 어레이에 걸쳐 제공될 수 있다.
수많은 유형의 메모리가 이용 가능하다. 메모리의 예시적인 분류는 기존의 그리고 장래의 데이터 저장 요구들에서의 이용에 관심이 있는, 저항성 랜덤 액세스 메모리(RRAM)이다. RRAM은 서로에 관해 저항이 상이한 두 개 이상의 안정 상태를 가지는 프로그램 가능 물질을 이용한다. RRAM에서 이용될 수 있는 메로리 셀들의 예시적인 유형들은 상 변경 메모리(PCM) 셀들, 프로그램 가능 금속화 셀들(PMC들), 전도성 브릿지 랜덤 액세스 메모리(CBRAM) 셀들, 나노브릿지 메모리 셀들, 전해질 메모리 셀들, 바이너리 옥사이드 셀들, 및 멀티레이어 옥사이드 셀들(예를 들어, 다가 산화물들을 이용하는 셀들)이다. 메모리 셀 유형들은 상호간에 배타적이지 않다. 예를 들어, CBRAM 및 PMC은 분류 세트들이 겹친다.
집적 회로 제조의 계속적인 목적은 집적도를 증가시키는 것(즉, 회로를 보다 작은 크기들로 조정하는 것)이다. 워드라인들 및 비트라인들은 집적도들을 증가시키며 메모리 어레이에 걸쳐 점점 더 빽빽하게 패킹되게 될 수 있다. 워드라인들 및 비트라인들은 메모리 어레이 외부의 회로와 전기적으로 결합되고 판독/기록 동작들 동안 메모리 어레이로 및 그로부터 전기 신호들을 전달하기 위해 이용된다. 그것이 메모리 외부의 회로로부터 워드라인들 및 비트라인들까지 적합한 연결들을 형성하기에 점점 더 어려워진다는 점에서 메모리의 직접도를 증가시키는 것에 있어서의 어려움들이 직면된다. 워드라인들 및 비트라인들에 대한 연결들을 형성하기에 적합한 새로운 아키텍처들, 및 그러한 아키텍처들을 제조하기 위한 방법들을 개발하는 것이 바람직하다. 또한 아키텍처들이 워드라인들 및 비트라인들이 아니라 직접 회로 구성요소들에의 연결들을 형성하기에 적합한 것이 바람직하다.
도 1은 집적 메모리 어레이의 개략적인 상면도이다.
도 2는 도 1의 라인(2-2)에 따른 측단면도이다.
도 3 내지 도 8 및 도 10 내지 도 12는 예시적인 실시예의 다양한 프로세스 단계에서의 반도체 구조체의 개략적인 단면도들이다.
도 9는 도 8의 구조체의 개략적인 상면도이다(도 8의 도면은 도 9의 라인(8-8)에 따른다).
도 13은 도 11의 단계에 후속한 프로세싱 단계에서의 구조체의 개략적인 상면도이다.
도 14는 도 13의 단계에 후속한 프로세싱 단계에서의 구조체의 개략적인 상면도이고, 도 12의 프로세싱 단계에서의 구조체의 개략적인 상면도이다(도 12의 도면은 도 14의 라인(12-12)에 따른다).
도 15 및 도 16은 메모리 어레이를 갖는 도 12의 구조체를 이용하기 위한 예시적인 실시예들의 개략적인 단면도들이다.
도 17 내지 도 20은 다른 예시적인 실시예의 다양한 프로세스 단계들에서의 반도체 구조체의 개략적인 단면도들이다. 도 17의 프로세스 단계는 도 4의 단계에 따를 수 있다.
도 21은 다른 예시적인 실시예의 프로세스 단계에서의 반도체 구조체의 개략적인 단면도이다. 도 21의 프로세스 단계는 도 10의 단계에 따를 수 있다.
도 22는 도 21의 구조체의 개략적인 상면도이며, 도 21의 구조체는 도 22의 라인(21-21)에 따른다.
도 23 및 도 24는 예시적인 실시예에 따라 도 22의 단계에 후속하는 프로세싱 단계들에서 도시된 도 22의 구조체의 개략적인 상면도들이다.
도 25는 도 24의 구조체의 단면도이고, 도 25의 도면은 도 24의 라인(25-25)에 따른다.
일부 실시예들에서, 본 발명은 고 집적 구조체들 및 그러한 고 집적 구조체들에 부수적인 회로 사이에 전기 접촉을 형성하는 새로운 방법들이고, 그러한 방법들에 의해 형성되는 새로운 구조적 구성들을 포함한다. 고 집적 구조체들은 예를 들어, 신호 라인들 및/또는 신호 라인들의 버스들과 같은, 전도성 라인들을 포함할 수 있다. 일부 실시예들에서, 고 집적 구조체들은 액세스 라인들(즉, 워드라인들) 및/또는 데이터 라인들(즉, 비트라인들)을 포함할 수 있다. 예시적인 실시예들이 도 1 내지 도 25를 참조하여 설명된다.
도 1 및 도 2를 참조하면, 예시적인 실시예 메모리 어레이(10)의 부분이 상면도(도 1) 및 측단면도(도 2)로 도시된다. 메모리 어레이는 제1 방향을 따라 연장하는 라인들의 제1 시리즈(12-14), 및 제1 방향과 실질적으로 직교하는 제2 방향을 따라 연장하는 라인들의 제2 시리즈(15-17)를 포함한다. 용어 "실질적으로 직교하는"은 제1 방향 및 제2 방향이 제조 및 측정의 적정한 허용 오차들 내에서 서로에 직교함을 의미한다.
일부 실시예들에서, 라인들의 제1 시리즈(12-14)는 워드라인들에 대응할 수 있고, 라인들의 제2 시리즈(15-17)는 비트라인들에 대응할 수 있으며, 또는 그 역도 또한 같다.
메모리 셀들(18-26)은 워드라인들 및 비트라인들이 서로 교차하는 영역들에 형성된다. 메모리 셀들은 임의의 적합한 구성들을 포함할 수 있고, 일부 실시예들에서 예를 들어, PCM 셀들, PMC 셀들, CBRAM 셀들 등과 같은, RRAM 셀들에 대응할 수 있다. 일부 실시예들에서, 다른 구조체들은 메모리 셀들 옆 워드라인들 및 비트라인들 사이에 있을 수 있다. 예를 들어, 선택 디바이스들(예를 들어, 다이오드들, 트랜지스터, 스위치들 등과 같은)은 메모리 셀들로 그리고/또는 그것들로부터의 누설을 한정하기 위해 메모리 셀들에 인접할 수 있다.
워드라인들 및 비트라인들은 일반적으로 박스들(27-32)로 예시된 접촉들을 통해 주변 회로에 연결된다. 주변 회로는 일반적으로 워드라인들 및 비트라인들보다 루즈한 피치(즉, 보다 덜 고 집적일 것이다)에 있을 것이고, 종래 기술 프로세싱에서는 상대적으로 루즈하게 이격된 주변 회로를 상대적으로 빽빽하게 이격된 워드라인들 및 비트라인들과 전기적으로 결합시키려는 시도에서의 문제들이 직면될 수 있다. 다양한 아키텍처 피처들이 소위 샤크 매듭(shark jaw) 피처들, 계단식 피처들, 소켓 피처들 등을 포함하여, 그러한 결합에 대해 개발되어 왔다. 그러나, 모든 그러한 아키텍처 피처는 실질적인 반도체 리얼 에스테이트를 소모하고, 그에 따라 주변 회로를 워드라인들 및 비트라인들과 결합시키기 위한 새로운 방법들을 개발하는 것이 바람직하다. 다양한 실시예들이 주변 회로와 메모리 어레이의 워드라인들 및 비트라인들 사이의 결합을 수립하기 위해 개발되었지만, 본 출원에서 설명될 다양한 구조들 및 방법들이 다른 애플리케이션들에 적용될 수 있음이 이해되어야 한다. 일부 실시예들에서, 그것은 그러한 결합을 이용하는 디바이스/애플리케이션의 유형에 관계없이, 본 발명에 적절한 결합이다. 일부 애플리케이션들에서, 본 출원에서 설명될 다양한 결합 구조 및 방법은 특히 이를테면 신호 버스들에서 그리고/또는 아날로그 회로에서, 논리적 그리고/또는 아날로그 신호들을 전달하는 라인들을 결합하는 것에 유용할 수 있다.
접촉을 형성하는 예시적인 실시예 방법이 도 3 내지 도 16을 참조하여 설명된다.
도 3은 전기 절연 물질(44) 내에 전기 전도 구조(42)를 포함하는 구조체(40)를 도시한다. 전기 전도 구조는 도 3의 단면도에 관한 페이지에서 그리고 그 밖으로 연장하는 라인의 부분일 수 있고, 일부 실시예들에서 메모리 어레이 주변의 회로에 의해 구성될 수 있다. 도시된 실시예에서, 전기 전도 구조(42)는 제2 전기 전도 물질(48) 주위에 연장하는 제1 전기 전도 물질(46)을 포함한다. 제2 전기 전도 물질(48)은 구리를 포함하거나, 그것으로 본질적으로 구성되거나 구성될 수 있다; 그리고 제1 전기 전도 물질(46)은 제1 물질로부터 전기 절연 물질(44)로의 구리 확산을 방지하기 위한 장벽일 수 있다. 수많은 전기 전도 구리 장벽 물질들이 공지되었고, 그러한 물질들은 예를 들어, 루테늄, 백금, 이리듐, 탄탈륨 등을 포함할 수 있다.
도시된 전기 전도 구조(42)가 두 개의 물질을 포함하지만, 다른 실시예들에서 전기 전도 구조는 단지 단일 전기 전도 조성을 포함할 수 있고, 또 다른 실시예들에서 전기 전도 구조는 둘 보다 많은 물질들을 포함할 수 있다. 또한, 구리가 전기 전도 구조에 적합한 물질로서 설명되지만, 예를 들어, 다양한 금속(예를 들어, 텅스텐, 티타늄 등), 금속-함유 조성물들(예를 들어, 질화 금속, 탄화 금속, 규화 금속 등), 및 전도-도핑 반도체 물질들(예를 들어, 전도-도핑 실리콘, 전도-도핑 게르마늄 등)을 포함하여, 임의의 적합한 물질들이 전기 전도 구조에서 이용될 수 있음이 이해되어야 한다.
전기 절연 물질(44)은 예를 들어, 이산화 규소, 질화 규소, 산화 금속(예를 들어, 산화 알루미늄)을 포함하여, 임의의 적합한 조성물 또는 조성물들의 조합을 포함할 수 있다.
전기 절연 물질(44)은 베이스(50)에 의해 지지된다. 베이스(50)는 반도체 물질을 포함할 수 있고, 일부 실시예들에서 단결정질 규소를 포함하거나, 그것으로 본질적으로 구성되거나, 구성될 수 있다. 일부 실시예들에서, 베이스(50)는 반도체 기판을 포함하도록 간주될 수 있다. 용어 "반도체 기판"은 이에 제한되지는 않으나, 반도체 웨이퍼(단독으로 또는 다른 물질들을 포함하는 조립물들 중 어느 하나), 및 반도체 물질 층들(단독으로 또는 다른 물질들을 포함하는 조립물들 중 어느 하나)과 같은 벌크 반도체 물질들 반도체 물질을 포함하는, 반도체 물질을 포함하는 임의의 구성을 의미한다. 용어 "기판"은 이에 제한되지는 않으나, 위에서 설명된 반도전성 기판들을 포함하는, 임의의 지지 구조를 나타낸다. 일부 실시예들에서, 베이스(50)는 집적 회로 제조와 연관된 하나 이상의 물질을 포함하는 반도체 기판에 대응할 수 있다. 물질들의 일부는 베이스(50)의 도시된 영역 아래에 있을 수 있고, 베이스 및 절연 물질(44) 사이에 있을 수 있고/있거나, 베이스(50)의 도시된 영역에 측 방향으로 인접하여 있을 수 있다; 그리고 예를 들어, 내화 금속 물질들, 장벽 물질들, 확산 물질들, 절연 물질들 등 중 하나 이상에 대응할 수 있다.
전기 절연 장벽 물질(52)은 전도 구조(42) 위에 있고, 구리-함유 물질(48)로부터의 확산을 차단하기 위한 적합한 조성물을 포함한다. 일부 실시예들에서, 장벽 물질(52)은 예를 들어, 실리콘 및 탄소 및 수소를 포함하는 물질과 같은, 매립된 저-k(Blok) 물질을 포함할 수 있다. 장벽 물질(52)은 구조(42)가 구리-함유 물질을 포함하지 않는 실시예들에서 생략될 수 있다.
전기 절연 물질(54)은 물질(52) 위에 있다. 물질(54)은 임의의 적합한 조성물 또는 조성물들의 조합을 포함할 수 있고; 일부 실시예들에서 이산화 규소를 포함하거나, 그것으로 본질적으로 구성되거나, 구성될 수 있다. 일부 실시예들에서, 물질들(52 및 54)은 스택(55)으로서 함께 간주될 수 있다.
탄소-함유 물질(56)은 절연 물질(54) 위에 있다. 탄소-함유 물질(56)은 예를 들어, 투명한 탄소를 포함할 수 있다.
패터닝된 마스킹 물질(58)은 카본-함유 물질(56) 위에 있다. 마스킹 물질(58)은 임의의 적합한 조성물 또는 조성물들의 조합을 포함할 수 있고, 일부 실시예들에서 포토리소그라피로 패터닝된 포토레지스트를 포함할 수 있다.
개구(60)는 패터닝된 마스킹 물질(58)을 통해 연장하고, 그러한 개구는 전도 구조(42) 바로 위에 있다.
도 4를 참조하면, 개구(60)는 하나 이상의 적합한 에치(etch)를 이용하여 스택(55)을 통해 전이되고, 물질들(56 및 58)(도 3)이 제거된다. 도시된 실시예에서, 개구는 물질들(52 및 54)을 따르는 수직 측벽들이나, 다른 실시예들에서 측벽들은 테이퍼링되거나 그 외 비-수직적일 수 있다. 일부 실시예들에서, 제1 에치는 물질(54)을 통해 연장하기 위해 이용될 수 있고, 제2 에치는 물질(52)을 통해 연장하기 위해 이용될 수 있으며, 제2 에치는 물질(54) 아래에 리세스들(recesses) 또는 공동들(미도시)을 형성할 수 있다. 이와 관계없이, 개구(60)는 전도 구조(42)의 상측 표면(61)을 노출시킨다. 도시된 실시예에서, 노출된 상측 표면은 구리-함유 물질(48)의 상측 표면에 대응한다.
도 5를 참조하면, 전기 전도 물질(62)은 개구(60) 내에 그리고 전도 구조(42)의 상측 표면(61)의 노출된 영역에 바로 접하여 형성된다. 도시된 실시예에서, 전기 전도 물질은 단지 개구(60) 내에 있고, 절연 물질(54)의 상측 표면에 걸치지 않는다. 다른 실시예들에서, 전도 물질(62)은 개구(60) 내 뿐만 아니라 물질(54)의 상측 표면에 걸쳐 연장할 수 있다. 전도 물질(62)은 임의의 적합한 조성물 또는 조성물들의 조합을 포함할 수 있고; 일부 실시예들에서 다양한 물질(예를 들어, 텅스텐, 티타늄 등), 금속-함유 조성물들(예를 들어, 질화 금속, 탄화 금속, 규화 금속 등), 및 전도-도핑 반도체 물질들(예를 들어, 전도-도핑 실리콘, 전도-도핑 게르마늄 등) 중 하나 이상을 포함하거나, 그것들로 본질적으로 구성되거나, 구성될 수 있다. 일부 실시예들에서, 전도 물질(62)은 질화 티탄을 포함하거나, 그것으로 본질적으로 구성되거나, 구성될 수 있다. 질화 티탄의 장점은 그러한 것이 구리-함유 물질에 잘 부착될 수 있다는 것이다.
도 6을 참조하면, 전기 전도 물질(62)이 개구(60) 내에 리세싱된다. 그러한 리세싱은 예를 들어, 습식 에칭 및 건식 에칭 중 하나 또는 양자를 포함하여, 임의의 적합한 에치 또는 에치들의 조합을 통해 둘러싸일 수 있다. 리세싱된 물질(62)은 개구(60)의 하부 영역(64) 내에 있는 것으로, 그리고 개구의 상부 영역(66)이 빈 채로 있게 남기는 것으로 간주될 수 있다. 일부 실시예들에서, 리세싱된 물질(62)은 개구(60)의 하부 영역(64) 내에 플러그(68)를 형성하는 것으로 간주될 수 있다.
도시된 실시예에서, 리세싱된 물질(62)은 실질적으로 평평한 상측 표면을 가진다. 다른 실시예들에서, 상측 표면은 오목하거나, 볼록하거나, 또는 울퉁불퉁한 높낮이를 가질 수 있다. 만약 높낮이가 그 안에서 연장하는 핀홀들 또는 공극들을 가진다면, 추가적인 프로세싱이 그러한 피처들을 제거하기 위해 이용될 수 있다. 예를 들어, 평탄화(예를 들어, 화학-기계적 폴리싱)가 물질(62)의 리세싱 전에 물질(62)에 걸쳐 수행될 수 있다.
도 7을 참조하면, 스페이서 물질(70)이 절연 물질(54)의 상측 표면을 가로질러 그리고 개구(60) 내에 형성된다. 스페이서 물질은 개구의 상측 영역(66)의 측벽들 및 하부를 라이닝(lining)한다. 스페이서 물질(70)은 임의의 적절한 적합한 또는 조성물들의 조합을 포함할 수 있고, 일부 실시예들에서 전기적으로 절연일 수 있다. 예를 들어, 스페이서 물질(70)은 이산화 규소 또는 질화 규소를 포함하거나, 그것으로 본질적으로 구성되거나, 구성될 수 있다.
도 8을 참조하면, 스페이서 물질(70)은 개구(60)의 상측 영역(66)의 측면 주변부(67)를 라이닝하는 스페이서(72)를 형성하기 위해 이방성으로 에칭된다. 스페이서는 개구의 하측 영역(64)에 관하여 개구(60)의 상측 영역(66)을 좁힌다.
도 9는 도 8의 구성의 상면도를 도시하고, 폐쇄된 형상을 가지는 개구(60)를 도시한다(개구는 도시된 실시예에서 원 형상을 가지나, 개구는 다른 실시예들에서, 예를 들어, 타원형, 정사각형, 직사각형, 다각형, 복잡한 곡선 등을 포함하는, 다른 형상들을 가질 수 있다).
도 8을 참조하면, 스페이서(70)는 플러그(68)의 상측 표면(71)의 외측 부분(73) 위에 있고, 상측 표면(71)의 내측 부분(75)을 노출되게 남긴다. 스페이서는 내측 측면(77)을 가진다.
도 10을 참조하면, 전기 전도 물질(74)은 개구(60)의 라이닝된 상측 영역(66) 내에 그리고 플러그(68)의 상측 표면(71)의 내측 부분(75)에 바로 접하게 형성된다. 전기 전도 물질(74)은 또한 스페이서(72)의 내측 측면(77)에 접하고 도시된 실시예에서 절연 물질(54)의 상측 표면에 걸쳐 연장한다.
전기 전도 물질(74)은 임의의 적합한 조성물 또는 조성물들의 조합을 포함할 수 있고; 일부 실시예들에서 다양한 물질(예를 들어, 텅스텐, 티타늄 등), 금속-함유 조성물들(예를 들어, 질화 금속, 탄화 금속, 규화 금속 등), 및 전도-도핑 반도체 물질들(예를 들어, 전도-도핑 실리콘, 전도-도핑 게르마늄 등) 중 하나 이상을 포함하거나, 그것들로 본질적으로 구성되거나, 구성될 수 있다. 일부 실시예들에서, 물질(74)은 텅스텐을 포함하거나, 그것으로 본질적으로 구성되거나, 구성될 수 있다. 텅스텐은 일부 실시예들에서 텅스텐이 상대적으로 고 전도성이고, 고 전도성을 가지는 일부 다른 금속들보다 비용 효율이 높을 수 있다는 점에서 바람직할 수 있다. 물질(74)이 동종인 것으로 도시되지만, 다른 실시예들에서(미도시), 전도 물질(74)은 두 개 이상의 별개의 전기 전도 조성물들을 포함할 수 있다. 예를 들어, 물질(74)은 텅스텐 및 티타늄을 포함할 수 있다. 일부 애플리케이션들에서, 물질(74)은 티타늄 위에 텅스텐을 포함할 수 있고, 티타늄은 물질(62)에 직접 접하고 텅스텐은 티타늄에 직접 접한다. 그러한 애플리케이션들들에서, 텅스텐 및 티타늄 양자는 개구(60)의 라이닝된 상측 영역(66) 내로 연장할 수 있다.
도 11을 참조하면, 화학-기계적 폴리싱(CMP) 및/또는 다른 적합한 평탄화가 절연 물질(54) 위에서 전도 물질(74)을 제거하기 위해, 그리고 물질들(54, 70 및 74)에 걸쳐 연장하는 평탄화된 상측 표면(79)을 형성하기 위해 이용된다. 일부 종래 프로세스들에서의 어려움은 전기 전도 TiN 스트링거들(stringers)을 생성하지 않고 회로(예를 들어, 워드라인들 및/또는 비트라인들)를 연결하는 것의 제조 동안 TiN을 에칭하거나 그 외 프로세싱하는 것이 어려울 수 있다는 점이다. 그러한 스트링거들은 전도 구조들에 걸쳐 쇼트들(shorts)을 생성하여, 집적 회로의 운전성을 파기할 수 있다. 예시된 실시예에서, TiN의 그러한 프로세싱이 회피될 수 있다. 구체적으로, 만약 TiN-함유 플러그(68)가 구리에의 부착을 위해 이용된다면, 그러한 플러그는 물질(74) 아래에 리세싱된다. 따라서, 그것은 TiN-함유 플러그(68)가 아니라, 단지 회로를 연결하는 것의 제조 동안 후속 프로세싱에 노출되는 물질(74)이다.
도 12을 참조하면, 전기 전도 물질(76)이 평탄화된 표면(79) 위에 형성되고 전기 전도 라인(80)으로 패터닝된다. 전기 전도 물질(76)은 예를 들어, 다양한 금속, 금속-함유 조성물 및 전도-도핑 반도체 물질 중 하나 이상을 포함하는, 임의의 적합한 전기 전도 물질을 포함할 수 있다. 일부 실시예들에서, 라인(80)은 워드라인 또는 비트라인에 대응할 수 있고, 메모리 어레이로 연장할 수 있다(도 15 및 도 16을 참조하여 보다 상세하게 설명될 바와 같이).
일부 실시예들에서, 도 12의 구조체는 도 12의 단면을 따라 제1 폭(W1)을 가지는 전기 전도 플러그(68)를 포함하는 것으로 간주될 수 있다. 플러그의 상측 표면(71)은 스페이서(72)에 의해 커버되는 외측 부분(73), 스페이서에 의해 커버되지 않고, 전도 물질(74)에 바로 접하는 내측 부분(75)을 포함한다. 내측 부분(75) 및 전도 물질(74)은 도 12의 단면에 따른 폭들, W2를 가지고; 이는 제1 폭(W1)보다 작은 제2 폭에 대응한다. 일부 실시예들에서, 제2 폭(W2)은 W1의 약 50% 내지 약 90%의 범위 내에 있을 수 있다.
라인으로의 물질(76)의 패터닝은 임의의 적합한 프로세싱에 의해 실현될 수 있다. 도 13 및 도 14는 구조체(40)의 상면도를 도시하고, 라인(80)을 형성하기 위한 예시적인 프로세스를 설명한다. 도 13은 구조체(40)의 상면 전체에 걸쳐 형성되는 전도 물질(76)을 도시하고, 점선 뷰로 전도 물질(74)의 외측 에지를 개략적으로 예시한다(점선 뷰는 물질(74)이 물질(76) 옆에 있음을 표시한다).
도 14는 도 13의 단계에 후속하는 프로세싱 단계에서의 구조체(40)를 도시한다(그리고 구체적으로, 도 12를 참조하여 위에서 설명된 프로세싱 단계에서의 구조체를 도시한다). 도 14는 물질들(54 및 74)에 걸쳐 연장하는 라인(80)으로 패터닝되는 물질(76)을 도시한다. 라인(80)의 패터닝은 패터닝된 마스크(미도시) 및 물질(76)을 통해 마스크로부터 패턴을 전달하기 위한 하나 이상의 적합한 에치들을 이용하여 실현될 수 있다. 마스크는 포토리소그라피로 패터닝된 포토레지스트, 및/또는 피치-멀티플리케이션 방법론들과 연관된 물질들을 포함할 수 있다. 따라서, 라인(80)은 리소그래픽 크기들로 또는 서브 리소그래픽 크기들로 형성될 수 있다. 도시된 라인(80)은 라인들의 시리즈 중 하나일 수 있고, 예를 들어, 메모리 어레이에 걸쳐 연장하는 비트라인들의 시리즈의 예시적인 비트라인, 또는 메모리 어레이에 걸쳐 연장하는 워드라인들의 시리즈의 예시적인 워드라인일 수 있다. 도 14의 상면도는 라인(80)이 예시적인 실시예에서 전도 물질(74)의, 제2 폭(W2)보다 큰 제3 폭(W3)으로 구성됨을 도시한다(즉, 라인(80)은 물질(74)을 포함하는 접촉의 상측 표면보다 넓다). 일부 실시예들에서, 라인들 및 접촉부들의 상측 표면들이 서로 유사한 폭들을 갖는 경우에 있을 수 있는 것보다 좁은 접촉부들의 상측 표면들에 보다 넓은 라인들을 정렬하는 것에 있어서 해로운 오정렬 에러들의 위험이 적게 있을 수 있다.
도 15는 도 1 및 도 2를 참조하여 위에서 설명된 유형의 메모리 어레이(10)의 부분과 조합되는 구조(40)를 도시하고, 구체적으로 메모리 어레이(10)에 걸쳐 연장하는 워드라인(12)으로 구성되는 라인(80)을 도시한다. 예시된 워드라인은 메모리 셀(20) 아래에 연장하고, 워드라인의 도시된 영역이 또한 비트라인(17) 아래에 있다. 도시된 실시예에서, 워드라인(12)은 전기 전도 물질(74) 및 전기 전도 플러그(68)를 포함하는 전기 접촉부(82)를 통해 전도 구조(42)에 전기적으로 연결된다. 구조(42)는 도 1을 참조하여 위에서 설명된 주변 회로(27)의 영역에 대응할 수 있다.
도 16은 라인(80)이 이제 메모리 어레이(10)에 걸쳐 연장하는 비트라인(17)으로 구성되는 부분임을 제외하고, 도 15의 구성과 유사한 구성을 도시한다. 비트라인은 전기 전도 물질(74) 및 전기 전도 플러그(68)를 포함하는 전기 접촉부(82)를 통해 전도 구조(42)에 전기적으로 결합된다. 도 16의 구조(42)는 도 1을 참조하여 위에서 설명된 주변 회로(32)의 영역에 대응할 수 있다.
워드라인들 및/또는 비트라인들을 전기 전도 구조들(예를 들어, 구조(42))에 연결하기 위한 도 15 및 도 16의 전기 접촉부들을 이용하는 것의 이점은 접촉부들이 워드라인들 및 비트라인들과 동일한 피치 상에 형성될 수 있다는 점이다. 접촉부들의 하부에서의 보다 넓은 전도 물질(구체적으로, 플러그(68)의 전도 물질)의 이용은 좁은 개구의 하부에 물질을 형성하는 것과 비교하여 넓은 개구의 하부에 물질을 형성하는 것이 보다 용이할 수 있다(구체적으로, 보다 높은 종횡비를 가지는 개구에 물질을 형성하는 것과 비교하여 보다 낮은 종횡비를 가지는 개구 내에 전도 물질을 형성하는 것이 보다 용이할 수 있다)는 점에서, 프로세싱을 단순화할 수 있다. 또한, 접촉부들의 상부에 좁아진 전도 물질(구체적으로, 물질(74))은 접촉부가 빽빽하게 피치된 워드라인들 및 비트라인들과 동일한 피치에 꼭 맞을 수 있는 좁은 상측 크기들로 형성되게 한다. 따라서, 서로에 관해 상이한 단면 폭들을 갖는 두 개의 전도 물질(68 및 74)을 가지는 접촉부들의 이용은 종래 방법들과 비교하여 바람직할 수 있다.
도 5 내지 도 12의 실시예는 단지 단일 물질(예를 들어, 질화 티탄)로 구성된 전도 플러그(68)를 이용한다. 다른 실시예들에서 유사한 전도 플러그가 두 개 이상의 상이한 전기 전도 물질을 포함하도록 형성될 수 있다. 예를 들어, 도 17 내지 도 20은 전도 플러그가 두 개의 상이한 전기 전도 물질을 포함하도록 형성되는 실시예를 설명한다.
도 17을 참조하면, 일부 실시예들에서 도 4의 단계에 따를 수 있는 프로세싱 단계에서의 구조체(40a)가 도시된다. 구조체(40a)는 절연 물질(54)의 상측 표면에 걸쳐 그리고 개구(60) 내에 형성되는 제1 전기 전도 물질(90)을 포함한다. 물질(90)은 개구(60)를 라이닝하고, 전기 전도 구조(42)의 상측 표면(61)에 바로 접한다. 전기 전도 물질(90)은 예를 들어, 다양한 금속, 금속-함유 조성물, 및 전도-도핑 반도체 물질 중 하나 이상을 포함하는, 임의의 적합한 조성물 또는 조성물들의 조합을 포함할 수 있다. 일부 실시예들에서, 물질(90)은 그러한 것이 구리-함유 물질(48)의 상측 표면에 양호한 부착을 제공할 수 있다는 점에서, 질화 티탄으로 구성되는 것이 바람직할 수 있다.
전기 전도 물질(92)은 물질(90) 위에 형성되고, 개구(60)를 충전한다. 물질(92)은 예를 들어, 다양한 금속, 금속-함유 물질, 및 전도-도핑 반도체 물질 중 하나 이상을 포함하는, 임의의 적합한 조성물 또는 조성물들의 조합을 포함할 수 있다. 일부 실시예들에서, 물질(92)은 그러한 것이 양호한 전도성을 제공할 수 있다는 점에서, 텅스텐으로 구성될 수 있다.
도 18을 참조하면, 물질들(90 및 92)은 개구의 상부 영역(66)을 빈 채로 남기면서, 개구의 하부 영역(64)에 플러그(68a)를 형성하도록 개구(60) 내에 리세싱된다. 도 18의 플러그(68a)는 플러그(68a)가 두 개의 물질을 포함하는 한편 플러그(68)는 단지 단일 물질을 포함한다는 점을 제외하고, 도 6을 참조하여 위에서 설명된 플러그(68)와 유사하다. 일부 실시예들에서, 플러그(68a)의 두 개의 물질(90 및 92) 양자는 금속-함유 물질일 수 있다. 플러그(68a)가 두 개의 물질을 포함하는 것으로 도시되지만, 다른 실시예들에서 플러그는 둘보다 많은 물질을 포함할 수 있고; 일부 실시예들에서 플러그는 둘보다 많은 금속-함유 물질들을 포함할 수 있다.
일부 실시예들에서, 예시된 플러그(68a)는 구리-함유 물질(48)의 상측 표면(61)에 바로 접하는 질화 티탄으로 구성되는 물질(90)을 포함하고, 질화 티탄 물질(90)에 바로 접하는 텅스텐으로 구성되는 물질(92)을 포함한다.
도시된 실시예에서, 리세싱된 물질들(90 및 92)은 함께 실질적으로 평평한 상측 표면을 가진다. 다른 실시예들에서, 상측 표면은 오목하거나, 볼록하거나, 또는 울퉁불퉁한 높낮이를 가질 수 있다. 만약 높낮이가 그 안에서 연장하는 핀홀들 또는 공극들을 가진다면, 추가적인 프로세싱이 그러한 피처들을 제거하기 위해 이용될 수 있다. 예를 들어, 평탄화(예를 들어, 화학-기계적 폴리싱)가 물질들(90 및 92)의 리세싱 전에 물질(92)에 걸쳐 수행될 수 있다.
도 19를 참조하면, 도 7 내지 도 11을 참조하여 위에서 설명된 프로세싱과 유사한 프로세싱이 플러그(68a)의 상측 표면의 외측 부분 위에 스페이서(72)를 형성하기 위해, 그리고 플러그(68a)의 상측 표면의 외측 부분에 바로 접하는 전기 전도 물질(74)을 형성하기 위해 이용될 수 있다. 플러그(68a) 및 물질(74)은 함께 도 15 및 도 16을 참조하여 위에서 설명된 접촉부(82)와 유사한 전기 전도 접촉부(82a)를 형성한다. 도 19의 구조체는 평탄화된 상측 표면(79)을 가진다.
도 20을 참조하면, 도 12 내지 도 14를 참조하여 위에서 설명된 프로세싱과 유사한 프로세싱이 평탄화된 표면(79) 위에 물질(76)의 전도 라인(80)을 형성하기 위해 이용될 수 있다. 그러한 전도 라인은 전기 전도 접촉부(82a)를 통해 전기 전도 구조(42)에 전기적으로 결합될 수 있다.
도 12의 단일 물질 플러그(68)는 일부 애플리케이션들에서 바람직할 수 있는, 도 20의 멀티-물질 플러그(68a)를 제조하는 것보다 단순할 수 있다. 그에 반해, 도 20의 멀티-물질 플러그(68a)는 특정한 애플리케이션들에 대해 조정될 수 있고, 예를 들어, 일부 애플리케이션들에서 바람직할 수 있는, 도 12의 단일 물질 플러그(68)에 관해 개선된 전도성을 가질 수 있다.
일부 실시예들에서, 물질(74)은 두 개 이상의 별개의 조성물을 포함할 수 있고, 그러한 조성물들은 두 개 이상의 별개의 조성물로 플러그(68a)를 형성하기 위해 도 17 및 도 18에 설명된 프로세싱과 유사한 프로세싱을 이용하여 개구(60)의 상측 부분(66)(예를 들어, 도 8에 도시된) 내에 형성될 수 있다.
도 3 내지 도 20의 프로세싱은 전기 전도 라인(80)(도 12)을 형성하기 전 물질(54)의 상측 표면(도 10) 위에서 전도 물질(74)(도 10)을 제거한다. 다른 프로세싱에서, 전도 물질(74)은 전기 전도 라인의 부분으로서 물질(54) 위에 남을 수 있다. 그러한 다른 프로세싱의 예가 도 21 내지 도 25를 참조하여 설명된다.
도 21을 참조하면, 일부 실시예들에서 도 10의 단계에 따를 수 있는 프로세싱 단계에서의 구조체(40b)가 도시된다. 구조체는 전기 절연 물질(54)에 걸쳐, 또한 개구(60) 내에 연장하는 물질(74)을 포함한다. 절연 물질(54) 위 물질(74)의 부분은 도 10의 프로세싱 단계에 관해 박막화되었다. 그러한 박막화는 CMP와 같은, 평탄화를 이용하여 실현될 수 있다. 물질(74)의 박막화는 일부 실시예들에서 생략될 수 있다.
도 22는 도 21의 구조체의 상면도를 도시하고, 구조체의 상측 표면 전체에 걸쳐 연장하는 물질(74)을 도시한다. 스페이서(72)의 외측 주변부는 도 22에서 점선 뷰로 도시된다.
도 23을 참조하면, 비트라인들 및 워드라인들에 이용되는(예를 들어, 도 12의 라인(80)에 이용되는) 전기 전도 물질(76)은 구조체(40b)의 상측 표면에 걸쳐 형성되고, 그에 따라 도 21 및 도 22의 물질(74) 위에 형성된다.
도 24 및 도 25를 참조하면, 물질들(76 및 74)은 도 12의 라인(80)과 유사한 라인(100)으로 패터닝된다. 그러한 패터닝은 도 13 및 도 14를 참조하여 위에서 설명된 방법론과 유사한 방법론으로 실현될 수 있다. 라인(100)은 도 15 및 도 16을 참조하여 위에서 설명된 바와 같은 메모리 어레이들에서의 라인(80)의 이용과 유사한, 메모리 어레이의 비트라인 또는 워드라인으로서 이용될 수 있다. 일부 실시예들에서, 라인(100)은 개구(60) 내 전기 전도 물질(74)의 영역(102)에 걸쳐 연장하는 전기 전도 물질(74 및 76)을 포함하는 것으로 간주될 수 있다. 전기 전도 물질(74)의 그러한 영역은 전기 전도 플러그(68)와 함께, 라인(100)을 전기 전도 구조(42)와 전기적으로 결합시키는 전기 전도 접촉부(82b)를 형성한다.
스페이서(72)는 도 24에 개략적으로 예시되고, 개구(60)의 좁아진 상측 영역은 그러한 스페이서에 의해 측 방향으로 포함되는 것으로 개략적으로 도시된다. 개구(60)의 좁아진 상측 영역은 제1 폭(W4)을 가지고, 라인(100)은 그러한 제1 폭보다 큰, 제2 폭(W5)을 가진다. 일부 실시예들에서, 라인(74)은 피치에 따라 형성되는 도전 라인들의 시리즈의 대표이고; 제1 폭(W4)은 그러한 피치의 1/2보다 작을 수 있다. 이는 예를 들어, 비트라인 애플리케이션들, 신호 버스 애플리케이션들 등을 포함하여, 수많은 애플리케이션에서 유익할 수 있다.
도 21 내지 도 25의 프로세싱이 단일 물질을 가지는 플러그(68)(즉, 도 12의 실시예에서 설명되는 유형의 플러그)를 이용하여 설명되지만, 유사한 프로세싱이 두 개 이상의 물질을 가지는 플러그들(예를 들어, 도 20의 실시예에 설명된 유형의 플러그(68a))을 가지고 이용될 수 있다. 또한, 물질(74)이 단일 동종 조성물을 포함하는 것으로 도시되지만, 다른 실시예들에서 물질(74)은 두 개 이상의 별개의 조성물을 포함할 수 있다.
위에서 설명된 다양한 실시예들은 접촉부 성능 및 크기들의 개선된 균일성이 종래 프로세싱으로 실현되는 것보다 웨이퍼에 걸쳐 실현되게 할 수 있고, 종래 아키텍처들에서의 그러한 결합과 연관된 샤크 매듭 구조들 또는 다른 아키텍처들에서 반도체 리얼 에스테이트를 소모하지 않고 빽빽하게 피치된 구조들 및 보다 루즈하게 피치된 구조들 간 전기 결합을 가능하게 할 수 있다.
위에서 논의된 전자 구조들은 전자 시스템들 내로 통합될 수 있다. 그러한 전자 시스템들은 예를 들어, 메모리 모듈들, 디바이스 드라이버들, 파워 모듈들, 통신 모뎀들, 프로세서 모듈들, 및 애플리케이션-특정 모듈들에서 사용될 수 있고, 멀티레이어, 멀티칩 모듈들을 포함할 수 있다. 전자 시스템들은 예를 들어, 클록들, 텔레비전들, 셀 폰들, 개인용 컴퓨터들, 자동차들, 산업 제어 시스템들, 항공기 등과 같은, 광범위한 시스템 중 임의의 시스템일 수 있다.
다르게 특정되지 않는 한, 본 출원에서 설명된 다양한 물질, 재료, 조성물 등은 예를 들어, 원자 층 증착(ALD), 화학적 기상 증착(CVD), 물리적 기상 증착(PVD) 등을 포함하여, 현재 공지되거나 아직 개발되지 않은, 임의의 적합한 방법론들로 형성될 수 있다.
도면들에서 다양한 실시예들의 특정한 배향은 단지 예시적인 목적들을 위함이고, 실시예들은 일부 애플리케이션들에서 도시된 배향에 관해 회전될 수 있다. 본 출원에 제공된 설명, 및 다음 청구항들은 구조들이 도면들의 특정한 배향에 있는지, 또는 그러한 배향에 관해 회전되는지에 관계없이, 다양한 피처 간에 설명된 관계들을 가지는 임의의 구조들과 관련된다.
첨부된 예시들의 단면도들은 단지 단면들의 평면들 내의 피처들을 도시하고, 도면들을 단순화하기 위해 단면의 평면들 뒤 물질들을 도시하지 않는다.
구조가 다른 구조 "상에" 또는 "접하여" 있는 것으로 위에서 지칭될 때, 그것은 다른 구조 상에 바로 있는 것이거나 개재되는 구조들이 또한 존재할 수 있다. 그에 반해, 구조가 다른 구조 "상에 바로" 또는 "바로 접하여" 있는 것으로 지칭될 때에는, 어떠한 개재되는 구조들도 존재하지 않는다. 구조가 다른 구조에 "연결되는" 또는 "결합되는" 것으로 지칭될 때, 그것은 다른 구조에 직접 연결되거나 결합되는 것일 수 있거나, 개재되는 구조들이 존재할 수 있다. 그에 반해, 구조가 다른 구조에 "직접 연결되는" 또는 "직접 결합되는" 것으로 지칭될 때에는, 어떠한 개재되는 구조들도 존재하지 않는다. 구조는 그것의 적어도 부분이 다른 구조와 수직으로 정렬될 때 다른 구조 "바로 위"에 있다; 그리고, 그에 반해, 상기 다른 구조와 수직으로 정렬되지 않고 다른 구조 "위에" 있을 수 있다.
일부 실시예들은 전기 전도 접촉을 형성하는 방법을 포함한다. 개구는 전기 절연 물질을 통해 전기 전도 구조로 형성된다. 전기 전도 플러그는 개구의 하부 영역 내에 형성된다. 스페이서는 개구의 상측 영역의 측면 주변부를 라이닝하도록 형성된다. 스페이서는 전기 전도 플러그의 상측 표면의 외측 부분 위에 있고 상측 표면의 내측 부분을 노출되게 남긴다. 전기 전도 물질은 구의 라이닝된 상측 영역 내에 그리고 전기 전도 플러그의 상측 표면의 내측 부분에 바로 접하게 형성된다. 전기 전도 라인은 개구 내에 전기 절연 물질 및 전기 전도 물질에 걸쳐 연장하도록, 그리고 개구 내에 전기 전도 물질과 전기적으로 결합되도록 형성된다.
일부 실시예들은 전기 전도 접촉을 형성하는 방법을 포함한다. 스택은 구리-함유 물질 위에 제공된다. 스택은 전기 절연 구리 장벽 물질 위에 전기 절연 물질을 포함한다. 개구는 스택을 통해 구리-함유 물질로 형성된다. 전기 전도 플러그는 개구의 하부 영역 내에 형성된다. 스페이서는 개구의 상측 영역의 측면 주변부를 라이닝하도록 형성된다. 스페이서는 전기 전도 플러그의 상측 표면의 외측 부분 위에 있고 상측 표면의 내측 부분을 노출되게 남긴다. 전기 전도 물질은 구의 라이닝된 상측 영역 내에 그리고 전기 전도 플러그의 상측 표면의 내측 부분에 바로 접하게 형성된다.
일부 실시예들은 전기 전도 접촉을 형성하는 방법을 포함한다. 개구는 전기 절연 물질을 통해 전기 전도 물질로 형성된다. 전기 전도 플러그는 개구의 하부 영역 내에 형성된다. 스페이서는 개구의 상측 영역을 좁히기 위해 개구의 상측 영역의 측면 주변부를 따라 형성된다. 스페이서는 전기 전도 플러그의 상측 표면의 외측 부분 위에 있고 상측 표면의 내측 부분을 노출되게 남긴다. 전기 전도 물질은 전기 절연 물질 위에 그리고 개구의 좁혀진 상측 영역 내에 형성된다. 전기 전도 물질은 전기 전도 플러그의 상측 표면의 내측 부분에 바로 접한다. 전기 전도 물질은 스택에 걸쳐 그리고 개구 내 전기 전도 물질의 영역에 걸쳐 연장하는 라인으로 패터닝된다.
일부 실시예들은 전기 전도 접촉을 형성하는 방법을 포함한다. 개구는 전기 절연 물질을 통해 전기 전도 물질로 형성된다. 전기 전도 플러그는 개구의 하부 영역 내에 형성된다. 스페이서는 개구의 상측 영역을 좁히기 위해 개구의 상측 영역의 측면 주변부를 따라 형성된다. 스페이서는 전기 전도 플러그의 상측 표면의 외측 부분 위에 있고 상측 표면의 내측 부분을 노출되게 남긴다. 전기 전도 물질은 전기 절연 물질 위에 그리고 개구의 좁혀진 상측 영역 내에 형성된다. 전기 전도 물질은 전기 전도 플러그의 상측 표면의 내측 부분에 바로 접한다. 평탄화된 표면은 전기 전도 물질 및 전기 절연 물질에 걸쳐 연장하도록 형성된다.
일부 실시예들은 전기 전도 구조 위에 그리고 바로 접하여 전기 전도 플러그를 가지는 반도체 구조체를 포함한다. 전기 전도 플러그는 단면을 따라 제1 폭을 가진다. 전기 절연 스페이서는 전기 전도 플러그 위에 있고 그것에 바로 접한다. 스페이서는 전기 전도 플러그의 상측 표면의 외측 부분 바로 위에 있고 전기 전도 플러그의 상측 표면의 내측 부분 바로 위에 있지 않다. 내측 부분은 단면을 따라 제2 폭을 가진다. 제2 폭은 제1 폭보다 작다. 스페이서 및 전기 전도 플러그는 전기 절연 물질에 접하는 외부 측면들을 가진다. 전기 전도 물질은 전기 전도 플러그의 상측 표면의 내측 부분 위에 있고 그리고 그것에 바로 접하고, 스페이서의 내측 측면에 바로 접한다. 전기 전도 라인은 전기 절연 물질 및 전기 전도 물질에 걸쳐 연장하고, 전기 전도 물질 및 전기 전도 플러그를 통해 전기 전도 구조에 전기적으로 결합된다.
일부 실시예들은 구리-함유 물질 위에 스택을 가지는 반도체 구조체를 포함한다. 스택은 전기 절연 구리 장벽 물질 위에 전기 절연 물질을 포함한다. 전기 전도 플러그는 스택 내에 있고 그리고 구리-함유 물질에 바로 접한다. 전기 절연 스페이서는 스택 내에 있다. 전기 절연 스페이서는 전기 전도 플러그의 상측 표면의 외측 부분 위에 있고 그리고 그것에 바로 접하고 상측 표면의 내측 부분 위에 바로 있지 않다. 전기 전도 물질은 전기 전도 플러그의 상측 표면의 내측 부분 위에 있고 그리고 그것에 바로 접한다. 전기 전도 물질은 스페이서의 내측 측면에 바로 접한다.

Claims (35)

  1. 삭제
  2. 반도체 구조체로서,
    구리-함유 물질 위에 있는 스택으로서, 절연 구리 장벽 물질 위에 제1 절연 물질을 포함하는, 상기 스택;
    상기 스택 내에 있고 그리고 상기 구리-함유 물질에 바로 접하는 전도 플러그;
    상기 스택 내에 있는 절연 스페이서로서, 상기 전도 플러그의 상측 표면의 외측 부분 위에 있고 그리고 그것에 바로 접하며 상기 상측 표면의 내측 부분 위에 바로 있지 않은, 상기 절연 스페이서; 및
    상기 전도 플러그의 상기 상측 표면의 상기 내측 부분 위에 있고 그리고 그것에 바로 접하는 전도 물질로서; 상기 스페이서의 내측 측면에 바로 접하는, 상기 전도 물질을 포함하고;
    상기 전도 플러그는 상기 구리-함유 물질에 바로 접하는 질화 티탄을 포함하고, 상기 질화 티탄에 바로 접하는 텅스텐을 포함하며,
    상기 구리-함유 물질은 실리콘-함유 베이스에 의해 지지되는 반도체 구조체.
  3. 청구항 2에 있어서, 상기 절연 스페이서는 이산화 규소를 포함하는 반도체 구조체.
  4. 청구항 2에 있어서, 상기 절연 스페이서는 질화 규소를 포함하는 반도체 구조체.
  5. 청구항 2에 있어서, 상기 전도 물질은 금속을 포함하는 반도체 구조체.
  6. 삭제
  7. 반도체 구조체로서,
    제1 전도 물질 위에 있는 스택으로서, 상기 스택은 제1 절연 물질 위에 제2 절연 물질을 포함하고; 상기 제1 절연 물질 및 상기 제2 절연 물질은 서로 조성이 상이한, 상기 스택;
    상기 스택 내에 그리고 상기 제1 전도 물질 상에 있는 전도 플러그로서, 상기 제1 절연 물질 및 상기 제2 절연 물질 양자에 바로 접하는 측면 측벽을 가지는, 상기 전도 플러그;
    상기 전도 플러그의 상측 표면의 외측 부분 위에 있고 그리고 그것에 바로 접하며 상기 상측 표면의 내측 부분 바로 위에 있지 않은 절연 스페이서로서, 상기 스택의 상기 제2 절연 물질에 바로 접하고 상기 스택의 상기 제1 절연 물질에 바로 접하지 않는 외측 측면을 가지는, 상기 절연 스페이서;
    상기 전도 플러그의 상기 상측 표면의 상기 내측 부분 위에 있고 그리고 그것에 바로 접하는 제2 전도 물질로서; 상기 스페이서의 내측 측면에 바로 접하고; 상기 스택의 상측 표면을 따라 연장하고 전도 라인의 하측 부분을 형성하는, 상기 제2 전도 물질; 및
    상기 제2 전도 물질 바로 위에 그리고 그것을 따라 있고 상기 전도 라인의 상측 부분을 형성하는 제3 전도 물질을 포함하고, 상기 제2 전도 물질 및 상기 제3 전도 물질은 서로 조성이 상이하며,
    상기 제1 전도 물질은 구리-함유 물질이고, 상기 스택의 상기 제1 절연 물질은 구리 장벽 물질인 반도체 구조체.
  8. 청구항 7에 있어서, 상기 전도 플러그는 단지 단일 전도 물질을 포함하는 반도체 구조체.
  9. 청구항 7에 있어서, 상기 전도 플러그는 두 개 이상의 전도 물질을 포함하는 반도체 구조체.
  10. 청구항 7에 있어서, 상기 전도 플러그는 텅스텐 및 티타늄 중 어느 하나 또는 양자를 포함하는 반도체 구조체.
  11. 청구항 7에 있어서, 상기 전도 플러그는 질화 금속, 규화 금속 및 탄화 금속 중 하나 이상을 포함하는 반도체 구조체.
  12. 반도체 구조체로서,
    제1 전도 물질 위에 있는 스택으로서, 상기 스택은 제1 절연 물질 위에 제2 절연 물질을 포함하고; 상기 제1 절연 물질 및 상기 제2 절연 물질은 서로 조성이 상이한, 상기 스택;
    상기 스택 내에 그리고 상기 제1 전도 물질 상에 있는 전도 플러그로서, 상기 제1 절연 물질 및 상기 제2 절연 물질 양자에 바로 접하는 측면 측벽을 가지는, 상기 전도 플러그;
    상기 전도 플러그의 상측 표면의 외측 부분 위에 있고 그리고 그것에 바로 접하며 상기 상측 표면의 내측 부분 바로 위에 있지 않은 절연 스페이서로서, 상기 스택의 상기 제2 절연 물질에 바로 접하고 상기 스택의 상기 제1 절연 물질에 바로 접하지 않는 외측 측면을 가지는, 상기 절연 스페이서;
    상기 전도 플러그의 상기 상측 표면의 상기 내측 부분 위에 있고 그리고 그것에 바로 접하는 제2 전도 물질로서; 상기 스페이서의 내측 측면에 바로 접하고; 상기 스택의 상측 표면을 따라 연장하고 전도 라인의 하측 부분을 형성하는, 상기 제2 전도 물질; 및
    상기 제2 전도 물질 바로 위에 그리고 그것을 따라 있고 상기 전도 라인의 상측 부분을 형성하는 제3 전도 물질을 포함하고, 상기 제2 전도 물질 및 상기 제3 전도 물질은 서로 조성이 상이하며,
    상기 전도 플러그는 전도-도핑 반도체 물질을 포함하는 반도체 구조체.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9105636B2 (en) 2013-08-26 2015-08-11 Micron Technology, Inc. Semiconductor constructions and methods of forming electrically conductive contacts
US9761526B2 (en) * 2016-02-03 2017-09-12 Globalfoundries Inc. Interconnect structure having tungsten contact copper wiring
US9685535B1 (en) 2016-09-09 2017-06-20 International Business Machines Corporation Conductive contacts in semiconductor on insulator substrate
US10515896B2 (en) * 2017-08-31 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for semiconductor device and methods of fabrication thereof
CN109728158B (zh) 2017-10-27 2023-07-07 华邦电子股份有限公司 电阻式存储器及其制造方法与化学机械研磨制程
US20190206732A1 (en) * 2017-12-29 2019-07-04 Macronix International Co., Ltd. Three-dimensional semiconductor device and method for manufacturing the same
WO2019193463A1 (ja) * 2018-04-04 2019-10-10 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
CN109698199A (zh) * 2019-01-02 2019-04-30 长江存储科技有限责任公司 半导体结构及其形成方法
US11222811B2 (en) * 2019-12-09 2022-01-11 Nanya Technology Corporation Semiconductor device structure with air gap and method for forming the same
US11328749B2 (en) 2019-12-18 2022-05-10 Micron Technology, Inc. Conductive interconnects and methods of forming conductive interconnects
US11545391B2 (en) 2020-02-11 2023-01-03 Micron Technology, Inc. Conductive interconnects and methods of forming conductive interconnects
US20220336351A1 (en) * 2021-04-19 2022-10-20 Qualcomm Incorporated Multiple function blocks on a system on a chip (soc)
US11895851B2 (en) * 2021-10-12 2024-02-06 Micron Technology, Inc. Cross point array architecture for multiple decks

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004031638A (ja) 2002-06-26 2004-01-29 Matsushita Electric Ind Co Ltd 配線構造の形成方法
KR100660552B1 (ko) * 2005-09-30 2006-12-22 삼성전자주식회사 반도체 장치의 배선 구조체 및 그 형성 방법

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3114864B2 (ja) * 1998-04-16 2000-12-04 日本電気株式会社 半導体基板における微細コンタクトおよびその形成方法
KR100285700B1 (ko) * 1998-07-10 2001-04-02 윤종용 반도체장치의콘택형성방법및그구조
KR100275551B1 (ko) * 1998-08-26 2001-01-15 윤종용 반도체 메모리 장치의 콘택 형성 방법
US6255226B1 (en) 1998-12-01 2001-07-03 Philips Semiconductor, Inc. Optimized metal etch process to enable the use of aluminum plugs
JP4050631B2 (ja) * 2003-02-21 2008-02-20 株式会社ルネサステクノロジ 電子デバイスの製造方法
TW200428586A (en) * 2003-04-08 2004-12-16 Matsushita Electric Ind Co Ltd Electronic device and the manufacturing method thereof
US7423304B2 (en) 2003-12-05 2008-09-09 Sandisck 3D Llc Optimization of critical dimensions and pitch of patterned features in and above a substrate
KR100574452B1 (ko) 2003-12-22 2006-04-26 제일모직주식회사 드로다운성이 개선된 열가소성 ａｂｓ 수지 조성물
US7115974B2 (en) * 2004-04-27 2006-10-03 Taiwan Semiconductor Manfacturing Company, Ltd. Silicon oxycarbide and silicon carbonitride based materials for MOS devices
US7772108B2 (en) * 2004-06-25 2010-08-10 Samsung Electronics Co., Ltd. Interconnection structures for semiconductor devices and methods of forming the same
KR100604920B1 (ko) * 2004-12-07 2006-07-28 삼성전자주식회사 이중 플러그를 갖는 반도체 장치의 제조 방법
KR100635925B1 (ko) * 2005-07-21 2006-10-18 삼성전자주식회사 반도체 장치의 배선 구조물 및 이의 형성 방법
KR100666377B1 (ko) * 2005-08-02 2007-01-09 삼성전자주식회사 패드 구조물, 이의 형성 방법, 이를 포함하는 반도체 장치및 그 제조 방법
KR100721592B1 (ko) 2006-01-06 2007-05-23 주식회사 하이닉스반도체 반도체소자의 스토리지노드콘택 형성 방법
KR101194843B1 (ko) * 2007-12-07 2012-10-25 삼성전자주식회사 Ｇｅ 실리사이드층의 형성방법, Ｇｅ 실리사이드층을포함하는 반도체 소자 및 그의 제조방법
KR20100001700A (ko) * 2008-06-27 2010-01-06 삼성전자주식회사 반도체 소자 및 그 제조 방법
DE102008045036B4 (de) 2008-08-29 2011-06-22 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG, 01109 Verringern kritischer Abmessungen von Kontaktdurchführungen und Kontakten über der Bauteilebene von Halbleiterbauelementen
US8101456B2 (en) 2008-10-01 2012-01-24 International Business Machines Corporation Method to reduce a via area in a phase change memory cell
KR101772117B1 (ko) 2010-09-03 2017-08-28 삼성전자 주식회사 저항 스위치 기반의 로직 회로를 갖는 적층 구조의 반도체 메모리 장치 및 그 제조방법
KR101738103B1 (ko) * 2010-09-10 2017-05-22 삼성전자주식회사 3차원 반도체 기억 소자
US8207595B2 (en) 2010-10-05 2012-06-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor having a high aspect ratio via
US8420947B2 (en) 2010-12-30 2013-04-16 Globalfoundries Singapore Pte. Ltd. Integrated circuit system with ultra-low k dielectric and method of manufacture thereof
JP2012199381A (ja) 2011-03-22 2012-10-18 Toshiba Corp 半導体装置およびその製造方法
KR20130074296A (ko) * 2011-12-26 2013-07-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9105636B2 (en) 2013-08-26 2015-08-11 Micron Technology, Inc. Semiconductor constructions and methods of forming electrically conductive contacts

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004031638A (ja) 2002-06-26 2004-01-29 Matsushita Electric Ind Co Ltd 配線構造の形成方法
KR100660552B1 (ko) * 2005-09-30 2006-12-22 삼성전자주식회사 반도체 장치의 배선 구조체 및 그 형성 방법

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