CN105637622A - 半导体构造及形成导电触点的方法 - Google Patents

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Abstract

一些实施例包含形成导电触点的方法。穿过绝缘材料形成到导电结构的开口。在所述开口的底部区域内形成导电插塞。形成间隔物以给所述开口的上部区域的横向外围加衬，且使所述插塞的上部表面的内部部分暴露。抵靠所述插塞的所述上部表面的所述内部部分形成导电材料。一些实施例包含具有在绝缘堆叠内且抵靠含铜材料的导电插塞的半导体构造。间隔物在所述插塞的上部表面的外部部分上方，且不直接在所述上部表面的内部部分上面。导电材料在所述插塞的所述上部表面的所述内部部分上方，且抵靠所述间隔物的内部横向表面。

Description

半导体构造及形成导电触点的方法
技术领域
半导体构造及形成导电触点的方法。
背景技术
存储器通常经并入到集成电路中。存储器可(举例来说)在计算机系统中用于存储数据。
存储器可提供为存储器单元的大阵列。可跨越所述阵列提供字线及位线，使得可通过字线与位线的组合来唯一地寻址个别存储器单元。
众多类型的存储器为可用的。存储器的实例性类别为电阻式随机存取存储器(RRAM)，其在现有及未来数据存储需求中的利用为受关注的。RRAM利用具有在电阻率方面相对于彼此不同的两个或两个以上稳定状态的可编程材料。可用于RRAM中的存储器单元的实例性类型为相变存储器(PCM)单元、可编程金属化单元(PMC)、导电桥接随机存取存储器(CBRAM)单元、纳米桥存储器单元、电解质存储器单元、二元氧化物单元以及多层氧化物单元(举例来说，利用多价氧化物的单元)。所述存储器单元类型并不相互排斥。举例来说，CBRAM及PMC为重叠的类别组。
集成电路制作的持续目标为增加集成水平(即，将电路按比例缩放到较小尺寸)。字线及位线可随着增加的集成水平而跨越存储器阵列变得日益紧密包装。字线及位线与存储器阵列外部的电路电耦合且用于在读取/写入操作期间传送去往及来自存储器阵列的电信号。在增加存储器之集成水平方面遇到困难，这是因为形成从存储器阵列外部的电路到字线及位线的适合连接变得日益困难。期望开发适合于形成到字线及位线的连接的新架构，以及制作此类架构的新方法。也期望此类架构适合于形成到集成电路组件而非字线及位线的连接。
附图说明
图1是集成式存储器阵列的图解性俯视图。
图2是沿着图1的线2-2的横截面侧视图。
图3到8及10到12是实例性实施例的各个处理阶段处的半导体构造的图解性横截面图。
图9是图8的构造的图解性俯视图(其中图8的视图是沿着图9的线8-8)。
图13是继图11的处理阶段之后的处理阶段处的构造的图解性俯视图。
图14是继图13的处理阶段之后的处理阶段处的构造的图解性俯视图，且是图12的处理阶段处的构造的俯视图(其中图12的视图是沿着图14的线12-12)。
图15及16是用于利用具有存储器阵列的图12的结构的实例性实施例的图解性横截面图。
图17到20是在另一实例性实施例的各个处理阶段处的半导体构造的图解性横截面图。图17的处理阶段可跟在图4的处理阶段之后。
图21是另一实例性实施例的处理阶段处的半导体构造的图解性横截面图。图21的处理阶段可跟在图10的处理阶段之后。
图22是图21的构造的图解性俯视图，其中图21的构造是沿着图22的线21-21。
图23及24是根据实例性实施例的继图22的处理阶段之后的处理阶段处展示的图22的构造的图解性俯视图。
图25是图24的构造的横截面侧视图，其中图25的视图是沿着图24的线25-25。
具体实施方式
在一些实施例中，本发明包含形成高度集成式结构与此类高度集成式结构外围的电路之间的电触点的新方法，且包含通过此类方法形成的新结构配置。所述高度集成式结构可包含导电线，例如，举例来说，信号线及/或信号线的总线。在一些实施例中，所述高度集成式结构可包含存取线(即，字线)及/或数据线(即，位线)。参考图1到25来描述实例性实施例。
参考图1及2，以俯视图(图1)及横截面侧视图(图2)展示实例性实施例存储器阵列10的一部分。所述存储器阵列包括沿着第一方向延伸的第一系列的线12到14，以及沿着实质上正交于所述第一方向的第二方向延伸的第二系列的线15到17。术语“实质上正交”意指所述第一方向与所述第二方向在制作及测量的合理公差内正交于彼此。
在一些实施例中，第一系列的线(12到14)可对应于字线，且第二系列的线(15到17)可对应于位线，或反之亦然。
存储器单元18到26形成于字线与位线彼此交叉的区域处。存储器单元可包括任何适合配置，且在一些实施例中可对应于RRAM单元；例如，举例来说，PCM单元、PMC单元、CBRAM单元等。在一些实施例中，除了存储器单元，其它结构也可在字线与位线之间。举例来说，选择装置(例如，举例来说，二极管、晶体管、切换器等)可邻近存储器单元以限制去往及/或来自所述存储器单元的泄漏。
字线及位线通过用方框27到32一般性图解说明的触点连接到外围电路。所述外围电路通常将处于比所述字线及位线宽松的间距处(即，将为较不高度集成的)，且可在尝试电耦合相对宽松间隔的外围电路与相对紧密间隔的字线及位线的现有技术处理中遇到问题。已经开发用于此耦合的各种架构特征，包含所谓的鲨鱼颚特征、楼梯特征、凹穴特征等。然而，所有此类架构特征消耗相当大半导体面积，且因此期望开发用于耦合外围电路与字线及位线的新方法。尽管开发用于建立存储器阵列的外围电路与字线及位线之间的耦合的各个实施例，但应理解，本文中描述的各个结构及方法可应用于其它应用。在一些实施例中，与本发明相关的耦合与利用此耦合的装置/应用的类型无关。在一些应用中，本文中描述的各个耦合结构及方法可对耦合载运(例如)信号总线中及/或模拟电路中的逻辑及/或模拟信号的线尤其有用。
参考图3到16描述形成触点的实例性实施例方法。
图3展示包括在电绝缘材料44内的导电结构42的构造40。所述导电结构可为延伸进及延伸出相对于图3的横截面图的页的线的部分，且在一些实施例中可被存储器阵列外围的电路所包括。在所展示的实施例中，导电结构42包括围绕第二导电材料48延伸的第一导电材料46。第二导电材料48可包括铜、本质上由铜组成或由铜组成；且第一导电材料46可为防止从所述第一材料到电绝缘材料44的铜扩散的势垒层。众多导电铜势垒材料为已知的，且此类材料可包括(举例来说)钌、铂、铱、钽等。
尽管所展示的导电结构42包括两种材料，但在其它实施例中，所述导电结构可仅包括单一导电组合物，且在又其它实施例中，所述导电结构可包括两种以上材料。此外，尽管铜被描述为用于所述导电结构的适合材料，但应理解，可在所述导电结构中利用任何适合材料，包含(举例来说)以下各项中的一者或多者：各种金属(举例来说，钨、钛等)、含金属组合物(举例来说，金属氮化物、金属碳化物、金属硅化物等)，以及经导电掺杂半导体材料(举例来说，经导电掺杂硅、经导电掺杂锗等)。
电绝缘材料44可包括任何适合组合物或组合物的组合；包含(举例来说)二氧化硅、氮化硅、金属氧化物(例如，氧化铝)等中的一者或多者。
所述电绝缘材料44由基底50支撑。基底50可包括半导体材料，且在一些实施例中可包括单晶硅、本质上由单晶硅组成或由单晶硅组成。在一些实施例中，基底50可被视为包括半导体衬底。术语“半导体衬底”意指包括半导体材料的任何构造，所述半导体材料包含(但不限于)块体半导体材料，例如半导体晶片(单独的或处于包括其它材料的组合件中)，以及半导体材料层(单独的或处于包括其它材料的组合件中)。术语“衬底”是指任何支撑结构，包含(但不限于)上文描述的半导体衬底。在一些实施例中，基底50可对应于含有与集成电路制作相关联的一种或多种材料的半导体衬底。所述材料中的一些材料可在基底50的所展示区域下方，可在所述基底与绝缘材料44之间，且/或可横向邻近基底50的所展示区域；且可对应于(举例来说)耐火金属材料、势垒材料、扩散材料、绝缘体材料等中的一者或多者。
电绝缘势垒材料52在导电结构42上方，且包括阻挡从含铜材料48的扩散的适合组合物。在一些实施例中，势垒材料52可包括埋入式低k(Blok)材料，例如，举例来说，包括硅及碳及氢的材料。在结构42不包括含铜材料的实施例中可省略势垒材料52。
电绝缘材料54在材料52上方。材料54可包括任何适合组合物或组合物的组合；且在一些实施例中可包括二氧化硅、本质上由二氧化硅组成或由二氧化硅组成。在一些实施例中，材料52及54可一起被视为堆叠55。
含碳材料56在绝缘材料54上方。含碳材料56可包括(举例来说)透明碳。
经图案化遮蔽材料58在含碳材料56上方。遮蔽材料58可包括任何适合组合物或组合物的组合，且在一些实施例中可包括以光学光刻方式图案化的光致抗蚀剂。
开口60延伸通过经图案化遮蔽材料58，且此开口直接在导电结构42上方。
参考图4，借助一个或多个适合蚀刻将开口60转移通过堆叠55，且移除材料56及58(图3)。在所展示的实施例中，所述开口具有沿着材料52及54的垂直侧壁，但在其它实施例中，所述侧壁可为锥形渐缩的或以其它方式非垂直的。在一些实施例中，第一蚀刻可用于延伸通过材料54，且第二蚀刻可用于延伸通过材料52，且所述第二蚀刻可在材料54下方形成凹部或腔(未展示)。无论如何，开口60暴露导电结构42的上部表面61。在所展示的实施例中，经暴露上部表面对应于含铜材料48的上部表面。
参考图5，在开口60内且直接抵靠导电结构42的上部表面61的经暴露区域形成导电材料62。在所展示的实施例中，所述导电材料仅在开口60内，且不跨越绝缘材料54的上部表面。在其它实施例中，导电材料62可跨越材料54的上部表面延伸且在开口60内。导电材料62可包括任何适合组合物或组合物的组合；且在一些实施例中可包括以下各项中的一者或多者、本质上由以下各项中的一者或多者组成或由以下各项中的一者或多者组成：各种金属(举例来说，钨、钛等)、含金属组合物(举例来说，金属氮化物、金属碳化物、金属硅化物等)以及经导电掺杂半导体材料(举例来说，经导电掺杂硅、经导电掺杂锗等)。在一些实施例中，导电材料62可包括氮化钛、本质上由氮化钛组成或由氮化钛组成。氮化钛的优点为此氮化钛可很好地粘附到含铜材料。
参考图6，使导电材料62在开口60内凹陷。此凹陷可涵盖有任何适合蚀刻或蚀刻的组合；包含(举例来说)湿式蚀刻及干式蚀刻中的一者或两者。凹陷材料62可被视为在开口60的底部区域64内，且使所述开口的顶部区域66为空的。在一些实施例中，凹陷材料62可被视为在开口60的底部区域64内形成插塞68。
在所展示的实施例中，凹陷材料62具有实质上平坦的上部表面。在其它实施例中，所述上部表面可为凹面的、凸面的或具有粗糙化形貌。如果所述形貌具有在其中延伸的针孔或空隙，那么可利用额外处理来消除此类特征。举例来说，可在使材料62凹陷之前跨越材料62进行平坦化(举例来说，化学机械抛光)。
参考图7，跨越绝缘材料54的上部表面且在开口60内形成间隔物材料70。所述间隔物材料给开口的上部区域66的侧壁及底部加衬。间隔物材料70可包括任何适合组合物或组合物的组合，且在一些实施例中可为电绝缘的。举例来说，间隔物材料70可包括二氧化硅或氮化硅、本质上由二氧化硅或氮化硅组成或由二氧化硅或氮化硅组成。
参考图8，以各向异性方式蚀刻间隔物材料70以形成给开口60的上部区域66的横向外围67加衬的间隔物72。所述间隔物使开口60的上部区域66相对于开口的下部区域64变窄。
图9展示图8的构造的俯视图，且展示具有封闭形状的开口60(其中所述开口在所展示的实施例中具有圆形形状，但所述开口在其它实施例中可具有其它形状，包含(举例来说)椭圆形、正方形、矩形、多边形、复合曲线形等)。
再次参考图8，间隔物70在插塞68的上部表面71的外部部分73上方，且使上部表面71的内部部分75暴露。所述间隔物具有内部横向表面77。
参考图10，导电材料74形成于开口60的经加衬上部区域66内且直接抵靠插塞68的上部表面71的内部部分75。导电材料74也抵靠间隔物72的内部横向表面77，且在所展示的实施例中跨越绝缘材料54的上部表面而延伸。
导电材料74可包括任何适合组合物或组合物的组合；且在一些实施例中可包括以下各项中的一者或多者、本质上由以下各项中的一者或多者组成或由以下各项中的一者或多者组成：各种金属(举例来说，钨、钛等)、含金属组合物(举例来说，金属氮化物、金属碳化物、金属硅化物等)以及经导电掺杂半导体材料(举例来说，经导电掺杂硅、经导电掺杂锗等)。在一些实施例中，材料74可包括钨、本质上由钨组成或由钨组成。钨在一些实施例中可为有利的，这是因为钨具有相对高导电率，且可比具有高导电率的一些其它金属更具成本效益。尽管材料74展示为均质的，但在其它实施例中(未展示)，导电材料74可包括两种或两种以上离散导电组合物。举例来说，材料74可包括钨及钛。在一些应用中，材料74可包括钛上方的钨，其中钛直接抵靠材料62且钨直接抵靠钛。在此类应用中，钨及钛两者可延伸到开口60的经加衬上部区域66中。
参考图11，利用化学机械抛光(CMP)及/或其它适合平坦化来从绝缘材料54上方移除导电材料74，并形成跨越材料54、70及74延伸的经平坦化上部表面79。一些常规过程中的困难为可能难以在连接电路(举例来说，字线及/或位线)的制作期间蚀刻或以其它方式处理TiN而不形成导电TiN纵梁。此类纵梁可跨越导电结构形成短路，从而破坏集成电路的可操作性。在所图解说明的实施例中，可避免对TiN的此处理。具体来说，如果含TiN插塞68用于粘附到铜，那么此插塞在材料74下面凹陷。因此，在连接电路的制作期间，仅材料74而非含TiN插塞68暴露于后续处理。
参考图12，在经平坦化表面79上方形成导电材料76且将导电材料76图案化成导电线80。导电材料76可包括任何适合导电材料，包含(举例来说)各种金属、含金属组合物及经导电掺杂半导体材料中的一者或多者。在一些实施例中，线80可对应于字线或位线，且可延伸到存储器阵列(如参考图15及16更详细描述)。
在一些实施例中，图12的构造可被视为包括具有沿着图12的横截面的第一宽度W1的导电插塞68。所述插塞的上部表面71包括被间隔物72覆盖的外部部分73，以及未被所述间隔物覆盖且直接抵靠导电材料74的内部部分75。内部部分75及导电材料74具有沿着图12的横截面的对应于小于第一宽度W1的第二宽度的宽度W2。在一些实施例中，第二宽度W2可在W1的从约50％到约90％的范围内。
可借助任何适合处理实现将材料76图案化成线。图13及14展示构造40的俯视图，且描述用于形成线80的实例性过程。图13展示完全地跨越构造40的顶部表面形成的导电材料76，且以虚线视图图解性地图解说明导电材料74的外部边缘(其中所述虚线视图指示材料74在材料76下面)。
图14展示继图13的处理阶段之后的处理阶段处的构造40(且具体来说，展示上文参考图12描述的处理阶段处的构造)。图14展示将材料76图案化成跨越材料54及74延伸的线80。可利用经图案化掩模(未展示)及一个或多个适合蚀刻来将图案从所述掩模转移通过材料76来实现线80的图案化。所述掩模可包括以光学光刻方式图案化的光致抗蚀剂及/或与间距倍增方法相关联的材料。因此，线80可形成为光刻尺寸或次光刻尺寸。所展示的线80可为一系列线中的一者，且可为(举例来说)跨越存储器阵列延伸的一系列位线中的实例性位线，或跨越所述存储器阵列延伸的一系列字线中的实例性字线。图14的俯视图展示线80在所图解说明的实例性实施例中包括大于导电材料74的第二宽度W2的第三宽度W3(即，线80比包括材料74的触点的上部表面宽)。在一些实施例中，将较宽线对准到触点的较窄上部表面的不利未对准误差的风险比如果所述线与所述触点的上部表面具有彼此类似的宽度的情形下的不利未对准误差的风险低。
图15展示与上文参考图1及2描述的类型的存储器阵列10的一部分组合的构造40，且具体来说展示线80配置为跨越存储器阵列10延伸的字线12。所图解说明的字线在存储器单元20下方延伸，且所述字线的所展示区域也在位线17下方。在所展示的实施例中，字线12通过包括导电材料74及导电插塞68的电触点82电连接到导电结构42。结构42可对应于上文参考图1描述的外围电路27的区域。
图16展示类似于图15的配置的配置，惟线80现在为配置为跨越存储器阵列10延伸的位线17的部分除外。所述位线通过包括导电材料74及导电插塞68的电触点82电耦合到导电结构42。图16的结构42可对应于上文参考图1描述的外围电路32的区域。
利用图15及16的电触点以将字线及/或位线连接到导电结构(举例来说，结构42)的优点为所述触点可形成于与字线及位线相同的间距上。在所述触点的底部处利用较宽导电材料(具体来说，插塞68的导电材料)可简化处理，这是因为与在窄开口的底部处形成材料相比，较易于在宽开口的底部处形成材料(具体来说，与在具有较高纵横比的开口中形成材料相比，可较易于在具有较低纵横比的开口内形成导电材料)。此外，所述触点的顶部处的变窄导电材料(具体来说，材料74)使得触点能够形成有可配合与紧密间隔的字线及位线相同的间距的窄上部尺寸。因此，利用具有带有相对于彼此不同的横截面宽度的两种导电材料(68及74)的触点与常规方法相比可为有利的。
图5到12的实施例利用仅由单一材料(举例来说，氮化钛)组成的导电插塞68。在其它实施例中，可形成包括两种或两种以上不同导电材料的类似导电插塞。举例来说，图17到20描述其中形成包括两种不同导电材料的导电插塞的实施例。
参考图17，展示在一些实施例中可跟在图4的处理阶段之后的处理阶段处的构造40a。构造40a包括跨越绝缘材料54的上部表面且在开口60内形成的第一导电材料90。材料90给开口60加衬，且直接抵靠导电结构42的上部表面61。导电材料90可包括任何适合组合物或组合物的组合，包含(举例来说)各种金属、含金属组合物及经导电掺杂半导体材料中的一者或多者。在一些实施例中，材料90由氮化钛组成可为有利的，这是因为此可提供到含铜材料48的上部表面的良好粘附。
导电材料92形成于材料90上方，并填充开口60。材料92可包括任何适合组合物或组合物的组合；且可(举例来说)包括各种金属、含金属材料及经导电掺杂半导体材料中的一者或多者。在一些实施例中，材料92可由钨组成，这是因为此可提供良好导电性。
参考图18，使材料90及92在开口60内凹陷以在所述开口的底部区域64处形成插塞68a，同时使所述开口的顶部区域66为空的。图18的插塞68a类似于上文参考图6描述的插塞68，惟插塞68a包括两种材料而插塞68仅包括单一材料除外。在一些实施例中，插塞68a的两种材料90及92两者均可为含金属材料。尽管插塞68a展示为包括两种材料，但在其它实施例中，所述插塞可包括两种以上材料；且在一些实施例中，所述插塞可包括两种以上含金属材料。
在一些实施例中，所图解说明的插塞68a包括直接抵靠含铜材料48的上部表面61的由氮化钛组成的材料90，且包括直接抵靠氮化钛材料90的由钨组成的材料92。
在所展示的实施例中，凹陷材料90及92一起具有实质上平坦的上部表面。在其它实施例中，所述上部表面可为凹面的、凸面的或具有粗糙化形貌。如果所述形貌具有在其中延伸的针孔或空隙，那么可利用额外处理来消除此类特征。举例来说，可在使材料90及92凹陷之前跨越材料92进行平坦化(举例来说，化学机械抛光)。
参考图19，类似于上文参考图7到11描述的处理的处理可用于在插塞68a的上部表面的外部部分上方形成间隔物72，且形成直接抵靠插塞68a的上部表面的内部部分的导电材料74。插塞68a及材料74一起形成类似于上文参考图15及16描述的触点82的导电触点82a。图19的构造具有经平坦化上部表面79。
参考图20，类似上文参考图12到14描述的处理的处理可用于在经平坦化表面79上方形成材料76的导电线80。此导电线可通过导电触点82a电耦合到导电结构42。
图12的单一材料插塞68可比图20的多材料插塞68a制作起来更为简单，此在一些应用中可为有利的。相比之下，图20的多材料插塞68a可经修整以用于特定应用，且可(举例来说)具有相对于图12的单一材料插塞68的经改进导电率，此在一些应用中可为有利的。
在一些实施例中，材料74可包括两种或两种以上离散组合物，且此类组合物可借助类似于在图17及18中描述的处理的处理形成于开口60的上部部分66内(举例来说，在图8中展示)以用于形成两种或两种以上离散组合物的插塞68a。
在形成导电线80(图12)之前，图3到20的处理从材料54(图10)的上部表面上方移除导电材料74(图10)。在其它处理中，导电材料74可保持在材料54上方作为导电线的部分。参考图21到25描述此其它处理的实例。
参考图21，展示在一些实施例中可跟在图10的处理阶段之后的处理阶段处的构造40b。所述构造包括跨越电绝缘材料54延伸且在开口60内的材料74。绝缘材料54上方的材料74的部分已相对于图10的处理阶段而薄化。可利用平坦化(例如CMP)来实现此薄化。可在一些实施例中省略材料74的薄化。
图22展示图21的构造的俯视图，且展示完全地跨越所述构造的上部表面延伸的材料74。在图22中以虚线视图展示间隔物72的外部外围。
参考图23，用于位线及字线中(举例来说，用于图12的线80中)的导电材料76跨越构造40b的上部表面而形成，且因此形成于图21及22的材料74上方。
参考图24及25，将材料76及74图案化成类似于图12的线80的线100。可借助类似上文参考图13及14描述的方法的方法实现此图案化。线100可用作存储器阵列的位线或字线，类似于如上文参考图15及16所描述的线80在存储器阵列中的利用。在一些实施例中，线100可被视为包括跨越开口60内的导电材料74的区域102延伸的导电材料74及76。导电材料74的此区域与导电插塞68一起形成电耦合线100与导电结构42的导电触点82b。
在图24中图解性地图解说明间隔物72，且开口60的变窄上部区域图解性地展示为被此间隔物横向地含纳。开口60的变窄上部区域具有第一宽度W4，且线100具有大于此第一宽度的第二宽度W5。在一些实施例中，线74表示沿着间距形成的一系列导电线；且第一宽度W4可小于此间距的一半。此在众多应用(包含(举例来说)位线应用、信号总线应用等)中可为有益的。
尽管利用具有单一材料的插塞68(即，在图12的实施例中描述的类型的插塞)描述图21到25的处理，但类似处理可与具有两种或两种以上材料的插塞(举例来说，在图20的实施例中描述的类型的插塞68a)一起利用。此外，尽管材料74展示为包括单一同质组合物，但在其它实施例中，材料74可包括两种或两种以上离散组合物。
上文所描述的各个实施例可使得能够跨越晶片实现触点性能及尺寸的经改进均匀性(与借助常规处理所达成相比)，且可达成间距紧密的结构与间距较松散的结构之间的电耦合而不消耗鲨鱼颚结构或与常规架构中的此耦合相关联的其它架构中的半导体面积。
上文讨论的电子结构可经并入到电子系统中。此类电子系统可用于(举例来说)存储器模块、装置驱动程序、电力模块、通信调制解调器、处理器模块以及专用模块中，且可包含多层、多芯片模块。所述电子系统可为宽广范围的系统(例如，举例来说，时钟、电视、移动电话、个人计算机、汽车、工业控制系统、飞机等)中的任何者。
除非另有规定，否则本文中所描述的各种材料、物质、组合物等可借助现在已知或尚有待于开发的任何适合方法(包含(举例来说)原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等)而形成。
图式中的各个实施例的特定定向仅出于说明性目的，且可在一些应用中相对于所展示的定向旋转所述实施例。本文中所提供的说明及所附的申请专利范围与在各种特征之间具有所描述关系的任何结构相关，而不管所述结构是处于所述图式的特定定向中还是相对于此定向被旋转。
随附图解说明的横截面图仅展示所述横截面的平面内的特征，且为简化所述图式而未展示所述横截面的所述平面后面的材料。
当结构在上文中被称为“在另一结构上”或“抵靠另一结构”时，其可直接在所述另一结构上或者也可存在介入结构。相比之下，当结构被称为“直接在另一结构上”或“直接抵靠另一结构”时，不存在任何介入结构。当结构被称为“连接到另一结构”或“耦合到另一结构”时，其可直接连接或耦合到所述另一结构，或可存在介入结构。相比之下，当结构被称为“直接连接到另一结构”或“直接耦合到另一结构”时，不存在任何介入结构。结构在其至少一部分与另一结构垂直地对准时“直接在所述另一结构上面”，且相比之下，在不与所述另一结构垂直地对准的情况下可“在所述另一结构上面”。
一些实施例包含形成导电触点的方法。穿过电绝缘材料形成到导电结构的开口。在所述开口的底部区域内形成导电插塞。形成间隔物以给所述开口的上部区域的横向外围加衬。所述间隔物在所述导电插塞的上部表面的外部部分上方且使所述上部表面的内部部分暴露。在所述开口的所述经加衬上部区域内且直接抵靠所述导电插塞的所述上部表面的所述内部部分形成导电材料。形成跨越所述电绝缘材料及所述开口内的所述导电材料而延伸且与所述开口内的所述导电材料电耦合的导电线。
一些实施例包含形成导电触点的方法。在含铜材料上方提供堆叠。所述堆叠包括在电绝缘铜势垒材料上方的电绝缘材料。通过所述堆叠到所述含铜材料形成开口。在所述开口的底部区域内形成导电插塞。形成间隔物以给所述开口的上部区域的横向外围加衬。所述间隔物在所述导电插塞的上部表面的外部部分上方且使所述上部表面的内部部分暴露。在所述开口的所述经加衬上部区域内且直接抵靠所述导电插塞的所述上部表面的所述内部部分形成导电材料。
一些实施例包含形成导电触点的方法。穿过电绝缘材料形成到导电材料的开口。在所述开口的底部区域内形成导电插塞。沿着所述开口的上部区域的横向外围形成间隔物以使所述开口的所述上部区域变窄。所述间隔物在所述导电插塞的上部表面的外部部分上方且使所述上部表面的内部部分暴露。在所述电绝缘材料上方且在所述开口的变窄上部区域内形成导电材料。所述导电材料直接抵靠所述导电插塞的所述上部表面的所述内部部分。将所述导电材料图案化成跨越所述堆叠且跨越所述开口内的所述导电材料的区域延伸的线。
一些实施例包含形成导电触点的方法。穿过电绝缘材料形成到导电材料的开口。在所述开口的底部区域内形成导电插塞。沿着所述开口的上部区域的横向外围形成间隔物以使所述开口的所述上部区域变窄。所述间隔物在所述导电插塞的上部表面的外部部分上方且使所述上部表面的内部部分暴露。在所述电绝缘材料上方且在所述开口的变窄上部区域内形成导电材料。所述导电材料直接抵靠所述导电插塞的所述上部表面的所述内部部分。形成跨越所述导电材料及所述电绝缘材料延伸的经平坦化表面。
一些实施例包含具有在导电结构上方且直接抵靠所述导电结构的导电插塞的半导体构造。所述导电插塞具有沿着横截面的第一宽度。电绝缘间隔物在所述导电插塞上方且直接抵靠所述导电插塞。所述间隔物直接在所述导电插塞的上部表面的外部部分上面且不直接在所述导电插塞的所述上部表面的内部部分上面。所述内部部分具有沿着所述横截面的第二宽度。所述第二宽度小于所述第一宽度。所述间隔物及所述导电插塞具有抵靠电绝缘材料的外部横向表面。导电材料在所述导电插塞的所述上部表面的所述内部部分上方且直接抵靠所述内部部分，并直接抵靠所述间隔物的内部横向表面。导电线跨越所述电绝缘材料及所述导电材料延伸，且通过所述导电材料及所述导电插塞电耦合到所述导电结构。
一些实施例包含具有在含铜材料上方的堆叠的半导体构造。所述堆叠包括在电绝缘铜势垒材料上方的电绝缘材料。导电插塞在所述堆叠内且直接抵靠所述含铜材料。电绝缘间隔物在所述堆叠内。所述电绝缘间隔物在所述导电插塞的上部表面的外部部分上方并直接抵靠所述外部部分，且不直接在所述上部表面的内部部分上面。导电材料在所述导电插塞的所述上部表面的所述内部部分上方且直接抵靠所述内部部分。所述导电材料直接抵靠所述间隔物的内部横向表面。

Claims (35)

1.一种形成导电触点的方法，其包括：
穿过电绝缘材料形成到导电结构的开口；
在所述开口的底部区域内形成导电插塞；
形成间隔物以给所述开口的上部区域的横向外围加衬；所述间隔物是在所述导电插塞的上部表面的外部部分上方且使所述上部表面的内部部分暴露；
在所述开口的所述经加衬上部区域内且直接抵靠所述导电插塞的所述上部表面的所述内部部分形成导电材料；及
形成跨越所述电绝缘材料及所述开口内的所述导电材料而延伸且与所述开口内的所述导电材料电耦合的导电线。
2.根据权利要求1所述的方法，其中所述导电线为位线或字线，且经并入到存储器阵列中。
3.根据权利要求2所述的方法，其中所述存储器阵列为RRAM阵列。
4.根据权利要求1所述的方法，其中所述导电插塞由单一含金属材料组成。
5.根据权利要求1所述的方法，其中所述导电插塞由氮化钛组成，且直接抵靠所述导电结构的铜。
6.根据权利要求1所述的方法，其中所述导电插塞包括两种或两种以上含金属材料。
7.根据权利要求1所述的方法，其中所述导电材料由单一导电组合物组成。
8.根据权利要求1所述的方法，其中所述导电材料包括两种或两种以上导电组合物。
9.根据权利要求1所述的方法，其中所述导电插塞包括直接抵靠所述导电结构的铜的氮化钛，且包括直接抵靠所述氮化钛的钨。
10.根据权利要求9所述的方法，其中所述导电材料包括钨。
11.根据权利要求1所述的方法，其中所述开口的变窄上部区域包括第一宽度，且其中所述导电线包括大于所述第一宽度的第二宽度。
12.一种形成导电触点的方法，其包括
在含铜材料上方提供堆叠，所述堆叠包括在电绝缘铜势垒材料上方的电绝缘材料；
穿过所述堆叠形成到所述含铜材料的开口；
在所述开口的底部区域内形成导电插塞；
形成间隔物以给所述开口的上部区域的横向外围加衬；所述间隔物是在所述导电插塞的上部表面的外部部分上方且使所述上部表面的内部部分暴露；及
在所述开口的所述经加衬上部区域内且直接抵靠所述导电插塞的所述上部表面的所述内部部分形成导电材料。
13.根据权利要求12所述的方法，其中所述导电插塞由单一含金属材料组成。
14.根据权利要求12所述的方法，其中所述导电插塞由氮化钛组成。
15.根据权利要求12所述的方法，其中所述导电插塞包括两种或两种以上含金属材料。
16.根据权利要求12所述的方法，其中所述导电插塞包括直接抵靠所述含铜材料的氮化钛，且包括直接抵靠所述氮化钛的钨。
17.根据权利要求12所述的方法，其中所述在所述开口内形成所述导电材料包括在所述堆叠上方且在所述开口内形成所述导电材料，且所述方法进一步包括从所述堆叠上方移除所述导电材料，同时留下所述开口内的所述导电材料。
18.根据权利要求12所述的方法，其中所述在所述开口内形成所述导电材料包括在所述堆叠上方且在所述开口内形成所述导电材料，且所述方法进一步包括将所述导电材料图案化成跨越所述堆叠且跨越所述开口内的所述导电材料的区域延伸的线。
19.一种形成导电触点的方法，其包括
穿过电绝缘材料形成到导电材料的开口；
在所述开口的底部区域内形成导电插塞；
沿着所述开口的上部区域的横向外围形成间隔物以使所述开口的所述上部区域变窄；所述间隔物是在所述导电插塞的上部表面的外部部分上方且使所述上部表面的内部部分暴露；
在所述电绝缘材料上方且在所述开口的所述变窄上部区域内形成导电材料；所述导电材料是直接抵靠所述导电插塞的所述上部表面的所述内部部分；及
将所述导电材料图案化成跨越所述堆叠且跨越所述开口内的所述导电材料的区域延伸的线。
20.根据权利要求19所述的方法，其中所述开口的所述变窄上部区域包括第一宽度，且其中所述将所述导电材料图案化成线包括将所述线图案化为具有大于所述第一宽度的第二宽度。
21.根据权利要求19所述的方法，其中所述导电线为位线或字线，且经并入到存储器阵列中；且其中所述存储器阵列为RRAM阵列。
22.一种形成导电触点的方法，其包括
穿过电绝缘材料形成到导电材料的开口；
在所述开口的底部区域内形成导电插塞；
沿着所述开口的上部区域的横向外围形成间隔物以使所述开口的所述上部区域变窄；所述间隔物是在所述导电插塞的上部表面的外部部分上方且使所述上部表面的内部部分暴露；
在所述电绝缘材料上方且在所述开口的所述变窄上部区域内形成导电材料；所述导电材料是直接抵靠所述导电插塞的所述上部表面的所述内部部分；及
形成跨越所述导电材料及所述电绝缘材料延伸的经平坦化表面。
23.根据权利要求22所述的方法，其中所述导电插塞是通过用氮化钛填充所述开口且接着从所述开口的所述上部区域移除所述氮化钛而形成。
24.根据权利要求22所述的方法，其中所述导电插塞是通过以下各项形成：
用氮化钛给所述开口加衬，
用钨填充所述经加衬开口，及
从所述开口的所述上部区域移除所述氮化钛及钨。
25.根据权利要求22所述的方法，其中所述导电材料包括铜，所述导电插塞包括氮化钛，且所述导电材料包括钨。
26.一种半导体构造，其包括：
导电插塞，其在导电结构上方且直接抵靠所述导电结构，所述导电插塞具有沿着横截面的第一宽度；
电绝缘间隔物，其在所述导电插塞上方且直接抵靠所述导电插塞；所述间隔物是直接在所述导电插塞的上部表面的外部部分上面且不直接在所述导电插塞的所述上部表面的内部部分上面；所述内部部分具有沿着所述横截面的第二宽度，所述第二宽度小于所述第一宽度；所述间隔物及导电插塞具有抵靠电绝缘材料的外部横向表面；
导电材料，其在所述导电插塞的所述上部表面的所述内部部分上方且直接抵靠所述内部部分，且直接抵靠所述间隔物的内部横向表面；及
导电线，其跨越所述电绝缘材料及所述导电材料延伸，且通过所述导电材料及所述导电插塞电耦合到所述导电结构。
27.根据权利要求26所述的构造，其中所述第二宽度小于对应于所述导电线的宽度的第三宽度。
28.根据权利要求26所述的构造，其中所述导电线为位线或字线，且延伸到存储器阵列中。
29.根据权利要求26所述的构造，其中所述导电材料由单一导电组合物组成。
30.根据权利要求26所述的构造，其中所述导电材料包括两种或两种以上导电组合物。
31.一种半导体构造，其包括
堆叠，其在含铜材料上方，所述堆叠包括在电绝缘铜势垒材料上方的电绝缘材料；
导电插塞，其在所述堆叠内且直接抵靠所述含铜材料；
电绝缘间隔物，其在所述堆叠内；所述电绝缘间隔物是在所述导电插塞的上部表面的外部部分上方且直接抵靠所述外部部分且不直接在所述上部表面的内部部分上面；及
导电材料，其在所述导电插塞的所述上部表面的所述内部部分上方且直接抵靠所述内部部分；所述导电材料是直接抵靠所述间隔物的内部横向表面。
32.根据权利要求31所述的构造，其中所述导电插塞由单一含金属材料组成。
33.根据权利要求31所述的构造，其中所述导电插塞由氮化钛组成。
34.根据权利要求31所述的构造，其中所述导电插塞包括两种或两种以上含金属材料。
35.根据权利要求31所述的构造，其中所述导电插塞包括直接抵靠所述含铜材料的氮化钛，且包括直接抵靠所述氮化钛的钨。
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