KR20130082375A - 자기 랜덤 액세스 메모리 소자 - Google Patents

자기 랜덤 액세스 메모리 소자 Download PDF

Info

Publication number
KR20130082375A
KR20130082375A KR1020120003562A KR20120003562A KR20130082375A KR 20130082375 A KR20130082375 A KR 20130082375A KR 1020120003562 A KR1020120003562 A KR 1020120003562A KR 20120003562 A KR20120003562 A KR 20120003562A KR 20130082375 A KR20130082375 A KR 20130082375A
Authority
KR
South Korea
Prior art keywords
layer
insulating layer
interlayer insulating
mtj
magnetic layer
Prior art date
Application number
KR1020120003562A
Other languages
English (en)
Inventor
박광호
배준수
안주현
황규만
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020120003562A priority Critical patent/KR20130082375A/ko
Publication of KR20130082375A publication Critical patent/KR20130082375A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

반도체 기판, 상기 반도체 기판 상에 형성된 스위칭 소자, 상기 스위칭 소자를 덮는 제 1 층간 절연층, 및 상기 스위칭 소자의 상부에 형성되고, 상기 스위칭 소자와 연결된 MTJ를 포함하고, 상기 MTJ는, 상기 스위칭 소자와 연결된 하부 자성막, 상기 하부 자성막의 측면에 형성된 절연막, 상기 하부 자성막 및 상기 절연막의 상면에 형성된 터널링막, 및 상기 터널링막의 상부에 형성된 상부 자성막을 포함하는 MRAM 소자가 설명된다.

Description

자기 랜덤 액세스 메모리 소자{Magnetic Random Access Memory Device}
본 발명은 자기 터널 접합(MTJ)을 포함한 랜덤 액세스 메모리(MRAM)소자에 관한 것이다.
MRAM소자의 동작 특성을 개선하기 위해, MTJ의 적층 구조가 다수 제안되었다.
본 발명이 해결하려는 과제는, MTJ의 적층 구조를 제공하는 것이다.
본 발명이 해결하려는 과제는, 하부 자성막의 측면에 형성된 층간 절연층 및 상기 하부 자성막과 접촉하면서 상기 층간 절연층과 수직 정렬하는 터널링막을 포함하는 MTJ를 제공하는 것이다.
본 발명이 해결하려는 과제는, 상, 하부 자성막간 쇼트(short)를 방지할 수 있는 MTJ 형성 방법을 제공하는 것이다.
본 발명이 해결하려는 과제는, 터널링막과 하부 자성막 사이로 산화막이 형성되는 것을 방지할 수 있는 MTJ 형성방법을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, CD(Critical dimension)변동을 줄일 수 있는 MTJ소자의 형성방법을 제공하는 것이다.
본 발명이 해결 하려는 다른 과제는, 하부 전극 형성방법을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 일괄 에칭 공정 시, 하부 전극 패턴 불량이 발생되지 않는 하부 전극의 형성방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명 기술적 사상의 실시예에 의한 MRAM 소자는 반도체 기판, 상기 반도체 기판 상에 형성된 스위칭 소자, 상기 스위칭 소자를 덮는 제 1 층간 절연층 및 상기 스위칭 소자의 상부에 형성되고 상기 스위칭 소자와 연결된 MTJ를 포함할 수 있다.
MTJ는 상기 스위칭 소자와 연결된 하부 자성막, 상기 하부 자성막의 측면에 형성된 절연막, 상기 하부 자성막 및 상기 절연막의 상면에 형성된 터널링막 및 상기 터널링막의 상부에 형성된 상부 자성막을 포함할 수 있다.
본 발명의 다른 실시예에서, 상기 제 1 층간 절연층 내에 형성되고, 상기 스위칭 소자와 하부 자성막을 전기적으로 연결하는 도전성 플러그를 포함 할 수 있다.
본 발명의 다른 실시예에서, 상기 터널링막의 측면과 상기 절연막의 측면이 수직 정렬 될 수 있다.
본 발명의 다른 실시예에서, 상기 하부 자성막은 제 1 자성층, 중간층 및 제 2 자성층을 포함할 수 있다.
상기 제 1 자성층 및 제 2 자성층은 NiFe, CoFe, NiFeB, CoFeB, NiFeSiB 또는 CoFeSiB를 포함할 수 있다.
상기 중간층은 루테늄(Ru), 탄탈륨(Ta), 코발트(Co), 팔라듐(Pd) 또는 백금(Pt)을 포함할 수 있다.
본 발명의 다른 실시예에서, 상기 도전성 플러그와 상기 하부 자성막을 전기적으로 연결하는 하부 전극을 포함할 수 있다.
본 발명의 다른 실시예에서, 상기 하부 전극의 측면에 형성된 절연층을 포함 할 수 있다.
본 발명의 다른 실시예에서, 상기 하부 전극의 상면과 상기 절연층의 상면은 동일 레벨에 위치할 수 있다.
본 발명의 다른 실시예에서, 상기 MTJ의 하부에 형성되고, 상기 제 1 층간 절연층에 커버 될 수 있는 워드라인이 형성될 수 있다.
본 발명의 다른 실시예에서, 상기 MTJ의 상부에 형성되고, 상기 워드라인과 직교하는 비트라인을 포함할 수 있다.
본 발명의 다른 실시예에서, 상기 MTJ를 덮는 제 3 층간 절연층을 더 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 따르면, 절연층이 하부 자성막의 측면에 형성되어, 하부 자성막의 측면이 물리적, 전기적으로 보호될 수 있다.
상부 자성막과 하부 자성막의 이격 거리가 절연층과 터널링막이 접촉하는 거리만큼 이격되어 상하부 자성막의 전기적 단락이 방지될 수 있다.
터널링막과 접촉하는 하부 자성막의 둘레에 절연층이 존재하기 때문에, 하부 자성막과 터널링막 사이에 산화막이 형성되는 것을 방지할 수 있다.
하부 자성막과 상부 자성막이 별도의 공정으로 형성되기 때문에, MTJ 들의 CD 변동이 최소화 될 수 있다.
따라서, MTJ들의 저항값이 일정해 질 수 있기 때문에, MRAM소자의 동작이 안정화 될 수 있다.
도 1은 본 발명의 기술적 사상의 실시예에 따른 MRAM 소자의 구성을 개략적으로 도시한 단면도이다.
도 2a 내지 도 2g는 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 형성방법을 개념적으로 도시한 공정 단면도이다.
도 3a 내지 도 3i는 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 형성방법을 개념적으로 도시한 공정 단면도이다.
도 4a 내지 도 4k는 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 형성방법을 개념적으로 도시한 공정 단면도이다.
도 5a내지 도 5g는 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 형성방법을 개념적으로 도시한 공정 단면도이다.
도 6a내지 도 6e는 본 발명의 기술적 사상의 일 실시예에 따른 하부 전극형성 방법을 개념적으로 도시한 공정 단면도이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 MTJ를 포함하는 메모리 소자를 포함하는 본 발명의 기술적 사상의 일 실시예에 의한 모듈을 개념적으로 도시한 도면이다.
도 8은 본 발명의 기술적 사상의 다양한 실시예들에 의한 본 발명의 기술적 사상의 다양한 실시예들에 의한 MTJ를 포함하는 메모리들 중 적어도 하나를 포함하는 전자 시스템을 개념적으로 도시한 블록도이다.
도 9는 본 발명의 기술적 사상의 다양한 실시예들에 의한 MTJ를 포함하는 메모리들 중 적어도 하나를 포함하는 전자 시스템을 개략적으로 도시한 블록도이다.
도 10은 본 발명의 기술적 사상의 다양한 실시예들에 의한 MTJ를 포함하는 메모리들 중 적어도 하나를 포함하는 모바일 무선 폰을 개략적으로 도시한 도면이다.
첨부한 도면들을 참조하여 본 발명 기술적 사상의 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도 1은 본 발명의 기술적 사상의 실시예에 따른 MRAM구조를 개념적으로 도시한 단면도이다.
도 1을 참조하면, 본 발명의 기술적 사상에 따른 MRAM(90)은 반도체 기판(100) 상에 스위칭 소자(Tr)와 MTJ(132)을 포함할 수 있다.
MTJ(132)는 스위칭 소자(Tr)의 상부에 형성될 수 있다.
스위칭 소자(132)는 기판(100)의 표면 상에 배치된 게이트 패턴(102) 및 게이트 패턴(102)의 양쪽의 기판(100) 내에 형성된 소스 영역(S)과 드레인 영역(D)을 포함할 수 있다.
게이트 패턴(102)의 상부에 워드 라인(word line, 106)이 배치될 수 있고, 워드 라인(106)과 게이트 패턴(102)을 덮는 제 1 층간 절연층(110)이 형성될 수 있다.
스위칭 소자(Tr)의 드레인 영역(D)을 노출하는 관통 홀(112)이 층간 절연층(110) 내에 형성될 수 있다. 도전성 플러그(114)가 관통 홀(112) 내에 형성될 수 있다.
도전성 패드(이하, "하부 전극"이라 칭함, 115)가 제 1 층간 절연층(110)의 상부에 형성될 수 있다. 하부 전극(115)은 도전성 플러그(114)와 전기적으로 연결될 수 있다.
상기 하부 전극(115)의 상부에 MTJ(132)가 형성될 수 있다. 본 발명의 기술적 사상에 벗어나지 않는 범위 내에서, 상기 하부 전극(115)은 MTJ(132)에 포함될 수 있다.
MTJ(132)는 워드 라인(106)의 상부에 형성될 수 있고, 제 2 층간 절연층(134)이 MTJ(132)를 덮을 수 있다.
비아 홀(138)이 제 2 층간 절연층(134) 내에 형성될 수 있고, 비트 라인(140)이 제 2 층간 절연층(134)의 상부에 형성될 수 있다.
비트 라인(140)과 MTJ(132)는 비아 홀(138) 내에 채워진 전도체(139)를 통해 서로 연결될 수 있고, 워드 라인(106)과 비트 라인(140)은 서로 직교하도록 연장할 수 있다.
MTJ(132)는 하부 전극(115)의 상부에 형성된 하부 자성막(122)과, 하부 자성막(122)의 상부에 형성된 터널링막(128)과, 터널링막(128)의 상부에 형성된 상부 자성막(130)을 포함할 수 있다.
상부 자성막(130)의 측면은 절연막(116)이 접촉되어 형성될 수 있고, 터널링막(128)의 측면과 상부 자성막(130)의 측면은 절연막(116)과 수직 정렬(vertical alignment)될 수 있다.
절연막(116)과 터널링막(128)이 접촉되는 거리(K)는, 상부 자성막(130)의 측면과 하부 자성막(122)의 측면의 이격 거리(K)가 될 수 있다.
상부 자성막(130)의 측면과 하부 자성막(122)의 측면의 이격 거리(K)만큼 절연층(116)이 존재하기 때문에, 상하부 자성막(130,122)이 전기적으로 단락되는 것이 방지될 수 있다.
본 발명의 기술적 사상에 의하면, 상부 자성막(130)과 하부 자성막(122)은 각각, 다층막으로 형성될 수 있다. 이 기술적 사상은 후술되는 설명으로부터 이해될 수 있을 것이다.
도 2a 내지 도 2g는 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 형성 방법을 도시한 공정 단면도이다.
도 2a를 참조하면, 본 발명의 일 실시예에 따른 MTJ 형성 방법은, 제 1 층간 절연층(110)을 형성하고, 제 1 층간 절연층(110)을 수직으로 관통하는 관통 홀(via hole, 112)을 형성하고, 및 관통 홀(112)의 내부에 도전성 플러그(conductive plug, 114)를 형성하는 것을 포함할 수 있다. 제1 층간 절연층(110)은 실리콘 산화물을 포함할 수 있다. 상기 도전성 금속 물질은 알루미늄(Al) 또는 텅스텐(W)을 포함할 수 있다. 제 1 층간 절연층(110)과 도전성 플러그(114)의 상면은 동일 레벨(same level)에 있을 수 있다. 예를 들어, 본 발명의 일 실시예에 따른 MTJ 형성 방법은 제 1 층간 절연층(110)과 도전성 플러그(114)의 상면을 에치-백 공정(etch back process) 또는 CMP 공정(chemical mechanical polishing process) 등을 이용하여 평탄화하는 것을 포함할 수 있다. 이어서, 본 발명의 일 실시예에 따른 MTJ 형성 방법은 제 1 층간 절연층(110)을 덮는 제 2 층간 절연층(116)을 형성하는 것을 포함할 수 있다. 제 2 층간 절연층(116)은 질화 실리콘(SiN)을 포함할 수 있다.
도 2b를 참조하면, 본 발명의 일 실시예에 따른 MTJ 형성방법은, 포토리소그라피 공정을 이용하여 제 2 층간 절연층(116)에 제 1 층간 절연층(110)의 상면의 일부와 도전성 플러그(114)의 상면을 노출하는 개구부(118)를 형성하는 것을 포함할 수 있다.
도 2c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 형성 방법은, 개구부(118)를 채우도록 제 2 층간 절연층(116) 상에 하부 자성층(120)을 형성하는 것을 포함할 수 있다. 하부 자성층(120)은 예를 들어, NiFe, CoFe, NiFeB, CoFeB, NiFeSiB 또는 CoFeSiB 같은 강자성 물질을 포함할 수 있다.
도 2d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 형성 방법은, 평탄화 공정을 이용하여, 제 2 층간 절연층(116)의 상면과 개구부(118) 상부에 형성된 하부 자성층(120)을 제거하는 것을 포함할 수 있다. 평탄화 공정은 에치-백 공정(etch back process) 또는 CMP 공정(chemical mechanical polishing process)을 포함할 수 있다. 평탄화 공정 이후, 하부 자성층(120)이 개구부(118) 내에 존재하여 하부 자성막(122)이 형성될 수 있다.
도 2e를 참조하면, 본 발명의 기술적 사상의 제 1 실시예에 따른 MTJ 형성방법은, 제 2 층간 절연층(116)및 하부 자성막(122)을 덮는 비자성층(124)을 형성하고, 비자성층을 덮는 상부 자성층(126)을 형성하는 것을 포함할 수 있다. 비자성층(124)은 AlOX, Fe3O4 또는 MgO을 포함할 수 있고, 상부 자성층(126)은 앞서 언급한 강자성 물질들을 포함할 수 있다.
도 2f를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 형성 방법은, 하부 자성막(122)의 상면에 터널링막(128)을 형성하고, 터널링막(128) 상에 상부 자성막(130)을 형성하는 것을 포함할 수 있다. 포토 리소그라피공정을 이용하여, 제 2 층간 절연층(116)의 일부가 제거될 수 있고, 제 2 층간 절연층(116) 상에 형성된 비 자성층(124)의 일부 및 상부 자성층(126)의 일부가 제거될 수 있다. 이 공정에 의하여, 상부 자성층(26)과 비 자성층(124)은 규정된 크기를 가지는 다수의 상부 자성막(130) 및 터널링막(128)으로 형성될 수 있다. 또한, 제 2 층간 절연층(116)은 하부 자성막(122)의 측면에 남아 있을 수 있다. 터널링막(128)은 하부 자성막(122)과 제 2 층간 절연층(116)의 상면에 형성될 수 있고, 터널링막(128)의 상면에는 상부 자성막(130)이 형성될 수 있다. 이상의 공정을 통하여, 하부 자성막(122)과 터널링막(128)과 상부 자성막(130)을 포함하는 MTJ(132)가 형성될 수 있다. 상부 자성막과 터널링막(128)의 측면은 하부 자성막(122)의 측면을 감싸는 제 2 층간 절연층(116)의 측면과 수직으로 정렬될 수 있다. 따라서, 상부 자성막(130)의 측면과 하부 자성막(122)의 측면은 상기 제 2 층간 절연층(116)과 터널링막(128)이 접촉하는 거리(L)만큼 이격될 수 있다. 이격 거리(L)만큼 상하부 자성막(130,122)의 전기적 단락이 방지될 수 있다.
도 2g를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 형성 방법은, MTJ(132)를 덮는 제 3 층간 절연층(134)을 형성하는 것을 포함할 수 있다. 제 3 층간 절연층은 산화 실리콘(SiO2)을 포함할 수 있다.
도 3a 내지 도 3i는 본 발명의 기술적 사상의 일 실시예에 따른 MTJ의 형성방법을 도시한 공정 단면도이다.
도 3a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 형성방법은, 제 1 층간 절연층(210)을 형성하고, 제 1 층간 절연층(210) 내에 관통 홀(via hole, 212)을 형성하고, 관통홀(212)의 내부에 도전성 플러그(conductive plug, 211)를 채우고, 제 1 층간 절연층(210) 상에 하부 전극층(212)을 형성하고, 하부 전극층(212)의 상면에 SAF(Synthetic Anti-Ferromagnetic, 214)층을 형성하고, 및 SAF층(214)의 상면에 제 2 층간 절연층(216)을 형성하는 것을 포함할 수 있다.
제1 층간 절연층(210) 및 또는 제2 층간 절연층(216)은 실리콘 질화물을 포함할 수 있다. 도전성 플러그(211)는 알루미늄(Al)과 텅스텐(W) 같은 금속을 포함할 수 있다. 하부 전극층은 탄탈륨(Ta), 티타늄(Ti), 또는 질화 티타늄(TiN)을 포함할 수 있다.
상기 SAF층(214)은 제 1 자성층(214a)과, 제 1 자성층(214a)의 상면에 형성된 중간층(214b)과, 중간층(214b)의 상면에 형성된 제 2 자성층(214c)을 포함할 수 있다. 제 1 및 제 2 자성층(214a, 214c)은 강자성 물질(ferroelectric material) 예를 들어, NiFe, CoFe, NiFeB, CoFeB, NiFeSiB 또는 CoFeSiB 같은 강자성 물질을 포함할 수 있다. 중간층(214b)은 루테늄(Ru), 탄탈륨(Ta), 코발트(Co), 팔라듐(Pd) 또는 백금(Pt)을 포함할 수 있다.
도 3b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 형성방법은, 포토리소그라피 공정(photolithography process)을 이용하여, 제 2 층간 절연층(216) 내에 SAF층(214)의 상부의 일부를 노출하는 개구부(218)를 형성하는 것을 포함할 수 있다.
도 3c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 형성방법은, 개구부(218)를 채우도록 제 2 층간 절연층(216)의 상면에 하부 자성층(220)을 형성하는 것을 포함할 수 있다. 하부 자성층(220)은 앞서 언급한 강자성 물질(ferroelectric material)을 포함할 수 있다.
도 3d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 형성방법은, 평탄화 공정을 이용하여, 제 2 층간 절연층(216)의 상면에 있는 하부 자성층(220)을 제거하여, 개구부(218)내에 하부 자성막(222)을 형성하는 것을 포함할 수 있다. 하부 자성막(222)의 상면과 제 2 층간 절연층(216)의 상면은 동일 레벨에 있을 수 있다. 평탄화 공정은 에치-백 공정(etch back process) 또는 CMP 공정(chemical mechanical polishing process)을 포함할 수 있다.
도 3e를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 형성방법은, 제 2 층간 절연층(216)및 하부 자성막(222)을 덮는 비자성층(224)과, 비자성층(224)의 상부에 상부 자성층(226)을 형성하는 것을 포함할 수 있다. 비자성층(214)은 AlOX, Fe3O4 또는 MgO을 포함할 수 있고, 상부 자성층(226)은 앞서 언급한 강자성 물질을 포함할 수 있다.
도 3f를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 형성방법은, 포토 리소그라피공정을 이용하여, 제 2 층간 절연층(216)의 상면에 형성된 비자성층(224)의 일부와, 비자성층(224)의 상면에 형성된 상부 자성층(226)의 일부를 선택적으로 제거하는 것을 포함할 수 있다. 제 2 층간 절연층(216)은 하부 자성막(222)의 측면에만 남을 수 있고, SAF막(214)의 상면이 노출될 수 있다. 이 공정에서, 하부 자성막(222)및 제 2 층간 절연층(216)의 상면에 터널링막(228)이 형성될 수 있고, 터널링막(228)의 상면에 상부 자성막(230)이 형성될 수 있다. 터널링막(228)의 측면과 상부 자성막(230)의 측면은 제 2 층간 절연층(216)의 측면과 수직 정렬될 수 있다. 따라서, 상기 제 2 층간 절연층(216)과 터널링막(228)이 접촉하는 수평 거리는, 상부 자성막(230)의 측면과 하부 자성막(222)의 측면의 이격 거리가 될 수 있다.
도 3g를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 형성방법은, 캡핑층(232, capping layer)을 형성하는 것을 포함할 수 있다. 캡핑층(232)은 층간 절연층 및 터널링막(216,228)의 측면과, SAF층(214)의 상면과 상부 자성막(230)의 상면 및 측면을 컨포멀하게 덮을 수 있다. 캡핑층(232)은 질화 실리콘(SiNX,)을 포함할 수 있다.
도 3h를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 형성방법은, 패터닝 공정을 통해, 하부전극(234)과 SAF막(236)을 형성하는 것을 포함할 수 있다. 포토 리소그라피 공정을 통해서, 하부 전극층(212)과 SAF층(214)이 패턴 될 수 있고, 이로 인해, 하부 전극층(212)은 다수개의 하부 전극(234)으로 분리될 수 있고, SAF층(214)은 다수개의 SAF막(236)으로 분리될 수 있다. 따라서, 이격 영역(Separation Zone, SZ1)이 하부 전극(234) 및 SAF막(236) 사이에 존재할 수 있다. 터널링막(228), 상부 자성막(230), 제 2 층간 절연층(216)은 캡핑막(capping layer, 238)에 의해 덮일 수 있다.
도 3i를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 형성방법은, SAF막(236)의 이격영역(SZ1)에 충진되면서, 하부 전극(234)및 SAF막(236)의 측면과 캡핑막(238)을 덮는 제 3 층간 절연층(242)을 형성하는 것을 포함할 수 있다. 제 3 층간 절연층(242)은 산화 실리콘(SiO2,)을 포함할 수 있다.
4a 내지 도 4g는 본 발명의 기술적 사상의 일 실시예에 따른 MTJ소자 형성방법을 도시한 공정 단면도이다.
도 4a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 형성방법은, 제 1 층간 절연층(310)을 형성하고, 제 1 층간 절연층(310) 상에 하부 전극층(314)을 형성하고, 및 하부 전극층(314)의 상부에 SAF층(316)을 형성하는 것을 포함할 수 있다. 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 형성방법은, 제 1 층간 절연층(310)에 관통홀(via hole, 311)을 형성하고, 관통홀(311) 내에 도전성 플러그(312)를 형성하는 것을 더 포함할 수 있다. 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 형성방법은, 제 1 층간 절연층(310) 상에 하부 전극층(314)을 형성하는 것을 포함할 수 있다.
도 4b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 형성방법은, 패터닝 공정을 통해 하부 전극(318)과 SAF막(320)을 형성하는 것을 포함할 수 있다. 예를 들어, 포토 리소그라피 공정을 통해서, 하부 전극층(314)과 SAF층(316)이 부분적으로 제거되어, 하부 전극층(314)은 다수개의 하부 전극(318)으로 분리될 수 있고, SAF층(316)은 다수개의 SAF막(320)으로 분리될 수 있다. 예를 들어, 하부 전극(318)들의 사이 및 SAF막(320)의 사이에 이격 영역(SZ2)이 존재할 수 있으며, 이격 영역(SZ2)은 트랜치 모양으로 형성될 수 있다.
도 4c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 형성방법은, 트랜치(SZ2)를 채우면서 SAF막(320)의 상면을 덮는 제 2 층간 절연층(322)을 형성하는 것을 포함할 수 있다. 제2 층간 절연층은 실리콘 산화물을 포함할 수 있다.
도 4d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 형성방법은, 평탄화 공정을 이용하여 SAF막(320) 상의 제 2 층간 절연층(322)을 제거하는 것을 포함할 수 있다. 예를 들어, SAF막(320) 상에 형성된 제 2 층간 절연층(322)이 제거 될 수 있고, 트랜치(SZ2) 내에 형성된 제 2 층간 절연층(322)은 잔존할 수 있다. 평탄화 공정을 위해, 에치-백 공정(etch back process) 또는 CMP 공정(chemical mechanical polishing process)이 사용될 수 있다.
도 4e를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 형성방법은, SAF막(320)및 제 2 층간 절연층(322)의 상면을 덮는 제 3 층간 절연층(324)을 형성하는 것을 포함할 수 있다.
도 4f를 참조하면, 본 발명의 일 실시예에 따른 MTJ 형성방법은, 제 3 층간 절연층(324) 내에 SAF막(320)의 표면을 노출하는 개구부(openings, 326)를 형성하는 것을 포함할 수 있다.
도 4g를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 형성방법은, 개구부(326)를 채우고, 제 3 층간 절연층(324)의 상면을 덮는 하부 자성층(328)을 형성하는 것을 포함할 수 있다. 하부 자성층(328)은 NiFe, CoFe, NiFeB, CoFeB, NiFeSiB 또는 CoFeSiB 같은 강자성 물질(ferroelectric material)을 포함할 수 있다.
도 4h를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 형성방법은, 제 3 층간 절연층(324)의 상면에 형성된 하부 자성층(328)을 제거하는 평탄화 공정을 포함할 수 있다. 평탄화 공정 이후, 개구부(326) 내에 하부 자성막(330)이 형성될 수 있다.
도 4i를 참조하면, 본 발명의 기술적 사상에 의한 일 실시예에 따른 MTJ 형성방법은, 제 3 층간 절연층(324) 및 하부 자성막(324,330)을 덮는 비자성층(332)과, 비자성층(332)의 상면에 상부 자성층(334)을 형성하는 것을 포함할 수 있다. 비자성층(332)은 AlOX, Fe3O4 또는 MgO를 포함할 수 있고, 상부 자성층(334)은 앞서 언급한 강자성 물질을 포함할 수 있다.
도 4j를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 MTJ를 형성하는 방법은, 하부 자성막(330)의 상부에 터널링막(336)과, 터널링막 상부에 상부 자성막(338)을 형성하는 것을 포함할 수 있다. 포토 리소그라피공정을 통해, 제 3 층간 절연층(324)의 일부가 제거될 수 있고, 제 3 층간 절연층(324)의 상부에 형성된 비자성층(332) 및 상부 자성층(334)이 제거될 수 있다. 비자성층(332)은 규정된 크기의 터널링막(336)으로 패터닝 될 수 있고, 상부 자성층(334)은 규정된 크기의 상부 자성막(338)으로 패터닝 될 수 있다. 예를 들어, 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 소자(340)는 SAF막(320)과 하부 자성막(330)과, 터널링막(336)과 상부 자성막(338)을 포함할 수 있다. 전술한 공정으로, 제 3 층간 절연층(324)은 하부 자성막(330)의 측면 상에 남을 수 있고, 제 2 층간 절연층 (322)의 상면이 노출될 수 있다. 따라서, 터널링막(336)의 측면과 상부 자성막(338)의 측면은 수직 정렬될 수 있다. 상기 제 3 층간 절연층(324)과 터널링막(336)이 접촉되는 거리는, 상부 자성막(338)의 측면과 하부 자성막(330)의 측면의 이격 거리가 될 수 있다.
도 4k를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 MTJ를 형성하는 방법은, MTJ 소자(340)와 제 2 층간 절연층(322)를 덮는 제 4 층간 절연층(342)을 형성하는 것을 포함할 수 있다. 제 4 층간 절연층(342)은 산화 실리콘(SiO2,)을 포함할 수 있다.
도 5a 내지 5g는 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 형성방법을 도시한 공정 단면도이다.
도 5a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 형성방법은, 제 1 층간 절연층(410)에 관통홀(via hole, 411)을 형성하고, 관통홀(411)의 내부에 도전성 플러그(conductive plug, 312)를 형성하고, 및 제 1 층간 절연층(410)의 상부에 하부 자성층(414)을 형성하는 것을 포함할 수 있다.
도 5b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 형성방법은, 하부 자성막(414)을 패터닝하여 다수개의 하부 자성막(416)으로 분리하는 것을 포함할 수 있다. 전술한 공정으로, 이격 영역(SZ3)이 하부 자성막(416) 사이에 존재할 수 있으며, 이격 영역(SZ3)은 트랜치 모양으로 형성될 수 있다.
도 5c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 형성방법은, 트랜치(SZ3)를 채우면서 하부 자성막(416)을 덮는 제 2 층간 절연층(418)을 형성하는 것을 포함할 수 있다. 제 2 층간 절연층(418)은 질화 실리콘(SiNX)을 포함할 수 있다.
도 5d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 형성방법은, 평탄화 공정을 수행하여 하부 자성막(416)의 상면에 형성된 제 2 층간 절연층(418)의 상부를 제거하는 것을 포함할 수 있다. 예를 들어, 하부 자성막(416)의 상부에 형성된 제 2 층간 절연층(418)이 제거될 수 있고, 트랜치(SZ3) 내에 형성된 제 2 층간 절연층(418)은 잔존할 수 있다. 트랜치(SZ3)에 잔존하는 제 2 층간 절연층(418)의 상면과 하부 자성막(416)의 상면이 동일 레벨에 있을 수 있다.
도 5e를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 형성법은, 하부 자성막(416) 및 제 2 층간 절연층(418)을 덮는 비자성층(420)과, 비자성층(420) 상부에 상부 자성층(422)을 형성하는 것을 포함할 수 있다. 비자성층(420)은 AlOX, Fe3O4 또는 MgO를 포함할 수 있고, 상부 자성층(422)은 앞서 언급한 강자성 물질을 포함할 수 있다.
도 5f를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 형성방법은, 하부 자성막(416)의 상부에 터널링막(424)을 형성하고, 터널링막(424)의 상부에 상부 자성막(426)을 형성하는 것을 포함할 수 있다. 포토리소그라피공정을 이용하여, 트랜치(SZ3) 내에 형성된 제 2 층간 절연층(418)의 일부가 제거될 수 있고, 제 2 층간 절연층(418) 상부의 비 자성층(420)과, 비자성층(420) 상부의 상부 자성층(422)이 제거될 수 있다. 전술한 공정으로, 비자성층(420)은 다수의 터널링막(424)으로 형성 될 수 있고, 상부 자성층(422)은 다수의 상부 자성막(426)으로 분리 될 수 있다. 제 2 층간 절연층(418)은 하부 자성막(416)의 측면에 남을 수 있다. 따라서, 하부 자성막(416)의 측면에 남아있는 제 2 층간 절연층(418)의 측면과, 터널링막(424)의 측면과, 상부 자성막(426)의 측면은 수직 정렬 될 수 있다. 제 2 층간 절연층(418)과 터널링막(424)이 접촉하는 거리는, 상부 자성막(426)의 측면과 하부 자성막(416)의 측면의 이격 거리가 될 수 있다.
도 5g를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 MTJ 형성방법은, 터널링막(424) 및 상부 자성막(426)과 제 2 층간 절연층(418)을 덮는 제 3 층간 절연층(430)을 형성하는 것을 포함할 수 있다. 제 3 층간 절연층(430)은 산화 실리콘(SiO2)을 포함할 수 있다.
도 6a 내지 도 6e는 본 발명의 기술적 사상의 일 실시예에 따른 하부 전극 형성 방법을 도시한 공정 단면도이다.
도 6a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 하부 전극 형성방법은, 제 1 층간 절연층(510)의 내부에 도전성 플러그(514)를 형성하는 것을 포함할 수 있다. 도전성 플러그(514)를 형성하는 것은 제 1 층간 절연층(510) 내에 관통홀(512)을 형성하고, 관통홀(512)을 채우도록 제1 층간 절연층(510)의 상면에 도전성 금속물질을 증착하고, 제1 층간 절연층(510)의 상면에 형성된 도전성 금속물질을 제거하는 것을 포함할 수 있다. 도전성 금속물질은 알루미늄(Al)또는 텅스텐(W)을 포함할 수 있다. 제 1 층간 절연층(510)의 상면과 도전성 플러그(514)의 상면은 동일레벨에 있을 수 있다.
도 6b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 하부 전극 형성방법은, 제 1 층간 절연층(510)을 덮는 제 2 층간 절연층(516)을 형성하는 것을 포함할 수 있다.
도 6c를 참조하면, 제 2 층간 절연층(516) 내에 개구부(518)를 형성하는 것을 포함할 수 있다. 개구부(518)를 형성하는 것은 포토리소그라피 공정을 이용하여, 제 1 층간 절연층(510)의 상면의 일부 및 도전성 플러그(514)의 상면을 노출시키는 것을 포함할 수 있다.
도 6d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 하부전극 형성방법은, 개구부(518)를 채우고 제 2 층간 절연층(516)을 덮는 도전성 금속층(520)을 형성하는 것을 포함할 수 있다. 도전성 금속층(520)은 도전성 금속물질을 증착하여 형성될 수 있으며, 도전성 금속물질은 질화 티타늄(TiN)을 포함할 수 있다.
도 6e를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 하부전극 형성방법은, 평탄화 공정을 수행하여, 제 2 층간 절연층(520)의 상면에 형성된 도전성 금속층(520)을 제거하여 하부 전극(522)을 형성하는 것을 포함할 수 있다. 평탄화 공정은 에치-백 공정(etch back process) 또는 CMP 공정(chemical mechanical polishing process)을 포함할 수 있다. 이 공정에 의하여, 하부 전극(522)의 측면에 절연막(516)이 형성되고, 하부 전극(522)의 상면과 절연막(516)의 상면이 동일 레벨에 위치할 수 있다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 MTJ를 포함하는 메모리 소자를 포함하는 본 발명의 기술적 사상의 일 실시예에 의한 모듈을 개념적으로 도시한 도면이다. 도 7를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 모듈(2200)은, 모듈 기판(2210) 상에 실장된 본 발명의 기술적 사상의 다양한 실시예들에 의한 MTJ를 포함하는 메모리들 중 하나를 가진 반도체 패키지(2230)을 포함할 수 있다. 모듈(2200)은 모듈 기판(2210) 상에 실장된 마이크로프로세서(2220)를 더 포함할 수 있다. 모듈 기판(2210)의 적어도 한 변에는 입출력 터미널들(2240)이 배치될 수 있다.
도 8은 본 발명의 기술적 사상의 다양한 실시예들에 의한 본 발명의 기술적 사상의 다양한 실시예들에 의한 MTJ를 포함하는 메모리들 중 적어도 하나를 포함하는 전자 시스템(2300)을 개념적으로 도시한 블록도이다. 도 8을 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 MTJ를 포함하는 메모리들은 전자 시스템(2300)에 적용될 수 있다. 전자 시스템(2300)은 바디(Body; 2310), 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 2350)을 포함할 수 있다. 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2320), 상기 파워 공급 유닛(2330), 상기 기능 유닛(2340), 및 상기 디스플레이 컨트롤러 유닛(2350)은 상기 바디(2310)상에 실장 또는 장착될 수 있다. 상기 바디(2310)의 상면 혹은 상기 바디(2310)의 외부에 디스플레이 유닛(2360)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2360)은 상기 바디(2310)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 상기 파워 공급부(2330)는 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서 유닛(2320), 기능 유닛(2340), 디스플레이 컨트롤러 유닛(2350) 등으로 공급할 수 있다. 마이크로 프로세서 유닛(2320)은 파워 공급 유닛(2330)으로부터 전압을 공급받아 기능 유닛(2340)과 디스플레이 유닛(2360)을 제어할 수 있다. 기능 유닛(2340)은 다양한 전자 시스템(2300)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2300)이 휴대폰 같은 모바일 전자 제품인 경우 상기 기능 유닛(2340)은 다이얼링, 또는 외부 장치(External Apparatus; 2370)와의 교신으로 상기 디스플레이 유닛(2360)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 응용 실시예에서, 전자 시스템(2300)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(2340)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(2340)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 외부 장치(2370)와 신호를 주고 받을 수 있다. 또한, 전자 시스템(2300)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 기능 유닛(2340)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 본 발명의 기술적 사상에 의한 다양한 실시예들에서 설명된 본 발명의 기술적 사상의 다양한 실시예들에 의한 MTJ를 포함하는 메모리들 중 적어도 하나는 기능 유닛(2340)에 포함될 수 있다.
도 9는 본 발명의 기술적 사상의 다양한 실시예들에 의한 MTJ를 포함하는 메모리들 중 적어도 하나를 포함하는 전자 시스템(2400)을 개략적으로 도시한 블록도이다. 도 9를 참조하면, 전자 시스템(2400)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 MTJ를 포함하는 메모리들 중 적어도 하나를 포함할 수 있다. 전자 시스템(2400)은 모바일 기기 또는 컴퓨터에 적용될 수 있다. 예를 들어, 전자 시스템(4200)은 메모리 시스템(2412), 마이크로프로세서(2414), 램(2416) 및 버스(2420)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(2418)를 포함할 수 있다. 마이크로프로세서(2414)는 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다. 램(2416)은 마이크로프로세서(2414)의 동작 메모리로 사용될 수 있다. 예를 들어, 마이크로프로세서(2414) 또는 램(2416)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 MTJ를 포함하는 메모리들 중 적어도 하나를 포함할 수 있다. 마이크로프로세서(2414), 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(2418)는 전자 시스템(2400)으로 데이터를 입력하거나 또는 전자 시스템(2400)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(2412)은 마이크로프로세서(2414) 동작용 코드들, 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2412)은 컨트롤러 및 메모리를 포함할 수 있다.
도 10은 본 발명의 기술적 사상의 다양한 실시예들에 의한 MTJ를 포함하는 메모리들 중 적어도 하나를 포함하는 모바일 무선 폰(2500)을 개략적으로 도시한 도면이다. 모바일 무선 폰(2500)은 태블릿 PC로 이해될 수도 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시예들에 의한 MTJ를 포함하는 메모리들 중 적어도 하나는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
본 명세서에서는 대표적인 실시예들 만이 한정적으로 설명되었으나, 어느 하나의 실시예의 특징적 부분이 다른 모든 실시예들에서도 조합, 구현될 수 있다는 것이 충분히 이해될 수 있을 것이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100 : 반도체 기판 102 : 게이트 적층물
106 : 워드 라인 110 : 층간 절연층
112 : 콘택홀 114 : 도전성 플러그
115 : 하부 전극 116 : 절연층
122 : 하부 자성막 128 : 터널링막
130 : 상부 자성막 132 : MTJ소자
138 : 비아홀 140 : 비트라인

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성된 스위칭 소자;
    상기 스위칭 소자를 덮는 제 1 층간 절연층; 및
    상기 스위칭 소자의 상부에 형성되고, 상기 스위칭 소자와 연결된 MTJ를 포함하고,
    상기 MTJ는,
    상기 스위칭 소자와 연결된 하부 자성막;
    상기 하부 자성막의 측면에 형성된 절연막;
    상기 하부 자성막 및 상기 절연막의 상면에 형성된 터널링막; 및
    상기 터널링막의 상부에 형성된 상부 자성막
    을 포함하는 MRAM소자.
  2. 제 1 항에 있어서,
    상기 제 1 층간 절연층 내에 형성되고, 상기 스위칭 소자와 상기 상부 자성막을 전기적으로 연결하는 도전성 플러그를 포함하는 MRAM소자.
  3. 제 1 항에 있어서,
    상기 터널링막의 측면과 상기 절연막의 측면이 수직 정렬된 MRAM소자.
  4. 제 1 항에 있어서,
    상기 하부 자성막은 상기 제 1 자성층, 중간층 및 제 2 자성층을 포함하는 MRAM소자.
  5. 제 4 항에 있어서,
    제 1 자성층 및 제 2 자성층은 NiFe, CoFe, NiFeB, CoFeB, NiFeSiB 또는 CoFeSiB를 포함하는 MRAM소자.
  6. 제 4 항에 있어서,
    상기 중간층은 루테늄(Ru), 탄탈륨(Ta), 코발트(Co), 팔라듐(Pd) 또는 백금(Pt)을 포함하는 MRAM소자.
  7. 제 1 항에 있어서,
    상기 도전성 플러그와 상기 하부 자성막을 전기적으로 연결하는 하부 전극을 포함하는 MRAM소자.
  8. 제 7 항에 있어서,
    상기 하부 전극의 측면에 형성된 절연층을 포함하는 MRAM소자.
  9. 제 8 항에 있어서,
    상기 하부 전극의 상면과 상기 절연층의 상면은 동일 레벨에 위치하는 MRAM소자.
  10. 제 1 항에 있어서,
    상기 MTJ의 하부에 형성되고, 상기 제 1 층간 절연층에 의해 커버되는 워드라인과;
    상기 MTJ의 상부에 형성되고, 상기 워드라인과 직교하는 비트라인과;
    상기 MTJ를 덮는 제 3 층간 절연층을 포함하는 MRAM소자.
KR1020120003562A 2012-01-11 2012-01-11 자기 랜덤 액세스 메모리 소자 KR20130082375A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120003562A KR20130082375A (ko) 2012-01-11 2012-01-11 자기 랜덤 액세스 메모리 소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120003562A KR20130082375A (ko) 2012-01-11 2012-01-11 자기 랜덤 액세스 메모리 소자

Publications (1)

Publication Number Publication Date
KR20130082375A true KR20130082375A (ko) 2013-07-19

Family

ID=48993685

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120003562A KR20130082375A (ko) 2012-01-11 2012-01-11 자기 랜덤 액세스 메모리 소자

Country Status (1)

Country Link
KR (1) KR20130082375A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015122639A1 (ko) * 2014-02-11 2015-08-20 한양대학교 산학협력단 수직자기이방성을 갖는 mtj 구조

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015122639A1 (ko) * 2014-02-11 2015-08-20 한양대학교 산학협력단 수직자기이방성을 갖는 mtj 구조

Similar Documents

Publication Publication Date Title
US10763426B2 (en) Method for forming a flat bottom electrode via (BEVA) top surface for memory
US9595662B2 (en) MRAM integration techniques for technology scaling
KR101551272B1 (ko) 논리 통합과 호환가능한 ｍｒａｍ 디바이스 및 통합 기술들
KR102140048B1 (ko) 자기 메모리 소자를 위한 자기 터널 접합 구조물 형성 방법
KR102212558B1 (ko) 자기 메모리 소자의 제조 방법
US9390961B2 (en) Semiconductor devices having plug insulators
US10608045B2 (en) Method of forming semiconductor device
KR20150108194A (ko) 비트 라인 구조체의 측면들 상에 위치하는 에어 갭들을 포함하는 반도체 소자
US9177960B2 (en) Method of forming semiconductor device
US20150079757A1 (en) Method of fabricating semiconductor device
US9559103B2 (en) Memory device including selectively disposed landing pads expanded over signal line
CN105637622A (zh) 半导体构造及形成导电触点的方法
US9087769B2 (en) Magnetic memory device
US20160141490A1 (en) Magnetic memory devices and methods of forming the same
KR20160049140A (ko) 자기 메모리 소자 및 자기 메모리 소자의 제조 방법
KR20150082899A (ko) 자기 기억 소자
US9337151B2 (en) Semiconductor device
US9070701B2 (en) Semiconductor device
KR20190032717A (ko) 정보 저장 소자 및 그 제조방법
KR20120019877A (ko) 소자분리 막 아래에 저 저항 영역을 갖는 반도체 소자
KR20130082375A (ko) 자기 랜덤 액세스 메모리 소자
KR102084726B1 (ko) 반도체 소자
KR101926362B1 (ko) 반도체 소자 제조 방법
CN110875421A (zh) 磁阻式存储单元及其制造方法
US8993439B2 (en) Method of manufacturing a semiconductor device

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid