KR101551272B1

KR101551272B1 - 논리 통합과 호환가능한 ｍｒａｍ 디바이스 및 통합 기술들

Info

Publication number: KR101551272B1
Application number: KR1020137005535A
Authority: KR
Inventors: 시아 리; 시아오춘 지우; 승 에이치. 강
Original assignee: 퀄컴 인코포레이티드
Priority date: 2010-08-05
Filing date: 2011-08-05
Publication date: 2015-09-08
Also published as: JP2013535839A; WO2012019135A2; WO2012019135A3; US8865481B2; CN103069570A; US20120032287A1; US8674465B2; CN103069570B; JP5690933B2; KR20130056303A; US20140147941A1; EP2601679A2

Abstract

반도체 디바이스는 논리 엘리먼트와 함께 공통 층간 금속 유전체(IMD)층에 배치되도록 구성된 자기 터널 접합(MTJ) 저장 엘리먼트를 포함한다. 캡층들은 공통 IMD 층을 상부 및 하부 IMD 층으로부터 분리시킨다. 상부 및 하부 전극들은 MTJ 저장 엘리먼트에 연결된다. 전극들에 대한 금속 연결부들이 별개의 캡층들 내의 비아들을 통해 각각 상부 및 하부 IMD 층들 내에 형성된다. 대안으로, 하부 IMD 층 내 금속 연결부들에 대한 직접 접촉이 확립되도록, 별개의 캡층들이 리세스되고 하부 전극들이 임베딩된다. 공통 IMD 층 내 상부 전극에 대한 금속 연결부들은, 금속 아일랜드들 및 아이솔레이팅 캡들을 이용하여 이 금속 연결부들을 MTJ 저장 엘리먼트들로부터 아이솔레이팅시킴으로써 인에이블된다.

Description

논리 통합과 호환가능한 ＭＲＡＭ 디바이스 및 통합 기술들{MRAM DEVICE AND INTEGRATION TECHNIQUES COMPATIBLE WITH LOGIC INTEGRATION}

개시된 실시형태들은 자기저항성 랜덤 액세스 메모리(MRAM) 셀에 관한 것이다. 보다 구체적으로, 예시적인 실시형태들은 자기 터널 접합(MTJ) 저장 엘리먼트 그리고 이 자기 터널 접합(MTJ) 저장 엘리먼트를 MRAM 셀의 논리 통합과 통합하는 방법들에 관한 것이다.

자기저항 랜덤 액세스 메모리(MRAM)는 자기 엘리먼트들을 이용하는 비휘발성 메모리 기술이다. 예를 들어, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)는 전자들이 박막(스핀 필터)을 통해 통과함에 따라 스핀 분극되는 전자들을 사용한다. STT-MRAM은 또한, 스핀 전달 토크 RAM(STT-RAM), 스핀 토크 전달 자화 스위칭 RAM(Spin-RAM), 및 스핀 모멘텀 전달 RAM(SMT-RAM)으로도 알려져 있다.

도 1은 종래의 STT-MRAM 비트 셀(100)을 도시한다. STT-MRAM 비트 셀(100)은 자기 터널 접합(MTJ) 저장 엘리먼트(105)("MTJ 스택"으로도 또한 지칭됨), 트랜지스터(101), 비트 라인(102) 및 워드 라인(103)을 포함한다. MTJ 스택은, 예를 들어, 핀드층(124) 및 프리층(120)으로부터 형성되는데, 이들 각각은 절연 터널링 배리어층(122)에 의해 분리되어, 자기 모멘텀 또는 분극을 유지할 수 있다. 종래에는 MTJ 스택에 반-강자성(AFM)층과 캡층(미도시)이 존재한다. AFM층은 핀드층의 자기 모멘트를 피닝(pin)하는 데에 사용된다. 캡층은 MTJ와 금속 상호연결부들 사이의 버퍼층으로 사용된다. 프리층의 분극은, 핀드층 및 프리층의 극성이 실질적으로 나란하거나 또는 반대가 되는 것 중 어느 하나가 되도록 특정 방향으로 전류를 인가함으로써 반전될 수 있다. MTJ를 통한 전기 경로의 저항은 핀드층 및 프리층의 분극들의 얼라인먼트에 의존하여 변한다. 알려진 바와 같이, 이러한 저항의 변화는 비트 셀(100)을 프로그래밍하고 판독하기 위해 사용될 수 있다. STT-MRAM 비트 셀(100)은 또한 소스 라인(104), 감지 증폭기(108), 판독/기록 회로(106) 및 비트 라인 레퍼런스(107)를 포함한다. 당업자는, 메모리 셀(100)의 동작 및 구성을 본 기술에 알려진 바와 같이 인식할 것이다.

메모리 디바이스들의 개발에 있어서, MRAM 셀들은 흔히, 다양한 다른 논리 게이트들 및 전자 컴포넌트들, 이를 테면, 트랜지스터들, 커패시터들, 금속 배선들 등과 통합된다. 따라서, MTJ 엘리먼트들을 제조하는 프로세스는 집적 회로들의 제조에 고유한 제약들과 호환성을 유지하는 것이 바람직하다. 그러나, 반도체 기술 스케일링이 집적 회로들의 제조에 수반되는 모든 컴포넌트들에 걸쳐 균일하지 않다는 것은 잘 알려져 있다. 예를 들어, 수직 상호접속 액세스(Vertical Interconnect Access)(흔히 "비아(via)"로 알려짐)의 금속 배선 폭 및 사이즈들은 일 세대로부터 다음 세대까지 약 70% 씩 스케일링된다. 그러나, 층간 금속 유전체(IMD; interlayer metal dielectric) 두께의 스케일링은, 확산 캡층들이 그것을 빠르게 스케일링할 수 없기 때문에 70%보다 훨씬 더 작다. 따라서, 커패시터들은 훨씬 더 느린 레이트로 스케일 다운된다. 보다 구체적으로, MTJ 셀들의 높이의 스케일링 다운은 훨씬 더 느리고, 집적 회로들 내 다른 전자 컴포넌트들과 비교하여 스케일링은 거의, 현재 최첨단 상태로 존재하지 않고 있다.

상이한 컴포넌트들에서 균형이 맞지 않는 스케일링 레이트는 집적 회로들의 설계 및 제조에 있어서 다양한 과제들을 야기한다. MRAM 셀들의 사용을 수반하는 회로들과 관련하여, 상대적으로 MRAM 사이즈들을 변경시키지 않고 빠르게 축소되고 있는 전자 컴포넌트들의 통합과 연관되는 수 많은 문제들이 존재한다. 이 논의의 목적들을 위해, MRAM 셀의 파트가 아닌 전자 컴포넌트들, 이를 테면, 트랜지스터들, 금속 배선들, 커패시터들, 비아들 등은 일반적으로 "논리 엘리먼트들"로 지칭되고; 이들의 통합 프로세스는 "논리 프로세스"로 지칭된다. MRAM 엘리먼트들의 통합 프로세스는 일반적으로 "MRAM 프로세스"로 지칭된다. MRAM 프로세스가 관련 논리 프로세스와 호환되는 것이 바람직하다. 따라서, MRAM 프로세스를 논리 프로세스 흐름에 임베딩하는 것이 유익할 것이다.

적어도 하나의 MRAM 셀을 포함하는 메모리 디바이스의 단면도가 도 2에 도시된다. 특정 디바이스 층 "x", 그 아래 층 "x-1", 및 그 위 층 "x+1"의 엘리먼트들이 도시된다. 논리 엘리먼트들 및 MRAM 컴포넌트들 둘 모두가 병렬배치(juxtaposition)로 도시된다. 논리 엘리먼트들은 일반적으로, 각각 층들 x, 및 x-1의 금속 배선들(M'x/Mx 및 M'x-1/Mx-1); 층 x의 비아(V'x); 층 x의 절연층들 (Cap1x 및 Cap2x), 및 층 x+1의 절연층들(Cap1x+1 및 Cap2x+1)로 나타내어 진다. MRAM 컴포넌트들은 상부(top) 전극(TE)과 하부(bottom) 전극(BE) 사이에 형성된 (MTJ(105)와 같은)MTJ 스택; 각각 층들 x 및 x-1의 금속 배선들(Mx 및 Mx-1)(예를 들어, 비트 라인(102) 및 소스 라인(104)을 구성함); 금속간 유전체층들(IMDx 및 IMDx-1); 층 x의 비아(Vx); 및 층 x의 절연층들(Cap1x 및 Cap2x), 및 층 x+1의 절연층들(Cap1x+1 및 Cap2x+1)을 포함한다. 절연 캡층들은 금속 배선들에 대한 확산 배리어층으로서 사용된다. 다양한 캡층들은, 알려진 절연체들, 예를 들어, SiC, SiN 막, 및 이와 유사한 것과 같은 재료들로 형성될 수 있다. 또한, 종래의 재료들 및 처리 기술들은 본원에 논의된 다양한 논리, 금속, 및 IMD 엘리먼트들을 위해 사용될 수 있다는 것을 인식할 것이다.

도 2를 계속 참고하면, L2는 하부 전극(BE), MJT 스택, 및 상부 전극(TE)을 포함하는 MRAM 셀의 높이를 나타낸다. 일반적으로, 인접한 층들 내 금속 배선들 간의 수직 거리는 MRAM 셀을 형성하기 위해 이용가능한 최대 공간이다. 따라서, 층 x 내 MRAM 셀은 반드시, 금속 배선들(Mx 및 Mx-1) 내에 포함된다. 그러나, 도 2에 도시된 바와 같이, 이 이용가능한 수직 공간은 또한, 비아들, 절연층들, 및 공통 IMD 층과 같은 엘리먼트들에 의해 공유된다. 이러한 엘리먼트들이 차지하는 수직 공간을 설명하면, L1은 MRAM 셀을 위해 이용가능한 금속 층들 간의 유효 수직 공간을 나타낸다. 테크놀러지 스케일링에서의 경향들은 층들 간의 수직 공간이 신속하게 축소하고 있다는 것을 드러낸다. 그러나, 앞서 언급한 바와 같이, 캡층의 두께는 동일한 레이트로 스케일링 다운되지 않고 스케일링 레이트는 더 느리다. 또한, 도시된 바와 같이, 하부 전극(BE)에 의해 도입된 기계적 응력의 균형을 유지하기 위해서 이중층 절연 구조가 사용될 수 있으며, 이는 이용가능한 공간에 추가적인 제약들을 부과한다.

그 결과, MRAM 셀의 형성을 위해 이용가능한 수직 공간, L1은 MRAM 셀의 실제 높이, L2보다 더 작다. 따라서, 도시된 바와 같이, MRAM 셀이 금속 배선(Mx) 안으로 침범하는 중첩이 존재한다. 이 중첩은 여러 가지 문제들을 발생시킨다. 먼저, MTJ 스택의 터널링 배리어층 및/또는 측벽들과 금속 Mx 사이에 단락의 위험이 발생된다. 이 문제는 고밀도의 MRAM 셀들을 갖는 디바이스들에서 악화될 수 있는데, 이는 다수의 MRAM 셀들 사이의 얇은 IMD 충진(filling)이 에칭 및 금속화 프로세스들 동안 셀들의 측벽들을 보호하기에 충분하지 않을 수 있기 때문이다. 더욱이, 이중층 절연 캡들의 도입은 MTJ 엘리먼트들의 수직 위치를 상승시킴으로써, 금속 Mx에 대해 침범을 증가시킨다.

일반적으로, MRAM 높이는 추가적인 스케일링 다운을 하기가 쉽지 않다. 따라서, 침입을 방지하기 위해서, 금속 배선(Mx)의 두께가 감소될 필요가 있고 금속 패턴이 상부 전극(TE)보다 더 작아야 한다. 상부 전극(TE)이 전도체 층이기 때문에, MTJ 엘리먼트 위의 금속 배선의 씨닝(thinning)은, 이 금속 배선이 로컬 연결부로서 작용을 하는 한, 단점은 아니다. 추가적으로, MTJ 셀들 사이의 금속 배선 리세스들은, IMD 충진이 심들(seams)과 같은 결함들을 갖는 경우 금속 배선들 간에 단락들을 발생시킬 수 있다. 따라서, MRAM 셀들이 논리 형성 프로세스들과 호환되는 방식으로 메모리 디바이스들에 통합될 수 있는 기술들 및 장치들에 대한 요구가 본 기술분야에 존재한다.

예시적인 실시형태들은 MRAM 셀들의 레이아웃들을 개선하고 공통층에서 논리와의 통합을 위한 장치들 및 방법들에 관한 것이다.

예를 들어, 예시적인 실시형태는, 논리 엘리먼트와 함께 공통 층간 금속 유전체(IMD; interlayer metal dielectric)층에 배치되도록 구성된 자기 터널 접합(MTJ) 저장 엘리먼트; 및 MTJ 저장 엘리먼트에 연결되는 공통 IMD 층 내의 감소된 두께의 금속 배선 ―감소된 두께의 금속 배선은 논리 엘리먼트의 대응하는 금속 배선보다 두께면에서 더 작음―을 포함하는 반도체 디바이스를 포함한다.

다른 실시형태는, 논리 엘리먼트와 함께 공통 층간 금속 유전체(IMD)층에 자기 터널 접합(MTJ) 저장 엘리먼트를 형성하는 단계; 및 MTJ 저장 엘리먼트에 연결되는 공통 IMD 층 내에 감소된 두께의 금속 배선을 형성하는 단계 ―감소된 두께의 금속 배선은 논리 엘리먼트의 대응하는 금속 배선보다 두께면에서 더 작음―를 포함하는 반도체 디바이스를 형성하는 방법을 포함할 수 있다.

다른 실시형태는, 논리 수단과 함께 층간 금속 유전체(IMD)층에 형성된 자기 터널 접합(MTJ) 저장 수단; 및 MTJ 저장 수단에 연결되는 공통 IMD 층 내의 감소된 두께의 전도하기 위한 수단 ―감소된 두께의 전도하기 위한 수단은 논리 수단의 대응하는 전도 수단보다 두께면에서 더 작음―을 포함하는 반도체 디바이스를 포함할 수 있다.

다른 실시형태는, 논리 엘리먼트와 함께 공통 층간 금속 유전체(IMD)층에 자기 터널 접합(MTJ) 저장 엘리먼트를 형성하기 위한 단계; 및 MTJ 저장 엘리먼트에 연결되는 공통 IMD 층 내에 감소된 두께의 금속 배선을 형성하기 위한 단계 ―감소된 두께의 금속 배선은 논리 엘리먼트의 대응하는 금속 배선보다 두께면에서 더 작음―를 포함하는 반도체 디바이스를 형성하는 방법을 포함할 수 있다.

다른 실시형태는, 논리 엘리먼트와 함께 공통 층간 금속 유전체(IMD)층 내 배치된 자기 터널 접합(MTJ) 저장 엘리먼트를 포함하는 반도체 디바이스를 형성하는 방법을 포함할 수 있으며, 이 방법은, 공통 IMD 층 내 하부 전극 상에 핀드층, 터널링 배리어층 및 프리층을 포함하는 MTJ 저장 엘리먼트를 증착하는 단계; MTJ 저장 엘리먼트를 패터닝하는 단계; MTJ 저장 엘리먼트의 측벽들 상에 측벽 캡층을 증착하는 단계; MTJ 저장 엘리먼트 상에 상부 전극을 증착하는 단계; 상부 전극 및 하부 전극을 패터닝하는 단계; 공통 IMD 층의 일부를 증착하는 단계; 상부 전극 상에 제 2 금속 배선을 증착하는 단계; 제 2 금속 배선을 패터닝하여 상부 전극보다 더 작은 금속 아일랜드를 형성하는 단계; 공통 IMD 층의 다른 부분을 증착하는 단계; 공통 IMD 층을 상부 IMD 층으로부터 분리시키기 위해 공통 IMD 층 상에 제 2 캡층을 증착하는 단계; 및 상부 IMD 층 내에 제 3 금속 배선을 형성하는 단계를 포함하고, 제 3 금속 배선은 제 2 금속 배선에 연결된다.

다른 실시형태는, 논리 엘리먼트와 함께 공통 층간 금속 유전체(IMD)층에 배치된 자기 터널 접합(MTJ) 저장 엘리먼트를 포함하는 반도체 디바이스를 형성하는 방법을 포함할 수 있으며, 이 방법은 제 1 부분 및 제 2 부분을 포함하는 제 1 캡층을 형성하는 단계; 하부 전극을 위한 개구를 형성하기 위해 제 2 부분을 패터닝하는 단계; 하부 전극이 제 1 부분 내 제 1 금속 배선과 접촉하도록 하부 전극을 증착하는 단계; 하부 전극 상에 MTJ 저장 엘리먼트를 증착하는 단계; MTJ 저장 엘리먼트의 측벽들 상에 측벽 캡층을 증착하는 단계; MTJ 저장 엘리먼트 상에 상부 전극을 증착하는 단계; 상부 전극 상에 제 2 금속 배선을 증착하는 단계 ―제 2 금속 배선은 논리 엘리먼트의 대응하는 금속 배선과 비교하여 감소된 두께를 가짐―; 공통 IMD 층의 적어도 일부를 증착하는 단계; 및 공통 IMD 층을 상부 IMD 층으로부터 분리시키기 위해 공통 IMD 층 상에 제 2 캡층을 증착하는 단계를 포함한다.

첨부된 도면들은 다양한 실시형태들의 실시형태들의 설명을 돕기 위해 제시되며 오로지 실시형태들의 예시를 위해 제공될 뿐, 이를 제한하지 않는다.
도 1은 MTJ 저장 엘리먼트를 구비한 종래의 MRAM 회로의 도시이다.
도 2는 논리 엘리먼트들 및 MRAM 셀들을 포함하는 종래의 메모리 디바이스의 단면도이다.
도 3은 논리와 통합된 MRAM 셀들을 포함하는 예시적인 실시형태의 단면도이다.
도 4a 및 도 4b는 예시적인 실시형태에 따른 MTJ 셀들의 2개의 배향들의 평면도들을 도시한다.
도 5는 예시적인 실시형태에 따른 MRAM 셀들을 포함하는 메모리 디바이스를 형성하는 프로세스 흐름을 상세히 열거한다.
도 6은 논리와 통합된 MRAM 셀들을 포함하는 다른 예시적인 실시형태를 도시한다.
도 7은 논리와 통합된 MRAM 셀들을 포함하는 또 다른 예시적인 실시형태를 도시한다.
도 8은 다른 예시적인 실시형태에 따른 MRAM 셀들을 포함하는 메모리 디바이스를 형성하는 프로세스 흐름을 상세히 열거한다.

다양한 실시형태들의 양상들이 구체적인 실시형태들과 관련된 다음의 설명 및 관련 도면들에서 개시된다. 본 발명의 범위로부터 벗어나지 않고 대안적인 실시형태들이 창안될 수 있다. 추가적으로, 다양한 실시형태들의 잘 공지된 엘리먼트들은 다양한 실시형태들의 관련 세부사항들을 불분명하지 않게 하기 위해서 상세하게 설명되지 않거나 또는 생략될 것이다.

단어 "예시적인"은 "예, 예시 또는 예증으로서 역할을 하는"을 의미하도록 여기서 사용된다. 여기에 "예시적인"으로 설명된 임의의 실시형태는 반드시 다른 실시형태들보다 바람직하거나 또는 유익한 것으로 해석되지 않는다. 마찬가지로, 용어 "실시형태들"은, 모든 실시형태들이 동작의 논의된 특징, 이점 또는 모드를 포함할 것을 요구하지 않는다.

본원에 사용된 용어는 단지 특정 실시형태들을 설명하기 위한 목적이고 실시형태들을 제한하고자 의도되지 않는다. 여기에 사용된 바와 같이, 단수 형태들 "a", "an" 및 "the"은, 그 맥락에서 명백하게 다르게 나타내지 않는 경우, 복수 형태들도 또한 포함하도록 의도된다. 용어 "구비하다", "구비하는", "포함하다" 및/또는 "포함하는"은, 본원에서 사용되는 경우, 언급된 특징들, 정수들, 단계들, 동작들, 엘리먼트들 및/또는 컴포넌트들의 존재를 지정하지만, 언급된 것의 하나 또는 그 초과의 다른 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들 및/또는 이들의 그룹들의 존재 또는 부가를 배제하지 않는다는 것을 추가적으로 이해할 것이다.

종래의 기술들을 가지고, 반도체 집적 회로들 내에 논리 프로세스와 호환되는 방식으로 MRAM 셀들을 형성하는 프로세스를 통합하는 것이 곤란하다는 것이 인식될 것이다. 예시적인 실시형태들은, 감소된 두께의 금속 배선을 MTJ에 연결된 공통 IMD 층에 제공함으로써 MTJ 셀들이 금속 배선들 안으로 실질적으로 침범하는 문제를 유익하게 방지하며, 이로써 MRAM 셀들의 논리 엘리먼트들과의 비교적 용이한 통합을 제공한다.

도 3은 예시적인 실시형태(300)를 도시한다. 하부 캡층(Cap1x 및 Cap2x)과 상부 캡층(Cap1x+1 및 Cap2x+1) 사이에 간격은 종래의 구성들에서와 같이 유지된다. 하부 캡층(IMDx-1 및 Mx-1) 아래의 부분들의 엘리먼트들 또한 종래의 구성과 유사하다. 이 간격을 유지하기 위해서, 금속 배선(Mx) 및 MRAM 셀들을 위한 IMD 층 x 내 불충분한 공간의 문제들을 경감시키는 두 갈래의 해법들이 제공된다.

첫째로, 금속 배선(Mx)은, 상부 전극(TE)에 인접한 아일랜드(island)로 금속 배선(Mx)을 한정시킴으로써 MTJ 셀로부터 아이솔레이트되고 선택적인 절연체(Cap3x)에 의해 둘러싸인다. 이 구성은 에칭 마진을 개선하고 단락 위험을 감소시킨다. 더욱이, MTJ 스택의 측벽들은 또한 절연층으로 캡슐화되어(Side_Capx), MTJ 스택의 층들에 추가적인 절연을 제공할 수 있다.

둘째로, 금속 배선(Mx)의 사이즈가 두께(수직 치수) 및 면적(이는 금속 아일랜드로의 한정을 허용함) 둘 모두에 있어서 감소된다. 두께의 감소로 인해, 금속 배선(Mx)의 다른 층들로의 리세션(recession)없이 MRAM 셀을 형성하기 위한 수직 공간(room)이 허용된다. 그러나, 전체 금속 단면적이 감소되기 때문에, 금속 배선(Mx)(즉, 비트 라인)은 MRAM 셀의 적절한 기능을 위해 필요한 전류 밀도를 지원하지 못할 수 있다. 따라서, 층 x+1의 금속 연결부로부터 비트 라인이 형성될 수 있다. 상부 비아(top_Vx)는 금속(Mx)을 비아(Vx+1)에 연결시킬 수 있다. (부분적인 두께를 갖는 것으로 도시된) 금속 배선(Mx+1)이 비아(Vx+1)에 연결될 수 있다. 이후, 금속(Mx+1)은 비트 라인 전류 밀도를 지원하기 위해 적절한 치수들을 가진 새로운 비트 라인으로서 사용될 수 있다. 그 결과, 전류 흐름의 방향은 금속 배선(Mx) 내에서 수평에서 수직으로 변하고, Mx의 단면적은 MRAM 셀의 정상 동작을 위해 사용되는 전류 밀도를 지원하기에 충분하도록 구성될 수 있다. 도시의 일관성을 위해서, 다양한 "논리" 엘리먼트들(M'x-1, V'x, M'x, V'x+1 및 M'x+1)이 도시된다. 또한, 논리 엘리먼트들(M'x-1, V'x, M'x, V'x+1 및 M'x+1)의 병렬배치로부터, 예시적인 실시형태들이 논리 형성 프로세스와 전적으로 호환성있는 MRAM 셀들을 성공적으로 통합한다는 것이 인식될 것이다.

도 4a 및 도 4b는 실시형태(300)에 따른 MTJ 스택의 2개 배향들의 개략적인 평면도들을 도시한다. 도 4a 및 도 4b 각각에서, 금속 배선(Mx+1)(미도시)은 일반적으로, Y-축의 방향으로 배향될 수 있다(Mx-1과 유사함). 도 4a에서, MTJ 스택은 X-축으로 배향되고, Mx+1 및 Mx-1의 방향에 대해 실질적으로 수직이다. 도 4b는 Y-축의 MTJ 스택 배향을 도시하고, 이는 Mx+1 및 Mx-1의 방향에 실질적으로 평행하다. 양자 모두의 경우에서, 상부 전극(TE)은 금속 배선(Mx)을 아일랜드로 한정하도록 형성되므로, 금속 배선(Mx)이 MTJ 스택으로부터 아이솔레이트된다. 추가적으로, MTJ 스택의 배향은 실질적으로 평행과 실질적으로 수직 사이에 있는 임의의 각도, 이를 테면, 예를 들어, 45도 각도 또는 다른 예각이 되도록 선택될 수 있다는 것을 인식할 것이다. 레이아웃 차원들에 기초한 MTJ 스택의 배향의 다양한 각도들의 선택에 있어서의 유연성은 금속 배선들을 통해 흐르는 전류에 의해 생성되는 장의 교란의 감소를 제공할 수 있다.

도 5는 실시형태(300)에 따른 MRAM 디바이스를 통합하는 프로세스를 상세히 열거하는 흐름도이다. 블록 502에서, IMD 층 x-1의 금속 배선(Mx-1)이 패터닝된다. 다음, 블록 504에서, 층 x의 절연 캡층들(Cap1x 및 Cap2x)이 증착될 수 있다. 블록 506에서, 비아(Vx)(이는 증착됨)를 형성하기 위해서, 캡층들(Cap1x 및 Cap2x)이 패터닝된다. 다음으로, 블록 508에서, MTJ 스택의 증착과 함께, 하부 전극(BE)이 캡층들(Cap1x 및 Cap2x) 및 비아(Vx) 상에 증착된다. 본 기술에 알려진 바와 같이, MTJ 스택은 다양한 엘리먼트들, 예를 들어, 핀드층, 터널링 배리어층, 프리층, 반강자성(AFM)층 및 캡층을 포함할 수 있다. 다음으로, 블록 510에서, MTJ 스택이 패터닝되고 측벽 캡층(Side_Capx)이 증착된다. 블록 512에서, 금속간 유전체(IMDx)가 MRAM 셀들과 층 x내 다른 논리 셀들 사이의 영역들 내에 증착된다. MTJ 스택의 상부는 평탄화 프로세스(예를 들어, 화학 기계적 연마(CMP))를 거치게 된다. 블록 514에서 상부 전극(TE)과 선택적인 절연층(Cap3x)이 증착되고, 상부 전극(TE) 및 하부 전극(BE)이 패터닝된다. 다음으로, 블록 516에서, 층 x의 개방 영역들을 충진하기 위해서, 유전체 IDMx가 다시 증착된다. IMD CMP 프로세스가 IMDx 층의 평탄화를 위해 사용된 수 있다. 이후, 블록 518에서 상부 비아(top_Vx) 및 금속(Mx)이 패터닝되고 증착되어 상부 비아 및 금속 배선(Mx)을 형성하는데, 이는 본원에 논의된 바와 같이 금속 아일랜드를 형성한다. 블록 520에서 Cap1x+1, Cap2x+1, 및 IMDx+1이 증착되고, 패터닝되어 비아(Vx+1)를 형성한다. 최종적으로, 블록 522에서 금속(Mx+1)이 형성되고 비아들(top_Vx 및 Vx+1)을 통해 금속(Mx)에 연결된다. 앞의 프로세스 시퀀스들은 오로지 예시를 위해 기술되었고 다양한 실시형태들을 제한하지 않는다는 것이 인식될 것이다. 도 3, 4a 및 도 4b와 관련하여 예시되고 논의된 구성들을 달성하기 위해서 다양한 시퀀스들이 조합될 수 있고 그리고/또는 순서가 재배열된다. 또한, 논리 엘리먼트들을 형성하기 위한 대응하는 동작들은, 이들이 본 기술에 잘 알려져 있기 때문에 설명되지 않았고, 임의의 호환가능한 프로세스가 사용될 수 있다.

도 6은 다른 예시적인 실시형태(600)를 도시한다. 층(cap2x) 내 MRAM 셀의 위치를 낮춤으로써 이 실시형태에서는 중첩 문제가 방지된다. 이는, 하부 전극(BE)을 금속 배선(Mx-1)에 연결하기 위한 비아(Vx)의 사용의 배제하고, 금속(Mx-1)의 상부에 바로 BE를 형성함으로써 달성된다. 캡층들(Cap1x 및 Cap2x)의 위치들이 변경된다. 도시된 바와 같이, 이제, Cap1x가 Mx-1 둘레에 형성되고, 하부 전극(BE)이 Cap2x 내에 임베딩된다. 따라서, 종래의 설계들과 비교하여, MRAM 셀의 위치가 대략적으로 2개의 캡층들(Cap1x 및 Cap2x)의 두께만큼 낮아진다. 금속 배선(Mx)이 비트 라인으로서 사용될 수 있고 상부 전극(TE)의 상부에 형성될 수 있다. 도시된 바와 같이, (수직 방향으로) Mx의 최소 씨닝 또는 리세싱(recessing)이 있을 수 있다. 그러나, 일반적으로 이 씨닝은 디바이스의 성능에 중요한 영향을 갖지 않을 것이다. 또한, 금속 배선(Mx)은 상부 전극(TE)에 의해, 측벽들 및 터널링 배리어층으로부터 철저히(well) 아이솔레이트된다. 따라서, 단락이 발생할 위험이 방지된다.

그러나, 대안적인 구성에서, Mx의 최소 씨닝으로 인한 어떠한 유해한 영향도 도 7에 도시된 구성을 이용하여 방지될 수 있다. 실시형태(700)에서, 층 x에서 금속 배선(Mx)은 두께가 감소되고, 비아(Vx+1)를 통해, 층 x+1 내 금속(Mx+1)(미도시)에 연결된다. 금속(Mx+1)은, 실시형태(300)와 유사하게, 새로운 비트 라인으로서 사용되도록 적절하게 크기 조정될 수 있다. 따라서, 리세스된 금속(Mx)의 사이즈는 성능에 영향을 미치지 않는데, 이는 금속(Mx+1)이 층 x+1 내 전류 부하를 반송하도록 설계될 수 있는 반면, Mx의 감소는 층 x 내 MRAM 셀의 통합을 용이하게 하기 때문이다. 추가적으로, 도 3의 실시형태와 유사하게, Mx의 씨닝으로 인한 어떤 부정적인 영향을 경감시키는 수직 전도성 경로를 조장하기 위해 금속 배선(Mx)이 사용된다는 것이 인식될 것이다. 또한, 이 구성에서, 금속 배선(Mx)이 상부 전극(TE)에 의해, 측벽들 및 터널링 배리어층으로부터 아이솔레이트되고, 단락이 발생할 위험이 방지된다.

실시형태들(600 및 700)에 따라 논리와 통합되는 MRAM 셀들의 통합을 위한 프로세스 흐름이 도 8에 도시된다. 블록 802에서, Cap1x가 IMDx-1 층 상에 증착된다. 블록 804에서, 층 x-1 내 금속 배선(Mx-1)이 패터닝되고 증착된다. 다음으로, 블록 806에서, 하부 전극(BE)이 Mx-1의 상부에 바로 증착된 다음 MTJ 스택이 증착된다. 이후, 블록 808에서, MTJ 스택이 패터닝되고 측벽 캡(Side_Capx)이 증착된다. 블록 810에서, 금속간 유전체층(IMDx)이 MRAM 셀들과 층 x 내 다른 논리 셀들 사이의 영역들에 증착되고, MTJ 스택의 상부에서 평탄화 프로세스가 실시된다. 블록 812에서 상부 전극(TE)이 증착되고, 상부 전극(TE)이 패터닝된다. 이후, 블록 814에서, 캡층(Cap2x)이 도 6 및 도 7에 도시된 바와 같이 증착되고, 이 캡층에는 BE가 임베딩된다. 다음으로, 블록 816에서, 층 x의 임의의 개방 영역들을 충진하기 위해서 유전체 IMDx가 다시 증착되고, 평탄화를 위해 화학 기계적 연마(CMP)의 프로세스가 실시될 수 있다. 도 6의 실시형태의 경우, 잘 알려진 바와 같이, Mx 및 층 x+1 내 절연 캡층들(Cap1x+1 및 Cap2x+1)이 형성될 수 있다. 도 7의 실시형태의 경우, 블록 818에서, 금속 배선(Mx)이 패터닝되고 증착되어 금속 아일랜드를 형성한다. 블록 820에서, 비아(Vx+1)를 형성하기 위해서, 층 x+1 내 절연 캡층들(Cap1x+1 및 Cap2x+1) 및 IMDx+1이 증착되고 패터닝된다. 블록 822에서, 금속(Mx+1)이 비아(Vx+1)를 통해 금속(Mx)에 연결된다. 다시 한번, 앞의 프로세스 시퀀스들은 오로지 예시를 위해서 설명되었고 다양한 실시형태들을 제한하지 않는다는 것이 인식될 것이다. 도 6 및 도 7과 관련하여 예시되고 논의된 구성들을 달성하기 위해서 다양한 시퀀스들이 조합될 수 있고 그리고/또는 순서가 재배열된다. 또한, 논리 엘리먼트들을 형성하기 위한 대응하는 동작들은, 이들이 본 기술에 잘 알려져 있기 때문에 설명되지 않았고, 임의의 호환가능한 프로세스가 사용될 수 있다.

본원에 개시된 실시형태들은 MRAM 셀들을 대응하는 논리층들과 통합하는 종래의 기술들에서 직면하는 문제들을 극복한다. 예시적인 실시형태들은 MRAM 셀들의 형성에 대한 제한적 수직 공간의 문제들; 금속 배선들과 MTJ 스택 간의 중첩 문제들; 및 금속 배선들과 MTJ 스택 간의 잠재적 단락들을 해결한다.

앞의 설명으로부터, 실시형태(300)에 설명된 바와 같이, 일부 예시적인 실시형태들에서의 MRAM 통합은 Mx로부터 금속 아일랜드의 형성 및 Mx를 다른 금속층(예를 들어, Mx+1)과 연결하는 것을 포함한다는 것을 인식할 것이다. 이 기술은 종래의 논리 형성 프로세스들과 전적으로 호환가능하고 논리 엘리먼트들의 형성에 대한 변경을 요구하지 않는다. 대안적인 실시형태들(600 및 700)은, 도 6 및 도 7에 도시된 바와 같이, Mx-1의 상부에 바로 BE를 형성하고 이중층 절연 캡들(Cap1x 및 Cap2x)의 위치를 그에 따라 변경함으로써 층 x 내 MTJ 스택의 위치를 낮추는 것을 포함한다. 실시형태들(600 및 700) 둘 모두는 베이스라인 논리 형성 프로세스에 대한 변경을 포함하며, 이중층 절연 캡들(예를 들어, Cap1x 및 Cap2x)의 위치가 변경된다. 실시형태(700)는, 실시형태(300)에서와 같이, Mx로부터의 금속 아일랜드의 형성과 Mx를 다른 금속층(예를 들어, Mx+1)과 연결하는 것을 포함한다.

당업자들은 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수 있다는 것을 인식할 것이다. 예를 들면, 위의 설명 전체에 걸쳐 언급될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 자기 입자들, 광학 필드들 또는 광학 입자들, 또는 이들의 임의의 조합으로 표현될 수 있다.

또한, 당업자들은 본원에 개시된 실시형태들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 회로들, 알고리즘 및/또는 프로세스 시퀀스들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 양자의 조합들로서 구현될 수 있다는 것을 인식할 것이다. 하드웨어 및 소프트웨어의 이러한 상호 교환 가능성을 명확히 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들은 일반적으로 그들의 기능적 측면에서 상술되었다. 그러한 기능이 하드웨어로서 구현되는지 또는 소프트웨어로서 구현되는지 여부는, 전체 시스템 상에 부여된 설계 제약들 및 특정 애플리케이션에 의존한다. 당업자들은 각각의 특정 애플리케이션에 대해 다양한 방법들로 기재된 기능을 구현할 수 있지만, 그러한 구현 결정들이 본 발명의 범위에서 벗어나게 하는 것으로 해석되어서는 안 된다.

여기에 설명된 MTJ 저장 엘리먼트들을 포함하는 반도체 디바이스들은 모바일 전화기, 휴대용 컴퓨터, 핸드-헬드 개인 통신 시스템(PCS) 유닛, 개인 데이터 보조기들(PDA들)과 같은 휴대용 데이터 유닛, GPS 인에이블드 디바이스, 내비게이션 디바이스, 셋톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 계기 검침 장비와 같은 고정 위치 데이터 유닛, 또는 데이터 또는 컴퓨터 명령들을 저장하거나 또는 리트리브하는 임의의 다른 디바이스, 또는 이들의 임의의 조합 내에 포함될 수 있다는 것이 인식될 것이다. 따라서, 본 개시물의 실시형태들은, 여기에 개시된 바와 같이 MTJ 저장 엘리먼트들을 구비한 메모리를 비롯한 능동 집적 회로를 포함하는 임의의 디바이스에서 적절하게 사용될 수 있다.

앞에 개시된 디바이스들 및 방법은, 컴퓨터 판독가능 매체들 상에 저장되는, GDSⅡ 및 GERBER 컴퓨터 파일들로 설계될 수 있고 구성될 수 있다. 이들 파일들은 결국, 이들 파일들에 기초하여 디바이스들을 제조하는 제조 취급자들에게 제공될 수 있다. 결과적으로 생성된 물건들은, 이후에 반도체 다이로 절단되고 반도체 칩으로 패키징되는 반도체 웨이퍼들이다. 이후, 이 칩들은 본원에 설명된 디바이스들에서 사용된다.

따라서, 실시형태들은, 프로세서에 의해 실행될 경우 프로세서 및 임의의 다른 협력적 엘리먼트들을, 명령들이 정하는 바에 따라 여기에 설명된 기능들을 수행하기 위한 머신으로 변환시키는 명령들을 구현하는 머신 판독가능 매체들 또는 컴퓨터 판독가능 매체들을 포함할 수 있다.

앞의 개시물은 예시적인 실시형태들을 나타내지만, 첨부된 청구항들에 의해 정의된 바와 같이 본 발명의 범위로부터 벗어나지 않고 본원에서 다양한 변경들 및 변형들이 이루어질 수 있음을 주목해야 한다. 본원에 설명된 실시형태들에 따른 방법 청구항들의 기능들, 단계들 및/또는 동작들이 임의의 특정한 순서로 실시될 필요가 없다. 또한, 실시형태들의 엘리먼트들이 단수로 설명되거나 또는 청구될 수 있지만, 명시적으로 단수로 제한하는 언급이 없는 한 복수인 것으로 여겨진다.

Claims

반도체 디바이스로서,
논리 엘리먼트와 함께 공통 층간 금속 유전체(IMD; interlayer metal dielectric) 층에 배치되도록 구성되는 자기 터널 접합(MTJ) 저장 엘리먼트;
상기 MTJ 저장 엘리먼트에 연결되는 상기 공통 IMD 층 내의 감소된 두께의 금속 배선 ― 상기 감소된 두께의 금속 배선은 상기 논리 엘리먼트의 대응하는 금속 배선보다 두께면에서 더 작고, 상기 감소된 두께의 금속 배선은, 상기 MTJ 저장 엘리먼트로부터 아이솔레이트되고 상기 MTJ 저장 엘리먼트와 중첩되지 않는 금속 아일랜드의 형상으로 형성됨 ―;
상기 공통 IMD 층으로부터 상부(top) IMD 층을 분리시키는 상부 캡층;
상기 공통 IMD 층으로부터 하부(bottom) IMD 층을 분리시키는 하부 캡층;
상기 MTJ 저장 엘리먼트에 연결되는 상부 전극 및 하부 전극;
상기 하부 전극에 연결되는 상기 하부 IMD 층 내 제 1 금속 배선; 및
상기 상부 전극에 연결되는 상기 공통 IMD 층 내 제 2 금속 배선 ― 상기 제 2 금속 배선은 상기 감소된 두께의 금속 배선임 ―
을 포함하는,
반도체 디바이스.
삭제
제 1 항에 있어서,
상기 하부 전극은 상기 공통 IMD 층 내에 형성되고 그리고 제 1 비아를 통해 상기 제 1 금속 배선에 연결되고; 그리고
상기 제 2 금속 배선은 상기 상부 IMD 층 내 제 3 금속 배선에 연결되는,
반도체 디바이스.
제 3 항에 있어서,
상기 제 2 금속 배선은, 상기 공통 IMD 층 내 제 2 비아 및 상기 제 3 금속 배선으로 연장되는 제 3 비아에 의해 상기 제 3 금속 배선에 연결되는,
반도체 디바이스.
제 3 항에 있어서,
상기 제 2 금속 배선은 제 3 캡층에 의해 실질적으로 둘러싸이는,
반도체 디바이스.
제 1 항에 있어서,
상기 하부 전극이 직접 접촉(direct contact)에 의해 상기 제 1 금속 배선에 연결되도록, 상기 하부 전극의 일부가 상기 하부 캡층에 형성되는,
반도체 디바이스.
제 6 항에 있어서,
상기 제 2 금속 배선은 상기 상부 전극에 의해 상기 MTJ 저장 엘리먼트로부터 아이솔레이트되는 금속 아일랜드를 형성하고, 그리고 상기 제 2 금속 배선은 상기 상부 IMD 층 내 제 3 금속 배선에 연결되는,
반도체 디바이스.
제 1 항에 있어서,
상기 MTJ 저장 엘리먼트의 측벽들 상에 형성되는 측벽 캡층을 더 포함하는,
반도체 디바이스.
제 1 항에 있어서,
상기 상부 캡층 또는 상기 하부 캡층 중 적어도 하나는 2개의 캡층들을 포함하는,
반도체 디바이스.
제 1 항에 있어서,
상기 제 1 금속 배선의 배향에 대한 상기 MTJ 저장 엘리먼트의 배향은 실질적으로 평행, 실질적으로 수직 중 하나로부터 선택되는,
반도체 디바이스.
제 1 항에 있어서,
상기 반도체 디바이스는 적어도 하나의 반도체 다이에 통합되는,
반도체 디바이스.
제 1 항에 있어서,
상기 반도체 디바이스는,
셋톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말기(PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 구성되는 그룹으로부터 선택되는 디바이스에 통합되는,
반도체 디바이스.
반도체 디바이스를 형성하는 방법으로서,
논리 엘리먼트와 함께 공통 층간 금속 유전체(IMD) 층에 자기 터널 접합(MTJ) 저장 엘리먼트를 형성하는 단계;
상기 MTJ 저장 엘리먼트에 연결되는 상기 공통 IMD 층 내에 감소된 두께의 금속 배선을 형성하는 단계 ― 상기 감소된 두께의 금속 배선은 상기 논리 엘리먼트의 대응하는 금속 배선보다 두께면에서 더 작고, 상기 감소된 두께의 금속 배선은, 상기 MTJ 저장 엘리먼트로부터 아이솔레이트되고 상기 MTJ 저장 엘리먼트와 중첩되지 않는 금속 아일랜드의 형상으로 형성됨 ―;
상기 공통 IMD 층으로부터 상부 IMD 층을 분리시키는 상부 캡층을 형성하는 단계;
상기 공통 IMD 층으로부터 하부 IMD 층을 분리시키는 하부 캡층을 형성하는 단계;
상기 MTJ 저장 엘리먼트에 상부 전극 및 하부 전극을 연결하는 단계;
상기 하부 IMD 층 내 제 1 금속 배선을 상기 하부 전극에 연결하는 단계; 및
상기 공통 IMD 층 내 제 2 금속 배선을 상기 상부 전극에 연결하는 단계 ― 상기 제 2 금속 배선은 상기 감소된 두께의 금속 배선임 ―
를 포함하는,
반도체 디바이스를 형성하는 방법.
삭제
제 13 항에 있어서,
상기 공통 IMD 층 내에 상기 하부 전극을 형성하는 단계 및 상기 하부 전극을 제 1 비아를 통해 상기 제 1 금속 배선에 연결하는 단계; 및
상기 제 2 금속 배선을 상기 상부 IMD 층 내 제 3 금속 배선에 연결하는 단계를 더 포함하는,
반도체 디바이스를 형성하는 방법.
제 15 항에 있어서,
상기 제 2 금속 배선은, 상기 공통 IMD 층 내 제 2 비아 및 상기 제 3 금속 배선으로 연장되는 제 3 비아에 의해 상기 제 3 금속 배선에 연결되는,
반도체 디바이스를 형성하는 방법.
제 13 항에 있어서,
상기 하부 전극이 직접 접촉에 의해 상기 제 1 금속 배선에 연결되도록, 상기 하부 전극의 일부를 상기 하부 캡층에 형성하는 단계를 더 포함하는,
반도체 디바이스를 형성하는 방법.
제 17 항에 있어서,
상기 제 2 금속 배선을, 상기 MTJ 저장 엘리먼트로부터 아이솔레이트되는 금속 아일랜드로서 형성하는 단계; 및
상기 상부 IMD 층 내 제 3 금속 배선에 상기 제 2 금속 배선을 연결하는 단계를 더 포함하는,
반도체 디바이스를 형성하는 방법.
제 13 항에 있어서,
상기 MTJ 저장 엘리먼트의 측벽들 상에 측벽 캡층을 형성하는 단계를 더 포함하는,
반도체 디바이스를 형성하는 방법.
제 13 항에 있어서,
상기 반도체 디바이스는 적어도 하나의 반도체 다이에 통합되는,
반도체 디바이스를 형성하는 방법.
제 13 항에 있어서,
상기 반도체 디바이스는,
셋톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말기(PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 구성되는 그룹으로부터 선택되는 디바이스에 통합되는,
반도체 디바이스를 형성하는 방법.
반도체 디바이스로서,
논리 수단과 함께 층간 금속 유전체(IMD) 층에 형성되는 자기 터널 접합(MTJ) 저장 수단;
상기 MTJ 저장 수단에 연결되는 공통 IMD 층 내의 감소된 두께의 전도하기 위한 수단 ― 상기 감소된 두께의 전도하기 위한 수단은 상기 논리 수단의 대응하는 전도 수단보다 두께면에서 더 작고, 상기 감소된 두께의 전도하기 위한 수단은, 상기 MTJ 저장 수단으로부터 아이솔레이트되고 상기 MTJ 저장 수단과 중첩되지 않는 아일랜드의 형상으로 형성됨 ―;
상기 공통 IMD 층으로부터 상부 유전체(dielectric) 수단을 분리시키기 위한 상부 캡 수단;
상기 공통 IMD 층으로부터 하부 유전체 수단을 분리시키기 위한 하부 캡 수단;
상기 MTJ 저장 수단에 연결되는 상부 전극 수단 및 하부 전극 수단;
상기 하부 전극 수단에 연결되는 상기 하부 유전체 수단 내의 제 1 전도하기 위한 수단; 및
상기 상부 전극 수단에 연결되는 상기 공통 IMD 층 내의 제 2 전도하기 위한 수단 ― 상기 제 2 전도하기 위한 수단은 상기 감소된 두께의 전도하기 위한 수단임 ―
을 포함하는,
반도체 디바이스.
삭제
제 22 항에 있어서,
상기 하부 전극 수단은 상기 공통 IMD 층 내에 형성되고 그리고 제 1 상호연결 액세스 수단을 통해 상기 제 1 전도하기 위한 수단에 연결되고; 그리고
상기 제 2 전도하기 위한 수단은 상부 IMD 층 내의 제 3 전도하기 위한 수단에 연결되는,
반도체 디바이스.
제 24 항에 있어서,
상기 제 2 전도하기 위한 수단은, 상기 공통 IMD 층 내 제 2 비아 및 상기 제 3 전도하기 위한 수단으로 연장되는 제 3 비아에 의해 상기 제 3 전도하기 위한 수단에 연결되는,
반도체 디바이스.
제 22 항에 있어서,
상기 하부 전극 수단이 직접 접촉에 의해 상기 제 1 전도하기 위한 수단에 연결되도록, 상기 하부 전극 수단의 일부가 상기 하부 캡 수단에 형성되는,
반도체 디바이스.
제 26 항에 있어서,
상기 제 2 전도하기 위한 수단은 상기 MTJ 저장 수단으부터 아이솔레이트되는 아일랜드로서 형성되고; 그리고
상기 제 2 전도하기 위한 수단은 상기 상부 유전체 수단 내 제 3 전도하기 위한 수단에 연결되는,
반도체 디바이스.
제 22 항에 있어서,
상기 MTJ 저장 수단의 측벽들을 절연시키기 위한 측벽 캡 수단을 더 포함하는,
반도체 디바이스.
제 22 항에 있어서,
상기 반도체 디바이스는 적어도 하나의 반도체 다이에 통합되는,
반도체 디바이스.
제 22 항에 있어서,
상기 반도체 디바이스는,
셋톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말기(PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 구성되는 그룹으로부터 선택되는 디바이스에 통합되는,
반도체 디바이스.
반도체 디바이스를 형성하는 방법으로서,
논리 엘리먼트와 함께 공통 층간 금속 유전체(IMD) 층에 자기 터널 접합(MTJ) 저장 엘리먼트를 형성하기 위한 단계;
상기 MTJ 저장 엘리먼트에 연결되는 상기 공통 IMD 층 내에 감소된 두께의 금속 배선을 형성하기 위한 단계 ― 상기 감소된 두께의 금속 배선은 상기 논리 엘리먼트의 대응하는 금속 배선보다 두께면에서 더 작고, 상기 감소된 두께의 금속 배선은, 상기 MTJ 저장 엘리먼트로부터 아이솔레이트되고 상기 MTJ 저장 엘리먼트와 중첩되지 않는 금속 아일랜드의 형상으로 형성됨 ―;
상기 공통 IMD 층으로부터 상부 IMD 층을 분리시키는 상부 캡층을 형성하기 위한 단계;
상기 공통 IMD 층으로부터 하부 IMD 층을 분리시키는 하부 캡층을 형성하기 위한 단계;
상기 MTJ 저장 엘리먼트에 상부 전극 및 하부 전극을 연결시키기 위한 단계;
상기 하부 IMD 층 내 제 1 금속 배선을 상기 하부 전극에 연결시키기 위한 단계; 및
상기 공통 IMD 층 내 제 2 금속 배선을 상기 상부 전극에 연결시키기 위한 단계 ― 상기 제 2 금속 배선은 상기 감소된 두께의 금속 배선임 ―
를 포함하는,
반도체 디바이스를 형성하는 방법.
삭제
제 31 항에 있어서,
상기 공통 IMD 층 내에 상기 하부 전극을 형성하기 위한 단계 및 상기 하부 전극을 제 1 비아를 통해 상기 제 1 금속 배선에 연결하기 위한 단계; 및
상기 제 2 금속 배선을 상기 상부 IMD 층 내 제 3 금속 배선에 연결하기 위한 단계를 더 포함하는,
반도체 디바이스를 형성하는 방법.
제 33 항에 있어서,
상기 제 2 금속 배선은, 상기 공통 IMD 층 내 제 2 비아 및 상기 제 3 금속 배선으로 연장되는 제 3 비아에 의해 상기 제 3 금속 배선에 연결되는,
반도체 디바이스를 형성하는 방법.
제 31 항에 있어서,
상기 하부 전극이 직접 접촉에 의해 상기 제 1 금속 배선에 연결되도록, 상기 하부 전극의 일부를 상기 하부 캡층에 형성하기 위한 단계를 더 포함하는,
반도체 디바이스를 형성하는 방법.
제 35 항에 있어서,
상기 제 2 금속 배선을, 상기 MTJ 저장 엘리먼트로부터 아이솔레이트되는 금속 아일랜드로서 형성하기 위한 단계; 및
상기 상부 IMD 층 내 제 3 금속 배선에 상기 제 2 금속 배선을 연결하기 위한 단계를 더 포함하는,
반도체 디바이스를 형성하는 방법.
제 31 항에 있어서,
상기 MTJ 저장 엘리먼트의 측벽들 상에 측벽 캡층을 형성하기 위한 단계를 더 포함하는,
반도체 디바이스를 형성하는 방법.
제 31 항에 있어서,
상기 반도체 디바이스는 적어도 하나의 반도체 다이에 통합되는,
반도체 디바이스를 형성하는 방법.
제 31 항에 있어서,
상기 반도체 디바이스는,
셋톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말기(PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 구성되는 그룹으로부터 선택되는 디바이스에 통합되는,
반도체 디바이스를 형성하는 방법.
논리 엘리먼트와 함께 공통 층간 금속 유전체(IMD) 층에 배치되는 자기 터널 접합(MTJ) 저장 엘리먼트를 포함하는 반도체 디바이스를 형성하는 방법으로서,
상기 공통 IMD 층 내 하부 전극 상에 MTJ 저장 엘리먼트를 증착하는 단계;
상기 MTJ 저장 엘리먼트를 패터닝하는 단계;
상기 MTJ 저장 엘리먼트의 측벽들 상에 측벽 캡층을 증착하는 단계;
상기 MTJ 저장 엘리먼트 상에 상부 전극을 증착하는 단계;
상기 상부 전극 및 상기 하부 전극을 패터닝하는 단계;
상기 공통 IMD 층의 일부를 증착하는 단계;
상기 상부 전극 상에 제 2 금속 배선을 증착하는 단계;
상기 상부 전극보다 더 작고 그리고 상기 MTJ 저장 엘리먼트로부터 아이솔레이트되고 상기 MTJ 저장 엘리먼트와 중첩되지 않는 금속 아일랜드를 형성하기 위해 상기 제 2 금속 배선을 패터닝하는 단계;
상기 공통 IMD 층의 다른 부분을 증착하는 단계;
상기 공통 IMD 층을 상부 IMD 층으로부터 분리시키기 위해 상기 공통 IMD 층 상에 제 2 캡층을 증착하는 단계; 및
상기 상부 IMD 층 내에 제 3 금속 배선을 형성하는 단계
를 포함하고,
상기 제 3 금속 배선은 상기 제 2 금속 배선에 연결되는,
반도체 디바이스를 형성하는 방법.
제 40 항에 있어서,
상기 상부 전극 상에 제 3 캡층을 증착하는 단계를 더 포함하고,
상기 제 3 캡층은 상기 제 2 금속 배선을 실질적으로 둘러싸도록 구성되는,
반도체 디바이스를 형성하는 방법.
논리 엘리먼트와 함께 공통 층간 금속 유전체(IMD) 층에 배치되는 자기 터널 접합(MTJ) 저장 엘리먼트를 포함하는 반도체 디바이스를 형성하는 방법으로서,
제 1 부분 및 제 2 부분을 포함하는 제 1 캡층을 형성하는 단계;
하부 전극을 위한 개구를 형성하기 위해 상기 제 2 부분을 패터닝하는 단계;
상기 하부 전극이 상기 제 1 부분 내 제 1 금속 배선과 접촉하도록, 상기 하부 전극을 증착하는 단계;
상기 하부 전극 상에 MTJ 저장 엘리먼트를 증착하는 단계;
상기 MTJ 저장 엘리먼트의 측벽들 상에 측벽 캡층을 증착하는 단계;
상기 MTJ 저장 엘리먼트 상에 상부 전극을 증착하는 단계;
상기 상부 전극 상에 제 2 금속 배선을 증착하는 단계 ― 상기 제 2 금속 배선은 상기 논리 엘리먼트의 대응하는 금속 배선과 비교하여 감소된 두께를 가짐 ―;
상기 상부 전극보다 더 작고 그리고 상기 MTJ 저장 엘리먼트로부터 아이솔레이트되고 상기 MTJ 저장 엘리먼트와 중첩되지 않는 금속 아일랜드를 형성하기 위해 상기 제 2 금속 배선을 패터닝하는 단계;
상기 공통 IMD 층의 적어도 일부를 증착하는 단계; 및
상기 공통 IMD 층을 상부 IMD 층으로부터 분리시키기 위해 상기 공통 IMD 층 상에 제 2 캡층을 증착하는 단계
를 포함하는,
반도체 디바이스를 형성하는 방법.
제 42 항에 있어서,
상기 상부 IMD 층 내에 제 3 금속 배선을 형성하는 단계 ― 상기 제 3 금속 배선은 상기 제 2 금속 배선에 연결됨 ― 를 더 포함하는,
반도체 디바이스를 형성하는 방법.