KR20130081073A - 반도체 장치 - Google Patents
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Abstract
반도체 장치가 제공된다. 이 반도체 장치는 적어도 하나의 트랜지스터를 갖는 기판 상의 층간 절연막, 층간 절연막 내에 제공되고, 트랜지스터에 전기적으로 연결된 도전 배선, 및 층간 절연막을 덮고, 탄화물을 포함하는 캡핑막을 포함한다. 캡핑막은 2~7.5 atom% 범위의 탄소를 함유하는 것을 특징으로 한다.
Description
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 배선 구조를 포함하는 반도체 장치에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 장치는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 장치들은 논리 데이터를 저장하는 반도체 장치, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 장치 등으로 구분될 수 있다.
최근에 전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 장치 역시 빠른 동작 속도 및/또는 낮은 동작 전압 등이 요구되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 장치는 보다 고집적화되고 있다. 반도체 장치의 고집적화가 심화할수록, 반도체 장치의 신뢰성이 저하될 수 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 장치의 높은 신뢰성에 대한 요구가 증가하고 있다. 따라서, 반도체 장치의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상될 수 있는 반도체 장치를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기한 과제를 달성하기 위하여, 본 발명은 반도체 장치를 제공한다. 이 반도체 장치는 적어도 하나의 트랜지스터를 갖는 기판 상의 층간 절연막, 층간 절연막 내에 제공되고, 트랜지스터에 전기적으로 연결된 도전 배선, 및 층간 절연막을 덮고, 탄화물을 포함하는 캡핑막을 포함할 수 있다. 캡핑막은 2~7.5 atom% 범위의 탄소를 함유하는 것을 특징으로 할 수 있다.
캡핑막은 실리콘 탄소 질화물, 실리콘 탄소 산화물, 실리콘 탄화물, 붕소 탄소 질화물 또는 이들의 조합 중에서 선택된 하나를 포함할 수 있다.
캡핑막은 복수의 적층막들을 포함할 수 있다. 적층막들은 실리콘 탄소 질화막 및 실리콘 탄소 질화막 상의 실리콘 탄소 산화막을 포함할 수 있다. 실리콘 탄소 산화막은 7~10 atom% 범위의 탄소를 함유할 수 있다.
캡핑막 하부의 실리콘 질화막을 더 포함할 수 있다. 실리콘 질화막은 50 Å 이하의 두께를 가질 수 있다.
도전 배선 상에 선택적으로 구비된 금속 캡핑막을 더 포함할 수 있다. 캡핑막은 금속 갭핑막을 덮을 수 있다. 금속 캡핑막은 코발트 텅스텐 인, 코발트, 루테늄 또는 망간일 금속 물질, 또는 망간 질화물 또는 구리 실리콘 질화믈인 질화물을 포함할 수 있다.
층간 절연막은 실리콘 산화물, 실리콘 탄소 산화물 또는 다공성 실리콘 탄소 산화물을 포함할 수 있다.
도전 배선은 구리를 포함할 수 있다.
층간 절연막을 관통하는 콘택 플러그를 더 포함하되, 콘택 플러그를 통해 도전 배선은 트랜지스터에 전기적으로 연결될 수 있다.
캡핑막은 도전 배선을 노출하는 개구부를 가질 수 있다. 반도체 장치는 캡핑막 상의 상부 층간 절연막 및 상부 층간 절연막을 관통하면서 개구부를 통해 도전 배선과 연결되는 비아를 더 포함할 수 있다.
층간 절연막과 도전 배선 사이에 개재된 배리어막을 더 포함할 수 있다.
상술한 바와 같이, 본 발명의 과제 해결 수단에 따르면 반도체 장치의 도전 배선의 형성에 필요한 캡핑막이 실리콘 질화막보다 수소를 포함하는 물질들(예를 들어, 수소(H2) 또는 수증기(H2O) 등)에 대한 투과 계수가 큰 물질을 이용함으로써, 반도체 장치의 동작에 의해 발생하는 수소에 의해 형성되는 물질들이 캡핑막을 통해 쉽게 외부로 방출될 수 있다. 이에 따라, 수소를 포함하는 물질에 의해 발생할 수 있는 고온 저장(High Temperature Storage : HTS) 리텐션(retention) 열화에 의한 문턱 전압(threshold voltage, Vth)의 변화(shift) 등을 최소화하여 신뢰성 및 전기적 특성이 향상된 반도체 장치가 제공될 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 단면도;
도 2는 본 발명의 실시예에 따른 반도체 장치를 설명하기 위해 도 1의 A 부분을 확대한 확대 단면도;
도 3은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략적인 블록도;
도 4는 본 발명의 실시예들에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략적인 블록도;
도 5는 본 발명에 따른 실시예들에 따른 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략적인 블록도.
도 2는 본 발명의 실시예에 따른 반도체 장치를 설명하기 위해 도 1의 A 부분을 확대한 확대 단면도;
도 3은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략적인 블록도;
도 4는 본 발명의 실시예들에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략적인 블록도;
도 5는 본 발명에 따른 실시예들에 따른 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략적인 블록도.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술 되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 이에 더하여, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 발명의 기술적 특징들이, 플래시 메모리 셀들이 낸드형 셀 어레이를 구성하는, 낸드 플래시 메모리 장치를 예로 들어 설명될 것이다. 하지만, 본원 발명의 기술적 사상은 예시된 낸드 플래시 메모리 장치에 한정되지 않으며, 메모리 셀들을 구비하는 반도체 장치들에 적용될 수 있다. 예를 들면, 본 발명의 기술적 사상은 노어 플래시 메모리 장치를 통해서도 구현될 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 단면도이고, 그리고 도 2는 도 1의 A 부분을 확대한 확대 단면도이다.
도 1 및 도 2를 참조하면, 반도체 장치는 기판(110)을 포함한다. 기판(100)은 반도체 물질을 포함할 수 있다. 예컨대, 기판(100)은 실리콘(Si) 또는 게르마늄(Ge) 중에서 선택된 하나를 포함할 수 있다.
기판(110) 상에는 스트링(string) 구조체가 배치된다. 스트링 구조체는 한 쌍의 선택 트랜지스터들(GSL, SSL) 및 이들 사이에 개재되는 복수의 메모리 트랜지스터들(WLs)을 포함할 수 있다. 메모리 트랜지스터들(WLs)은 정보 저장 요소를 구비하는 트랜지스터일 수 있다. 예를 들면, 정보 저장 요소는 전기적으로 고립된 도전체(즉, 부유 게이트 전극)일 수 있다. 더 구체적으로, 도 1에 도시된 것처럼, 메모리 트랜지스터들(WLs)은, 기판(110)과 제어 게이트 전극 사이에 차례로 적층되는, 터널 절연막, 부유 게이트 전극 및 게이트간 절연막을 구비하는 게이트 구조를 가질 수 있다. 한편, 본 발명의 변형된 실시예에 따르면, 메모리 트랜지스터들(WLs)은, 도시되지 않았지만, 전하 트랩막을 구비하는 게이트 구조를 가질 수 있다.
선택 트랜지스터들(GSL, SSL)은 제어 게이트 전극과 부유 게이트 전극이 직접 접촉한다는 점을 제외하면, 메모리 트랜지스터들(WLs)과 실질적으로 동일한 적층 구조를 가질 수 있다. 선택 트랜지스터들(GSL, SSL)은 메모리 트랜지스터들(WLs)보다 큰 폭을 가질 수 있다.
스트링 구조체를 덮도록 기판 상에 제 1 층간 절연막(120) 및 제 2 층간 절연막(130)이 배치된다. 제 1 층간 절연막(120) 및 제 2 층간 절연막(130)은 실리콘 산화물, 실리콘 탄소 산화물 또는 다공성 실리콘 탄소 산화물을 포함할 수 있다. 이러한 물질들은 낮은 유전율을 가질 수 있다. 바람직하게는, 본 발명의 실시예에 따른 제 1 층간 절연막(120) 및 제 2 층간 절연막(130)은 테오스(TetraEthly OrthoSilicate : TEOS) 산화막일 수 있다.
스트링 구조체의 양단에는 제 1 층간 절연막(120) 또는/및 제 2 층간 절연막(130)을 관통하는 공통 소오스 라인 콘택 플러그(122) 및 비트 라인 콘택 플러그(132)가 배치되어, 선택 트랜지스터들(GSL, SSL)의 불순물 영역들(미도시)에 접속할 수 있다. 이때, 메모리 트랜지스터들(WLs) 및 선택 트랜지스터들(GSL, SSL)은 공통 소오스 라인 콘택 플러그(122) 및 비트 라인 콘택 플러그(132)를 직렬로 연결하도록 배치된다. 공통 소오스 라인 콘택 플러그(122) 및 비트 라인 콘택 플러그(132)는 도전성 물질을 포함할 수 있다. 예컨대, 공통 소오스 라인 콘택 플러그(122) 및 비트 라인 콘택 플러그(132)는 반도체 물질(예를 들어, 다결정 실리콘(polysilicon)), 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드(WSi2), 도전성 금속 질화물(예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 또는 텅스텐 질화물(WN) 등) 또는 금속(예를 들어, 티타늄(Ti), 텅스텐(W) 또는 탄탈륨(Ta) 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 바람직하게는, 본 발명의 실시예에 따른 공통 소오스 라인 콘택 플러그(122) 및 비트 라인 콘택 플러그(132)는 텅스텐을 포함할 수 있다.
제 1 층간 절연막(120) 또는/및 제 2 층간 절연막(130)과 공통 소오스 라인 콘택 플러그(122) 및 비트 라인 콘택 플러그(132) 사이에 제 1 배리어막(131)이 배치될 수 있다. 제 1 배리어막(131)은 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등)을 포함할 수 있다.
제 2 층간 절연막(130) 상에 제 1 캡핑막(135)이 배치된다. 제 1 캡핑막(135)은 탄화물(carbide)을 포함할 수 있다. 제 1 캡핑막(135)은 2~7.5 atom% 범위의 탄소를 함유할 수 있다. 제 1 캡핑막(135)은 실리콘 탄소 질화물(SiCN), 실리콘 탄소 산화물(SiCO), 실리콘 탄화물(SiC), 붕소 탄소 질화물(BCN) 또는 이들의 조합 중에서 선택된 하나를 포함할 수 있다. 바람직하게는, 본 발명의 실시예에 따른 제 1 캡핑막(135)은 실리콘 탄소 질화물을 포함할 수 있다.
여기서, 제 1 캡핑막(135)의 탄소 함유량은 X-선 광전자 분광법(X-ray Photoelectron Spectroscopy : XPS)을 이용하여 측정한 값이다. 이하, 다른 막들의 탄소 함유량들에 대한 것은 동일한 방법으로 측정한 값일 수 있다.
제 1 캡핑막(135)은 복수의 적층막들(135n, 135o)을 포함할 수 있다. 적층막들(135n, 135o)은 실리콘 탄소 질화막(135n) 및 실리콘 탄소 질화막(135n) 상의 실리콘 탄소 산화막(135o)을 포함할 수 있다. 이때, 실리콘 탄소 산화막(135o)은 7~10 atom% 범위의 탄소를 함유할 수 있다.
실리콘 질화막(SiN)에 비해 탄소를 함유하는 탄화막은 유전 상수 값(k)이 낮고, Si-H 본드(bond)가 상대적으로 적고, 탄소 함유량이 높다. 따라서, 탄화막은 실리콘 질화막에 비해 밀도가 낮아 실리콘 산화막을 통해 올라오는 수소를 포함하는 물질들을 효과적으로 쉽게 통과시킬 수 있다. 결과적으로, 본 발명의 실시예에 따른 제 1 캡핑막(135)은 소정의 탄소 함유량을 가지기 때문에, 반도체 장치를 제조하기 위한 합금(alloying) 공정 또는 반도체 장치의 동작에 의해 발생하는 수소에 의해 형성되는 물질들이 제 1 캡핑막(135)을 통해 쉽게 외부로 방출될 수 있다.
제 1 캡핑막(135)과 제 2 층간 절연막(130) 사이에 제 1 실리콘 질화막(134)이 배치될 수 있다. 제 1 실리콘 질화막(134)은 50 Å 이하의 두께를 가질 수 있다. 제 1 실리콘 질화막(134)은 제 1 캡핑막(135)에 우수한 신뢰성 및 계면 접합 등의 특성을 부여하기 위한 것일 수 있다.
제 1 캡핑막(135) 상에 제 3 층간 절연막(140)이 배치된다. 제 3 층간 절연막(140)은 실리콘 산화물, 실리콘 탄소 산화물 또는 다공성 실리콘 탄소 산화물을 포함할 수 있다. 이러한 물질들은 낮은 유전율을 가질 수 있다. 바람직하게는, 본 발명의 실시예에 따른 제 3 층간 절연막(140)은 테오스 산화막일 수 있다.
제 2 층간 절연막(130) 상에 제 3 층간 절연막(140) 및 제 1 캡핑막(135)을 관통하는 비트 라인(142)이 배치된다. 비트 라인 콘택 플러그(132)는 메모리 트랜지스터들(WLs)을 가로지르는 비트 라인들(142) 중의 하나에 공통으로 전기적으로 연결될 수 있다. 비트 라인(142)은 구리(Cu)를 포함할 수 있다. 비트 라인(142)은 다마신(damascene) 방식으로 형성될 수 있다.
제 3 층간 절연막(140)과 비트 라인(142) 사이에 제 2 배리어막(141)이 배치될 수 있다. 제 2 배리어막(141)은 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등)을 포함할 수 있다.
제 3 층간 절연막(140) 상에 제 2 캡핑막(145)이 배치된다. 제 2 캡핑막(145)은 탄화물을 포함할 수 있다. 제 2 캡핑막(145)은 2~7.5 atom% 범위의 탄소를 함유할 수 있다. 제 2 캡핑막(145)은 실리콘 탄소 질화물, 실리콘 탄소 산화물, 실리콘 탄화물, 붕소 탄소 질화물 또는 이들의 조합 중에서 선택된 하나를 포함할 수 있다. 바람직하게는, 본 발명의 실시예에 따른 제 2 캡핑막(145)은 실리콘 탄소 질화물을 포함할 수 있다.
제 2 캡핑막(145)은 복수의 적층막들(145n, 145o)을 포함할 수 있다. 적층막들(145n, 145o)은 실리콘 탄소 질화막(145n) 및 실리콘 탄소 질화막(145n) 상의 실리콘 탄소 산화막(145o)을 포함할 수 있다. 이때, 실리콘 탄소 산화막(145o)은 7~10 atom% 범위의 탄소를 함유할 수 있다.
실리콘 질화막에 비해 탄소를 함유하는 탄화막은 유전 상수 값(k)이 낮고, Si-H 본드가 상대적으로 적고, 탄소 함유량이 높다. 따라서, 탄화막은 실리콘 질화막에 비해 밀도가 낮아 실리콘 산화막을 통해 올라오는 수소를 포함하는 물질들을 효과적으로 쉽게 통과시킬 수 있다. 결과적으로, 본 발명의 실시예에 따른 제 2 캡핑막(145)은 소정의 탄소 함유량을 가지기 때문에, 반도체 장치를 제조하기 위한 합금 공정 또는 반도체 장치의 동작에 의해 발생하는 수소에 의해 형성되는 물질들이 제 2 캡핑막(145)을 통해 쉽게 외부로 방출될 수 있다.
제 2 캡핑막(145)과 제 3 층간 절연막(140) 사이에 제 2 실리콘 질화막(144)이 배치될 수 있다. 제 2 실리콘 질화막(144)은 50 Å 이하의 두께를 가질 수 있다. 제 2 실리콘 질화막(144)은 제 2 캡핑막(145)에 우수한 신뢰성 및 계면 접합 등의 특성을 부여하기 위한 것일 수 있다.
비트 라인(142) 상에 선택적으로 금속 캡핑막(143)이 더 구비될 수 있다. 제 2 캡핑막(145)은 금속 캡핑막(143)을 덮을 수 있다. 금속 캡핑막(143)은 무전해 방식으로 형성된 코발트 텅스텐 인(CoWP), 화학적 기상 증착 방식으로 형성된 코발트, 루테늄(Ru) 또는 망간(Mn) 등과 같은 금속 물질, 또는 망간 질화물(MnN) 또는 구리 실리콘 질화물(CuSiN) 등과 같은 질화물을 포함할 수 있다.
제 2 캡핑막(145) 상에 제 4 층간 절연막(150)이 배치된다. 제 4 층간 절연막(150)은 실리콘 산화물, 실리콘 탄소 산화물 또는 다공성 실리콘 탄소 산화물을 포함할 수 있다. 이러한 물질들은 낮은 유전율을 가질 수 있다. 바람직하게는, 본 발명의 실시예에 따른 제 4 층간 절연막(150)은 테오스 산화막일 수 있다.
제 3 층간 절연막(140) 상에 제 4 층간 절연막(150) 및 제 2 캡핑막(145)을 관통하는 비아(152)가 배치된다. 비아(152)는 비트 라인(142)에 전기적으로 연결될 수 있다. 비아(152)는 포함할 수 있다. 비아(152)는 도전성 물질을 포함할 수 있다. 예컨대, 비아(152)는 반도체 물질(예를 들어, 다결정 실리콘), 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등) 또는 금속(예를 들어, 티타늄, 텅스텐 또는 탄탈륨 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 바람직하게는, 본 발명의 실시예에 따른 비아(152)는 텅스텐을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 도전 배선의 형성에 필요한 캡핑막이 실리콘 질화막보다 수소를 포함하는 물질들에 대한 투과 계수가 큰 물질을 이용함으로써, 반도체 장치의 동작에 의해 발생하는 수소에 의해 형성되는 물질들이 캡핑막을 통해 쉽게 외부로 방출될 수 있다. 이에 따라, 수소를 포함하는 물질에 의해 발생할 수 있는 고온 저장 리텐션 열화에 의한 문턱 전압의 변화 등을 최소화하여 신뢰성 및 전기적 특성이 향상된 반도체 장치가 제공될 수 있다. 본 발명의 실시예에 따른 반도체 장치의 문턱 전압의 변화는 실리콘 질화막을 캡핑막으로 사용하는 경우보다, 약 30 mV 정도 적었다.
도 3은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략적인 블록도이다.
도 3을 참조하면, 메모리 시스템(1100, memory system)은 개인 휴대용 정보 단말기(Personal Digital Assistant : PDA), 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 이동 전화(mobile phone), 디지털 음악 재생기(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110, controller), 키패드(key pad), 키보드(key board) 및 표시 장치(display)와 같은 입/출력(Input/Output : I/O) 장치(1120), 메모리(1130), 인터페이스(1140, interface), 및 버스(1150, bus)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서(microprocessor), 디지털 시그널 프로세서(digital signal processor), 마이크로 컨트롤러(microcontroller), 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러(1110)에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입/출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입/출력 장치(1120)는 키보드, 키패드 또는 표시 장치를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 반도체 장치를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크(network)로 송출하거나, 통신 네트워크로부터 데이터를 받는 역할을 한다.
도 4는 본 발명의 실시예에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략적인 블록도이다.
도 4를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200, memory card)는 본 발명에 따른 반도체 장치를 포함하는 메모리 소자(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(host)와 메모리 소자(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
에스램(1221, Static Random Access Memory : SRAM)은 프로세싱 유닛(processing unit)인 중앙 처리 장치(1222, Central Processing Unit : CPU)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223, host I/F)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜(protocol)을 구비한다. 오류 정정 부호 블록(1224, Error Correction Coding block: ECC block)은 멀티 비트(multi-bit) 특성을 갖는 메모리 소자(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정한다. 메모리 인터페이스(1225, memory I/F)는 본 발명의 반도체 장치를 포함하는 메모리 소자(1210)와 인터페이싱 한다. 중앙 처리 장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트와의 인터페이싱을 위한 부호 데이터를 저장하는 롬(미도시, Read Only Memory : ROM) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 반도체 장치, 메모리 카드 또는 메모리 시스템에 따르면, 고집적화된 메모리 시스템이 제공될 수 있다. 특히, 최근 활발히 진행되고 있는 솔리드 스테이트 드라이브(Solid State Drive : SSD) 장치와 같은 메모리 시스템에 본 발명의 반도체 장치가 제공될 수 있다. 이 경우, 고집적화된 메모리 시스템이 구현될 수 있다.
도 5는 본 발명에 따른 실시예에 따른 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략적인 블록도이다.
도 5를 참조하면, 이동 기기(mobile device)나 데스크톱 컴퓨터(desktop computer)와 같은 정보 처리 시스템에 본 발명의 반도체 장치(1311) 및 시스템 버스(1360)와 반도체 장치(1311) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1312)를 포함하는 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320, MOdulator and DEModulator : MODEM), 중앙 처리 장치(1330), 램(1340), 유저 인터페이스(1350, user interface)를 포함한다. 메모리 시스템(1310)은 앞서 도 3에서 언급된 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 메모리 시스템(1310)에는 중앙 처리 장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 메모리 시스템(1310)이 솔리드 스테이트 드라이브로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 메모리 시스템(1310)은 오류 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(application chipset), 카메라 이미지 신호 프로세서(Image Signal Processor : ISP), 입/출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 반도체 장치를 포함하는 메모리 소자 또는 메모리 시스템은 다양한 형태들의 패키지(package)에 실장될 수 있다. 예를 들면, 본 발명에 따른 메모리 소자 또는 메모리 시스템은 패키지 온 패키지(Package on Package : PoP), 볼 그리드 어레이(Ball Grid Arrays : BGAs), 칩 스케일 패키지(Chip Scale Packages : CSPs), 플라스틱 리디드 칩 캐리어(Plastic Leaded Chip Carrier : PLCC), 플라스틱 듀얼 인라인 패키지(Plastic Dual In-line Package : PDIP), 다이 인 와플 팩(die in waffle pack), 다이 인 웨이퍼 폼(die in wafer form), 칩 온 보드(Chip On Board : COB), 세라믹 듀얼 인라인 패키지(CERamic Dual In-line Package : CERDIP), 플라스틱 메트릭 쿼드 플랫 팩(plastic Metric Quad Flat Pack : MQFP), 씬 쿼드 플랫 팩(Thin Quad Flat Pack : TQFP), 스몰 아웃라인 집적 회로(Small-Outline Integrated Circuit : SOIC), 쓰링크 스몰 아웃라인 패키지(Shrink Small-Outline Package : SSOP), 씬 스몰 아웃라인 패키지(Thin Small-Outline Package : TSOP), 씬 쿼드 플랫 팩(Thin Quad Flat Pack : TQFP), 시스템 인 패키지(System In Package : SIP), 멀티 칩 패키지(Multi Chip Package : MCP), 웨이퍼 레벨 패키지(Wafer-level Fabricated Package : WFP) 또는 웨이퍼 레벨 적층 패키지(Wafer-level processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 패키지에 실장될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110 : 기판
120, 130, 140, 150 : 층간 절연막
122, 132 : 콘택 플러그
131, 141, 151 : 배리어막
134, 144 : 실리콘 질화막
135, 145 : 캡핑막
135n, 145n : 실리콘 탄소 질화막
135o, 145o : 실리콘 탄소 산화막
142 : 비트 라인
143 : 금속 캡핑막
152 : 비아
1100 : 메모리 시스템
1110 : 컨트롤러
1120 : 입/출력 장치
1130 : 메모리
1140 : 인터페이스
1150 : 버스
1200 : 메모리 카드
1210 : 메모리 소자
1220 : 메모리 컨트롤러
1221 : 에스램
1222 : 중앙 처리 장치
1223 : 호스트 인터페이스
1224 : 오류 정정 부호 블록
1225 : 메모리 인터페이스
1300 : 정보 처리 시스템
1310 : 메모리 시스템
1311 : 반도체 장치
1312 : 메모리 컨트롤러
1320 : 모뎀
1330 : 중앙 처리 장치
1340 : 램
1350 : 유저 인터페이스
1360 : 시스템 버스
120, 130, 140, 150 : 층간 절연막
122, 132 : 콘택 플러그
131, 141, 151 : 배리어막
134, 144 : 실리콘 질화막
135, 145 : 캡핑막
135n, 145n : 실리콘 탄소 질화막
135o, 145o : 실리콘 탄소 산화막
142 : 비트 라인
143 : 금속 캡핑막
152 : 비아
1100 : 메모리 시스템
1110 : 컨트롤러
1120 : 입/출력 장치
1130 : 메모리
1140 : 인터페이스
1150 : 버스
1200 : 메모리 카드
1210 : 메모리 소자
1220 : 메모리 컨트롤러
1221 : 에스램
1222 : 중앙 처리 장치
1223 : 호스트 인터페이스
1224 : 오류 정정 부호 블록
1225 : 메모리 인터페이스
1300 : 정보 처리 시스템
1310 : 메모리 시스템
1311 : 반도체 장치
1312 : 메모리 컨트롤러
1320 : 모뎀
1330 : 중앙 처리 장치
1340 : 램
1350 : 유저 인터페이스
1360 : 시스템 버스
Claims (10)
- 적어도 하나의 트랜지스터를 갖는 기판 상의 층간 절연막;
상기 층간 절연막 내에 제공되고, 상기 트랜지스터에 전기적으로 연결된 도전 배선; 및
상기 층간 절연막을 덮고, 탄화물을 포함하는 캡핑막을 포함하되,
상기 캡핑막은 2~7.5 atom% 범위의 탄소를 함유하는 것을 특징으로 하는 반도체 장치. - 제 1항에 있어서,
상기 캡핑막은 실리콘 탄소 질화물, 실리콘 탄소 산화물, 실리콘 탄화물, 붕소 탄소 질화물 또는 이들의 조합 중에서 선택된 하나를 포함하는 것을 특징으로 하는 반도체 장치. - 제 1항에 있어서,
상기 캡핑막은 복수의 적층막들을 포함하고,
상기 적층막들은:
실리콘 탄소 질화막; 및
상기 실리콘 탄소 질화막 상의 실리콘 탄소 산화막을 포함하는 것을 특징으로 하는 반도체 장치. - 제 3항에 있어서,
상기 실리콘 탄소 산화막은 7~10 atom% 범위의 탄소를 함유하는 것을 특징으로 하는 반도체 장치. - 제 1항에 있어서,
상기 캡핑막 하부의 실리콘 질화막을 더 포함하는 것을 특징으로 하는 반도체 장치. - 제 5항에 있어서,
상기 실리콘 질화막은 50 Å 이하의 두께를 갖는 것을 특징으로 하는 반도체 장치. - 제 1항에 있어서,
상기 도전 배선 상에 선택적으로 구비된 금속 캡핑막을 더 포함하되,
상기 캡핑막은 상기 금속 캡핑막을 덮는 것을 특징으로 하는 반도체 장치. - 제 7항에 있어서,
상기 금속 캡핑막은 코발트 텅스텐 인, 코발트, 루테늄 또는 망간인 금속 물질, 또는 망간 질화물 또는 구리 실리콘 질화물인 질화물을 포함하는 것을 특징으로 하는 반도체 장치. - 제 1항에 있어서,
상기 층간 절연막은 실리콘 산화물, 실리콘 탄소 산화물 또는 다공성 실리콘 탄소 산화물을 포함하는 것을 특징으로 하는 반도체 장치. - 제 1항에 있어서,
상기 도전 배선은 구리를 포함하는 것을 특징으로 하는 반도체 장치.
Priority Applications (2)
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Applications Claiming Priority (1)
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|---|---|---|---|
| KR1020120002043A KR20130081073A (ko) | 2012-01-06 | 2012-01-06 | 반도체 장치 |
Publications (1)
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Family Applications (1)
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| KR1020120002043A KR20130081073A (ko) | 2012-01-06 | 2012-01-06 | 반도체 장치 |
Country Status (2)
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-
2012
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| Date | Code | Title | Description |
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| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |