KR100548999B1 - 수직으로 연장된 배선간 엠아이엠 커패시터를 갖는로직소자 및 그것을 제조하는 방법 - Google Patents

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Abstract

수직으로 연장된 배선간 엠아이엠 커패시터를 갖는 로직소자 및 그것을 제조하는 방법이 개시된다. 상기 로직소자는 반도체 기판을 포함한다. 상기 반도체 기판 상부에 하부배선이 위치하고, 상기 하부배선 상부에 상부배선이 위치한다. 상기 하부배선과 상기 상부배선 사이에 U자형(U-shaped) 하부 금속플레이트가 개재된다. 상기 U자형 하부 금속플레이트는 상기 하부배선에 직접 접한다. 커패시터 유전막이 상기 하부 금속플레이트의 내면(inner surface)을 덮는다. 또한, 상기 커패시터 유전막은 상기 하부 금속플레이트의 가장자리(brim)와 상기 상부배선 사이에 개재된 연장부를 갖는다. 한편, 상부 금속플레이트가 상기 커패시터 유전막의 내면을 덮는다. 상기 상부 금속플레이트는 상기 상부배선에 직접 접하고, 상기 커패시터 유전막에 의해 한정된다. 상기 하부배선과 동일레벨에 위치하는 또 다른 하부배선이 제공된다. 상기 상부배선과 동일레벨에 위치하는 또 다른 상부배선이 제공된다. 상기 또 다른 하부배선과 상기 또 다른 상부배선을 전기적으로 접속시키는 비아플러그가 개재된다.
로직소자, 엠아이엠(metal-insulator-metal; MIM) 커패시터, 금속플레이트(metal plate), 커패시터 유전막(capacitor dielectic layer)

Description

수직으로 연장된 배선간 엠아이엠 커패시터를 갖는 로직소자 및 그것을 제조하는 방법{Logic device having a vertically extending metal-insulator-metal capacitor between interconnections and method of forming the same}
도 1은 본 발명의 바람직한 실시예에 따른 로직소자를 제조하는 방법을 설명하기 위한 공정 순서도이다.
도 2 내지 도 13은 본 발명의 일 실시예에 따른 로직소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 14 내지 도 16은 본 발명의 다른 실시예에 따른 로직소자를 제조하는 방법을 설명하기 위한 단면도들이다.
본 발명은 로직소자 및 그 제조 방법에 관한 것으로, 특히 수직으로 연장된 배선간 엠아이엠 커패시터를 갖는 로직소자 및 그것을 제조하는 방법에 관한 것이다.
로직소자에서 커패시터는 일반적으로 저항체(impedence elements)로 사용된다. 저항체로 사용되는 커패시터는 선형특성을 나타내야 한다. 따라서, 로직소자에 서는, 전하 공핍(depletion)에 기인하여 비선형 특성을 나타내는 폴리 인슐레이터 폴리(poly-insulator-poly; PIP) 커패시터 대신에, 엠아이엠(metal-insulator-metal; MIM) 커패시터가 주로 사용된다.
한편, 화학기계적 연마(chemical mechanical polishing; CMP) 기술은 상대적으로 높이가 다른 막의 표면을 평탄화시킨다. 표면평탄화는 반도체 소자 내에 보다 많은 막들이 적층될 수 있도록 한다. 즉, 많은 막들이 적층되더라도, 표면이 평탄하므로 사진기술을 사용하여 적층된 막들을 패터닝할 수 있다. 따라서, CMP 기술은 보다 많은 회로들이 단일의 기판 내에 형성될 수 있도록 한다. 결과적으로, 반도체 소자 제조 공정에 CMP 기술이 적용됨에 따라, 많은 수의 배선들이 적층된다.
상기 배선들은 층간절연막에 의해 서로 절연된다. 상기 배선들 사이의 층간절연막 내에 커패시터를 형성하면, 반도체기판의 면적을 소모하지 않으면서, 로직소자에 필요한 커패시터를 제공할 수 있다.
한편, 로직소자가 고집적화함에 따라, 반도체기판 상부의 단위 면적에서 높은 커패시턴스를 얻을 수 있는 커피시터가 요구된다.
단위면적에서 높은 커패시턴스를 얻을 수 있는 배선간 엠아이엠 커패시터가 미국특허 제 6,057,571호에 "집적회로를 위한 고종횡비, 금속 대 금속, 선형 커패시터{High aspect ratio, metal-to-metal, linear capacitor for an integrated circuit}"라는 제목으로 밀러(Miller) 등에 의해 개시된 바 있다.
상기 미국특허 제 6,057,571호에 개시된 커패시터는 상부 및 하부 금속플레이트들이 배선들 사이에서 수직으로 연장된다. 따라서, 반도체기판 상의 단위 면적 당 커패시터의 유효면적을 증가시킬 수 있어, 높은 커패시턴스를 얻을 수 있다.
그러나, 상기 미국특허 제 6,057,571호에 개시된 커패시터는 하부 금속플레이트의 가장자리(brim)와 상부플레이트 사이에 개재되는 절연막이 커패시터 유전막의 증착두께를 넘지 않는다. 하부 금속플레이트의 가장자리는 다른 위치에 비해 전기장이 강하게 걸리므로, 상기 커패시터 유전막이 두껍게 형성되지 않는 한, 누설전류가 발생하기 쉽다.
또한, 상기 미국특허 제 6,057,571호에 개시된 커패시터를 제조하는 방법은 하부배선들을 형성하는 것을 포함한다. 상기 하부배선들이 형성된 반도체기판 상에 층간절연막을 형성하고, 상기 층간절연막을 패터닝하여 커패시터 홀을 형성한다. 그 후, 상기 커패시터 홀 내에 하부 U자형 금속플레이트를 형성한다. 상기 하부 U자형 금속플레이트가 형성된 반도체 기판 상에 커패시터 유전막을 형성한다. 그후, 통상의 사진기술을 사용하여 상기 커패시터 유전막과 상기 층간절연막을 패터닝하여 비아홀을 형성한다. 상기 비아홀은 하부배선을 노출시킨다. 상기 비아홀이 형성된 반도체기판의 전면 상에 상부플레이트를 형성한다. 상기 상부플레이트는 상기 커패시터 유전막의 상부면을 덮는다. 또한, 상기 상부플레이트는 연장되어 상기 비아홀의 측벽을 덮고, 상기 노출된 하부배선에 전기적으로 접속한다.
상기 방법에 따르면, 상기 커패시터 유전막이 형성된 후, 사진 기술을 사용하여 비아홀을 형성한다. 그러므로, 상기 커패시터 유전막 상에 감광막을 형성할 것이 요구된다. 상기 감광막은 수소 또는 탄소와 같은 유기 성분을 포함하므로 상기 유전막을 오염시킬 수 있다.
또한, 상기 하부배선이 노출된 후 상기 상부플레이트를 형성하기 위해서는, 상기 노출된 하부배선의 상부면에서 자연산화막(native oxide)을 제거하여야 한다. 따라서, 비아홀이 형성된 후, 상부플레이트를 형성하기 전에 산화막 세정공정이 요구된다. 그러나, 산화막 세정공정은 상기 커패시터 유전막의 일부를 제거할 수 있으며, 상기 커패시터 유전막에 손상을 가할 수 있다. 결과적으로, 상기 하부플레이트의 가장자리(brim)와 상기 상부플레이트 사이에 개재되는 커패시터 유전막의 두께가 더욱 얇아져, 누설전류 특성이 더욱 열화된다.
본 발명의 목적은 종래기술에 비해 누설전류 특성이 향상된 배선간 엠아이엠 커패시터를 갖는 로직소자를 제공하는 데 있다.
본 발명의 다른 목적은 종래기술에 비해 커패시터 유전막의 손상 및 오염을 방지하고, 누설전류 특성을 향상시킬 수 있는 배선간 엠아이엠 커패시터를 갖는 로직소자를 제조하는 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일태양은 수직으로 연장된 배선간 엠아이엠 커패시터를 갖는 로직소자를 제공한다. 상기 본 발명의 일태양에 따르면, 상기 로직소자는 반도체 기판을 구비한다. 상기 반도체 기판 상부에 하부배선이 위치하고, 상기 하부배선 상부에 상부배선이 위치한다. 상기 하부배선과 상기 상부배선 사이에 U자형(U-shaped) 하부 금속플레이트 개재된다. 상기 하부 금속플레이트는 상기 하부배선에 접한다. 한편, 커패시터 유전막이 상기 하부 금속플레이트의 내면(inner surface)을 덮는다. 상기 커패시터 유전막은 상기 하부 금속플레이트의 가장자리(brim)와 상기 상부배선 사이에 개재된 연장부를 갖는다. 또한, 상부금속플레이트가 상기 커패시터 유전막의 내면을 덮는다. 상기 상부 금속플레이트는 상기 상부배선에 접하고, 상기 커패시터 유전막에 의해 한정된다. 상기 하부 금속플레이트의 가장자리와 상기 상부배선 사이에 커패시터 유전막의 연장부가 개재되어 누설전류 특성을 향상시킬 수 있다. 상기 하부배선과 동일레벨에 또 다른 하부배선이 위치하고, 상기 상부배선과 동일레벨에 또 다른 상부배선이 위치할 수 있다. 상기 또 다른 하부배선과 상기 또 다른 상부배선은 비아를 통해 전기적으로 접속된다.
상기 또 다른 하부배선과 상기 또 다른 상부배선 사이에 층간절연막이 개재될 수 있다. 상기 층간절연막은 연장되어 상기 하부 금속플레이트의 외측벽 및 상기 커패시터 유전막의 연장부의 외측벽을 덮는다. 또한, 상기 커패시터 유전막이 연장되어 상기 층간절연막과 상기 상부배선 사이에 개재될 수 있다. 상기 커패시터 유전막은 상기 층간절연막과 상기 또 다른 상부배선 사이에 개재될 수 있다.
삭제
바람직하게는, 상기 커패시터 유전막의 연장부는 200Å 내지 1000Å의 높이를 갖을 수 있다. 상기 커패시터 유전막의 연장부의 높이는 누설전류 특성에 따라 조절될 수 있다.
상기 목적을 달성하기 위하여, 본 발명의 다른 일태양은 수직으로 연장된 배선간 엠아이엠 커패시터를 갖는 로직소자를 제공한다. 상기 다른 일태양에 따르면, 상기 로직소자는 반도체 기판을 구비한다. 상기 반도체 기판 상부에 하부배선이 위치하고, 상기 하부배선 상부에 상부배선이 위치한다. 상기 하부배선과 상기 상부배선 사이에 복수개의 U자형(U-shaped) 하부 금속플레이트들이 개재된다. 상기 하부 금속플레이트들은 서로 이격되어 상기 하부배선에 접한다. 한편, 커패시터 유전막들이 상기 하부 금속플레이트들 각각의 내면(inner surface)을 덮는다. 상기 커패시터 유전막들 각각은 상기 하부 금속플레이트들의 가장자리(brim)와 상기 상부배선 사이에 개재된 연장부를 갖는다. 또한, 상부 금속플레이트들이 상기 커패시터 유전막들 각각의 내면을 덮는다. 상기 상부 금속플레이트들 각각은 상기 상부배선에 접하고 상기 커패시터 유전막에 의해 한정된다. 상기 하부배선과 동일레벨에 또 다른 하부배선이 위치하고, 상기 상부배선과 동일레벨에 또 다른 상부배선이 위치할 수 있다. 상기 또 다른 하부배선과 상기 또 다른 상부배선은 비아를 통해 전기적으로 접속된다. 이에 따라, 배선들 사이에 복수개의 커패시터를 형성할 수 있어 높은 커패시턴스를 확보할 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명은 수직으로 연장된 엠아이엠 커패시터를 갖는 로직소자를 제조하는 방법을 제공한다. 이 방법은 하부절연막을 갖는 반도체기판을 준비하는 것을 구비한다. 상기 반도체기판 상에 하부배선 및 또 다른 하부배선을 형성한다. 상기 하부배선 및 상기 또 다른 하부배선이 형성된 반도체기판 상에 층간절연막을 형성하고, 상기 층간절연막을 사진 및 식각 공정을 사용하여 패터닝하여 상기 하부배선의 상부면을 노출시키는 적어도 하나의 커패시터 홀을 형성한다. 상기 노출된 하부배선의 상부면 및 상기 적어도 하나의 커패시터 홀의 측벽을 덮되, 상기 커패시터홀 내에 리세스된 하부 금속플레이트를 형성한다. 상기 하부 금속플레이트가 형성된 반도체기판의 전면 상에 콘포말한 커패시터 유전막, 상부 금속플레이트 막 및 커패시터 플러그 막을 차례로 형성한다. 상기 커패시터 유전막의 상부면이 노출될 때 까지 상기 커패시터 플러그 막 및 상기 상부 금속 플레이트 막을 제거하여 상기 커패시터 유전막에 의해 한정되는 상부 금속플레이트 및 커패시터 플러그를 형성한다. 상기 상부금속플레이트가 형성된 후, 상기 노출된 유전막 및 상기 층간절연막을 패터닝하여 상기 또 다른 하부배선을 노출시키는 비아홀을 형성한다. 상기 비아홀을 매립하는 비아플러그를 형성한다. 상기 비아플러그가 형성된 반도체기판 상에 상기 상부금속플레이트와 접하는 상부배선 및 상기 비아플러그와 접하는 또 다른 상부배선을 형성한다. 상기 방법에 따르면, 리세스된 하부 금속플레이트를 형성한 후, 커패시터 유전막을 형성한다. 상기 커패시터 유전막은 상기 하부 금속플레이트의 내면을 덮고, 또한 상기 하부 금속플레이트의 가장자리 상부를 덮는 연장부를 갖는다. 상기 커패시터 유전막의 연장부의 높이는 상기 하부 금속플레이트의 리세스 정도에 따라 조절이 가능하다. 따라서, 상기 하부 금속플레이트와 상기 상부배선 사이에 개재되는 커패시터 유전막의 연장부의 높이를 조절하여 누설 전류 특성을 향상시킬 수 있다. 또한, 상기 방법은 상부 금속플레이트를 형성한 후, 비아홀을 형성한다. 따라서, 상기 비아홀을 형성하거나 상기 비아플러그를 형성하는 동안, 상기 커패시터 유전막의 오염 및 손상을 방지할 수 있다.
바람직하게는, 상기 하부 금속플레이트를 형성하는 것은 상기 적어도 하나의 커패시터 홀이 형성된 반도체 기판의 전면 상에 콘포말(conformal)한 하부 금속플레이트 막을 형성하는 것을 구비한다. 상기 하부 금속플레이트 막이 형성된 반도체기판의 전면 상에 상기 적어도 하나의 커패시터 홀을 채우는 식각희생막을 형성한다. 상기 식각희생막을 전면식각하여 상기 적어도 하나의 커패시터 홀 내에 한정되는 리세스된 식각희생막을 형성한다. 그 후, 상기 리세스된 식각희생막을 식각마스 크로 사용하여 상기 하부 금속플레이트 막을 식각하여 상기 하부 금속플레이트 막을 상기 적어도 하나의 커패시터 홀 내에 리세스시킨다. 상기 하부 금속플레이트 막은 건식 또는 습식식각 공정을 사용하여 식각될 수 있다.
상기 상부 배선 및 상기 또 다른 상부배선을 형성하는 것은 상기 비아플러그가 형성된 반도체기판 상에 상부도전막을 형성하는 것을 포함한다. 상기 상부도전막을 사진 및 식각 공정을 사용하여 패터닝할 수 있다.
또는, 상기 상부 배선 및 상기 또 다른 상부배선은 다마신 공정을 사용하여 형성할 수 있다. 즉, 상기 비아플러그가 형성된 반도체기판 상에 상부절연막을 형성한다. 상기 상부절연막을 사진 및 식각공정을 사용하여 패터닝하여 상기 상부 금속플레이트들을 노출시키는 그루브 및 상기 비아플러그를 노출시키는 또 다른 그루브를 형성한다. 그 후, 상기 그루브들이 형성된 반도체기판 상에 상부도전막을 형성한다. 상기 상부도전막을 화학기계적 연마 기술을 사용하여 상기 상부절연막이 노출될 때까지 평탄화시킨다.
바람직하게는, 상기 커패시터 유전막의 상부면이 노출된 후, 상기 층간절연막의 상부면이 노출될 때까지 상기 노출된 커패시터 유전막, 상기 상부 금속플레이트 및 상기 커패시터 플러그를 제거하여 상기 적어도 하나의 커패시터 홀 내에 한정된 상부 금속플레이트 및 상기 적어도 하나의 커패시터 홀 내에 한정된 커패시터 플러그를 형성할 수 있다. 이때, 상기 비아홀은 상기 층간절연막을 패터닝하여 형성한다.
바람직하게는, 상기 비아플러그 및 상기 상부배선들은 이중다마신 공정을 사 용하여 형성할 수 있다. 즉, 상기 상부금속플레이트가 형성된 후, 상부절연막을 형성한다. 상기 상부절연막, 상기 커패시터 유전막 및 상기 층간절연막을 차례로 패터닝하여 상기 상부금속플레이트를 노출시키는 그루브, 상기 또 다른 하부배선을 노출시키는 비아홀 및 상기 비아홀의 상부를 가로지르는 또 다른 그루브를 형성한다. 상기 또 다른 그루브는 상기 그루브와 동일레벨에 형성될 수 있다. 그 후, 상부도전막을 형성한다. 상기 상부도전막을 화학기계적 연마 기술을 사용하여 패터닝하여 상기 그루브를 채우는 상부배선, 상기 비아홀을 채우는 비아플러그 및 상기 또 다른 그루브를 채우는 또 다른 상부배선을 형성한다. 이에 따르면, 상기 비아홀과 상기 상부배선들을 동시에 형성할 수 있다. 한편, 상기 비아홀과 상기 그루브들을 형성하기 위해 상부절연막을 형성하기 전에 식각저지막을 더 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 13은 본 발명의 바람직한 실시예에 따른 로직소자를 설명하기 위한 단면도이다.
우선 도 13을 참조하면, 반도체기판(51) 상부에 하부배선(55)이 배치된다. 상기 하부배선(55)은 하부절연막(53)에 의해 상기 반도체기판(51)과 분리된다.
상기 하부배선(55)은 확산 방지막(55a), 주 도전막(main conductive layer; 55b) 및 캐핑막(capping layer; 55c)의 적층막일 수 있다. 상기 주 도전막(55b)은알루미늄(Al) 또는 구리(Cu)일 수 있으며, 이들의 적층막일 수 있다. 상기 확산방지막(55a) 및 상기 캐핑막(55c) 각각은 타이타늄(Ti), 타이타늄 나이트라이드(TiN), 탄탈륨(Ta), 탄탈륨 나이트라이드(TaN), 루세늄(Ru) 또는 텅스텐 나이트라이드(WN) 막일 수 있으며, 또는 이들 중 적어도 두개의 적층막일 수 있다.
상기 하부배선(55) 상부에 상부배선(77)이 배치된다. 상기 상부배선(77)은 상기 하부배선(55)과 같이 확산방지막(77a), 주 전도막(77b) 및 캐핑막(77c)의 적층막 일 수 있다.
상기 상부배선(77)과 상기 하부배선(55) 사이에 U자형 하부 금속플레이트들(61a)이 개재된다. 상기 상부배선(77)과 상기 하부배선(55) 사이에 단일의 U자형 하부 금속플레이트(61a)가 개재될 수 있다. 상기 U자형 하부 금속플레이트들(61a)은 서로 이격되어 배열되며, 상기 하부배선(55)에 직접 접한다. 상기 하부 금속플레이트들(61a)은 Ti, TiN, Ta, TaN, Ru 또는 WN 막일 수 있으며, 이들 중 적어도 두개의 적층막일 수 있다.
커패시터 유전막들(65)이 상기 하부 금속플레이트들(61a)의 내면(inner surface)을 덮는다. 또한, 상기 커패시터 유전막들(65)은 상기 하부 금속플레이트(61a)의 가장자리(brim)와 상기 상부배선(77) 사이에 개재되는 연장부 들(extensions; 65e)을 갖는다. 바람직하게는, 상기 커패시터 유전막들(65)은 탄탈륨 옥사이드(Ta2O5), 알루미늄 옥사이드(Al2O3), 하프늄 옥사이드(HfO 2), 지르코늄 옥사이드(ZrO2), 란타늄 옥사이드(La2O3), 타이타늄 옥사이드(TiO2 ), 스트론륨 옥사이드(SrTiO3; ST) 또는 바륨스트론튬 옥사이드(BaxSr1-xTiO3; BST) 막일 수 있으며, 이들 중 적어도 두개의 적층막일 수 있다. 한편, 상기 연장부들(65e)은 200Å 내지 1000Å의 높이를 가질 수 있다.
상부 금속플레이트들(67a)이 상기 커패시터 유전막들(65)의 내면을 덮도록 위치한다. 상기 상부 금속플레이트들(67a)은 상기 상부배선(77)에 직접 접한다. 상기 상부 금속플레이트들(67a)은 Ti, TiN, Ta, TaN, Ru 또는 WN 막일 수 있으며, 이들 중 적어도 두개의 적층막일 수 있다. 바람직하게는, 상기 상부 금속플레이트들(67a) 내부의 빈 공간을 커패시터 플러그(69a)로 채울 수 있다. 상기 커패시터 플러그(69a)는 상기 상부 금속프레이트들(67a)과 동일한 물질막이거나 W 막일 수 있다.
바람직하게는, 상기 반도체기판(51) 상부의 상기 하부배선(55)과 동일레벨에 또 다른 하부배선(56)이 위치할 수 있으며, 상기 상부배선(77)과 동일레벨에 또 다른 상부배선(78)이 위치할 수 있다. 상기 또 다른 하부배선(56) 및 상기 또 다른 상부배선(78)은 각각 상기 하부배선(55) 및 상기 상부배선(77)과 동일한 물질막으로 형성되며, 동일한 적층구조를 갖는다. 상기 또 다른 하부배선(56)과 상기 또 다른 상부배선(78)은 비아플러그(75a)를 통해 전기적으로 연결된다. 상기 비아플러그(75a)는 Al, Cu 또는 W 막일 수 있으며, 이들 중 적어도 두 개의 적층막일 수 있다. 한편, 비아 확산방지막(73a)이 상기 비아플러그(75a)의 측벽 및 하부면을 둘러 싸도록 위치할 수 있다. 상기 비아 확산방지막(73a)은 Ti, TiN, Ta, TaN 또는 WN 막일 수 있으며, 이들 중 적어도 두개의 적층막일 수 있다.
이에 더하여, 상기 또 다른 하부배선(56)과 상기 또 다른 상부배선(78) 사이에 층간절연막(57)이 개재될 수 있다. 상기 층간절연막(57)은 상기 비아플러그(75a)의 외측벽을 둘러싼다. 상기 비아 확산방막(73a)은 상기 비아플러그(75a) 사이에 개재된다. 또한, 상기 층간절연막(57)은 연장되어 상기 하부 금속플레이트들(61a)의 외측벽들 및 상기 연장부들(65e)의 외측벽들을 둘러싼다. 상기 층간절연막(57)은 실리콘 산화막(SiO2), 실리콘 질화막(SiN) 또는 저유전막(low-k dielectric layer)일 수 있다. 한편, 상기 커패시터 유전막들(65)이 연장되어 상기 상부배선(77)과 상기 층간절연막(57) 사이에 개재될 수 있다. 또한, 상기 커패시터 유전막들(65)은 상기 또 다른 상부배선(78)과 상기 층간절연막(57) 사이에 개재될 수 있다.
바람직하게는, 상기 또 다른 하부배선(56)과 상기 하부배선(55)은 전기적으로 연결될 수 있다. 이때, 상기 또 다른 상부배선(78)은 상기 상부배선(77)과 전기적으로 절연된다.
본 발명의 바람직한 실시예에 따르면, 상기 하부 금속플레이트들(61a)의 가장자리와 상기 상부 배선(77) 사이에 상기 커패시터 유전막들(65)의 연장부들(65e) 이 개재되어 누설전류 특성을 향상시킬 수 있다.
이하에서는, 상기 본 발명의 바람직한 실시예에 따른 로직소자의 제조방법을 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 로직소자를 제조하는 방법을 설명하기 위한 공정 순서도이고, 도 2 내지 도 13은 본 발명의 일 실시예에 따른 로직소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 1 및 도 2를 참조하면, 하부절연막(53)을 갖는 반도체기판(51)을 준비한다(도 1의 단계 1).
상기 하부절연막(53) 상에 하부도전막(54)을 형성한다. 상기 하부도전막(54)은 확산방지막(54a), 주 도전막(54b) 및 캐핑막(54c)의 적층막일 수 있다. 상기 확산 방지막(54a) 및 상기 캐핑막(54c) 각각은 Ti, TiN, Ta, TaN, Ru 또는 WN 막 일 수 있으며, 이들 중 적어도 두 개의 적층막일 수 있다. 상기 주 도전막(54b)은 Al 또는 Cu 막일 수 있으며, 이들의 적층막일 수 있다.
도 1 및 도 3을 참조하면, 상기 하부도전막(54)을 사진 및 식각공정을 사용하여 패터닝하여 하부배선(55) 및 또 다른 하부배선(56)을 형성한다(도 1의 단계 3). 상기 하부배선(55) 및 상기 또 다른 하부배선(56)은 확산 방지막(55a, 56a), 주 도전막(55b, 56b) 및 캐핑막(55c, 56c)의 적층막일 수 있다.
바람직하게는 상기 하부배선(55)과 상기 또 다른 하부배선(56)은 전기적으로 연결되도록 형성될 수 있다.
상기 하부배선(55) 및 상기 또 다른 하부배선(56)은 다마신 공정을 사용하여 형성할 수도 있다. 즉, 상기 하부도전막(54)을 형성하기 전, 상기 하부절연막(53)을 패터닝하여 배선들이 형성될 영역에 그루브들을 형성한다. 그 후, 상기 그루브들을 채우는 하부도전막(54)을 형성한다. 이때, 상기 캐핑층(도 2의 54c)은 형성하지 않는다. 상기 하부도전막(54)을 화학기계적 연마 기술을 사용하여 상기 하부절연막(53)의 상부면이 노출될 때까지 평탄화한다. 그 결과, 상기 하부절연막(53)에 의해 한정되는 하부 배선(55) 및 또 다른 하부배선(56)이 형성될 수 있다.
도 1 및 도 4를 참조하면, 상기 하부배선들(55, 56)이 형성된 반도체기판 상에 층간절연막(57)을 형성한다(도 1의 단계 5). 상기 층간절연막(57)은 상기 하부배선들(55, 56) 상부를 덮으며, 상기 하부배선들(55, 56) 사이의 빈 공간을 채운다. 상기 하부배선들(55, 56)에 기인하여 상기 층간절연막(57)이 위치에 따라 높이가 다를 수 있다. 이때는 상기 층간절연막(57)을 화학기계적 연마 기술을 사용하여 평탄화할 수 있다.
한편, 다마신 공정을 사용하여 상기 하부배선들(55, 56)을 형성한 경우, 상기 하부배선들(55, 56) 사이에는 상기 하부절연막(53)이 채운다. 따라서, 상기 층간절연막(57)은 상기 하부배선들(55, 56) 상부에만 형성된다.
상기 층간절연막(57)은 SiO2, SiN 또는 저유전막으로 형성할 수 있으며, 이들 중 적어도 두 개의 적층막으로 형성할 수 있다. 특히, 상기 하부배선(55)의 주도전막(55b)이 Cu 인 경우, Cu 확산을 방지하기 위해 상기 층간절연막(57)의 하부에 SiN 또는 실리콘산질화막(SiON)막을 형성할 수 있다.
도 1 및 도 5를 참조하면, 상기 층간절연막(57)을 사진 및 식각공정을 사용하여 패터닝하여 상기 상부배선(55)을 노출시키는 적어도 하나의 커패시터 홀(59)을 형성한다(도 1의 단계 7). 상기 적어도 하나의 커패시터 홀(59)은 개구부가 원형 또는 타원형일 수 있다. 또한, 상기 적어도 하나의 커패시터 홀(59)은 슬롯(slot) 모양일 수 있다. 복수개의 커패시터 홀들(59)이 형성되는 경우, 상기 커패시터 홀들(59)은 규칙적으로 배열되도록 형성된다.
도 1 및 도 6을 참조하면, 상기 적어도 하나의 커패시터 홀(59)이 형성된 반도체기판 상에 하부 금속플레이트 막(61)을 콘포말하게(conformably) 형성한다. 상기 하부 금속플레이트 막(61)은 Ti, TiN, Ta, TaN, Ru 또는 WN 막일 수 있으며, 이들 중 적어도 두개의 적층막일 수 있다.
상기 하부 금속플레이트 막(61)이 형성된 반도체 기판 상에 상기 커패시터 홀(59)을 매립하도록 식각 희생막을 형성한다. 상기 식각 희생막은 포토레지스트 막, 폴리머 또는 USG(undoped silicate glass)와 같이 식각선택비가 큰 실리콘 산화막으로 형성할 수 있다. 상기 식각 희생막을 전면 식각 하여 상기 커패시터 홀(59) 내에 리세스된 식각 희생막들(63)을 형성한다.
도 1 및 도 7을 참조하면, 상기 리세스된 식각 희생막들(63)을 식각마스크로 사용하여 상기 하부 금속플레이트 막(61)을 식각하여 상기 커패시터 홀들(59) 내에 한정되는 리세스된 하부 금속플레이트들(61a)을 형성한다(도 1의 단계 9). 상기 하부 금속플레이트 막(61)은 건식 또는 습식 식각 기술을 사용하여 식각될 수 있다. 상기 하부 금속플레이트들(61a)은 상기 층간절연막(57)에 비해 상대적으로 리세스 된다. 상기 하부 금속플레이트들(61a)이 상기 층간절연막에 비해 상대적으로 리세스되는 높이는 200Å 내지 1000Å이 바람직하다.
도 1 및 도 8을 참조하면, 상기 하부 금속플레이트들(61a)이 형성된 반도체기판 상에 커패시터 유전막(65), 상부 금속플레이트 막(67) 및 커패시터 플러그 막(69)을 차례로 형성한다. 상기 커패시터 유전막(65)은 상기 하부 금속플레이트들(61a)의 내면 및 상기 층간절연막(57)의 표면을 덮는다. 따라서, 상기 하부 금속플레이트들(61a) 가장자리 상에 상기 커패시터 유전막(65)의 연장부들(65e)이 생성된다. 한편, 상기 커패시터 유전막(65)은 Ta2O5, Al2O 3, HfO2, ZrO2, La2O3, TiO2, ST 또는 BST 막일 수 있으며, 이들 중 적어도 두개의 적층막으로 형성할 수 있다(도 1의 단계 11).
상기 상부 금속플레이트 막(67)은 Ti, TiN, Ta, TaN, Ru 또는 WN 막일 수 있으며, 이들 중 적어도 두개의 적층막일 수 있다. 또한, 상기 커패시터 플러그 막(69)은 상기 상부 금속플레이트 막(67)과 동일한 물질막이거나 W 막일 수 있다.
도 1 및 도 9를 참조하면, 상기 커패시터 유전막(65)을 노출시키도록 상기 커패시터 플러그막(69) 및 상기 상부 금속플레이트 막(67)을 제거하여 상기 커패시터 유전막(65) 내에 한정되는 상부 금속플레이트(67a) 및 커패시터 플러그(69a)를 형성한다(도 1의 단계 13). 상기 커패시터 플러그막(690 및 상기 상부 금속플레이트 막(67)은 전면 식각 또는 화학기계적 연마 기술을 사용하여 제거할 수 있다.
한편, 상기 노출된 커패시터 유전막(65)도 같이 제거될 수 있다. 이 때, 상 기 상부 금속플레이트(67a) 및 상기 커패시터 플러그(69a)는 상기 커패시터 홀(59) 내에 한정되며, 상기 층간절연막(57)의 상부면이 노출된다.
도 1 및 도 10을 참조하면, 상기 상부 금속플레이트(67a)들이 형성된 후, 상기 커패시터 유전막(65) 및 상기 층간절연막(57)을 사진 및 식각 공정을 사용하여 패터닝하여 상기 또 다른 하부배선(56)을 노출시키는 비아홀(71)을 형성한다. 상기 비아홀(71)을 형성하는 동안, 상기 커패시터 홀(59) 내의 커패시터 유전막(65)은 상기 상부금속플레이트(67a) 및 상기 커패시터 플러그(69a)에 의해 보호된다. 따라서, 감광막이 상기 커패시터 홀(59) 내의 상기 커패시터 유전막(65)과 직접 접하는 것이 방지된다. 따라서, 감광막이 상기 커패시터 유전막(65)을 오염시키는 것을 방지할 수 있다.
도 1 및 도 11을 참조하면, 상기 비아홀(71)이 형성된 반도체기판 상에 비아플러그 막(75)을 형성하여 상기 비아홀(71)을 매립시킨다. 상기 비아플러그 막(75)은 Al, W 또는 Cu로 형성할 수 있으며, 이들 중 적어도 두개의 적층막으로 형성할 수 있다.
상기 비아플러그 막(75)을 형성하기 전에, 비아 확산방지막(73)을 형성할 수 있다. 상기 비아 확산방지막(73)은 Ti, TiN, Ta, TaN, Ru 또는 WN 막으로 형성할 수 있으며, 이들 중 적어도 두개의 적층막으로 형성할 수 있다.
도 1 및 도 12를 참조하면, 상기 비아플러그 막(75) 및 상기 비아 확산방지막(73)을 차례로 제거하여 상기 비아홀(71) 내에 한정되는 비아 확산방지막(73a) 및 비아플러그(75a)를 형성한다(도 1의 단계 15)
도 1 및 도 13을 참조하면, 상기 비아플러그(75a)가 형성된 반도체 기판 상에 상부도전막을 형성한다. 상기 상부도전막은 상기 하부도전막(54)와 같이 확산방지막, 주 도전막 및 캐핑층의 적층막일 수 있다. 상기 확산방지막 및 상기 캐핑층 각각은 Ti, TiN, Ta, TaN, Ru 또는 WN 막으로 형성할 수 있으며, 이들 중 적어도 두개의 적층막으로 형성할 수 있다. 상기 주 도전막은 Al 또는 Cu로 형성할 수 있으며, 이들을 적층하여 형성할 수 있다.
상기 상부도전막을 사진 및 식각공정을 사용하여 패터닝하여 상부배선(77) 및 또 다른 상부배선(78)을 형성한다(도 1의 단계 15). 상기 상부배선(77)은 상기 하부배선(55) 상부에 위치하며, 상기 상부 금속플레이트들(67a) 및 상기 커패시터 플러그들(69a) 상부를 가로지른다. 상기 상부배선(77)은 확산방지막(77a), 주도전막(77b) 및 캐핑막(77c)의 적층 구조일 수 있다.
상기 또 다른 상부배선(78)은 상기 비아플러그(75a)와 접한다. 상기 또 다른 상부배선(78)은 상기 비아플러그(75a) 상부를 가로지르는 라인일 수 있으며, 절연막으로 둘러싸인 패드일 수 있다. 상기 또 다른 상부배선(78)은 상기 상부배선(77)과 같은 물질막으로 형성되며, 동일한 적층구조를 갖는다. 따라서, 상기 또 다른 상부배선(78)은 상기 상부배선(77)과 동일하게 확산방지막(78a), 주도전막(78b) 및 캐핑막(78c)의 적층 구조일 수 있다.
한편, 상기 상부배선(77) 및 상기 또 다른 상부배선(78)은 다마신 공정을 사용하여 형성할 수 있다. 즉, 상기 비아플러그(75a)가 형성된 반도체기판 상에 상부절연막(도시하지 않음)을 형성한다. 상기 상부절연막을 사진 및 식각공정을 사용하 여 패터닝하여 상기 상부 금속플레이트들(67a)을 노출시키는 그루브(도시하지 않음) 및 상기 비아플러그(75a)를 노출시키는 또 다른 그루브(도시하지 않음)를 형성한다. 그 후, 상부도전막을 형성한다. 상기 상부도전막은 확산방지층과 주 도전막의 적층막일 수 있다. 상기 상부도전막을 화학기계적 연마 기술을 사용하여 상기 상부도전막의 상부면이 노출될 때 까지 평탄화시키어 상기 그루브들 내에 한정되는 상부배선 및 또 다른 상부배선을 형성한다.
도 14 내지 도 16은 본 발명의 다른 실시예에 따른 로직소자를 제조하는 방법을 설명하기 위한 단면도들이다. 여기서는, 이중다마신 공정을 사용하여 비아플러그 및 상부배선들을 동시에 형성하는 방법을 개시한다.
도 14를 참조하면, 도 1의 단계 13(도 9)이 완료된 후, 상부 금속플레이트(67a) 및 커패시터 플러그(69a)가 형성된 반도체 기판 상에 상부절연막(81)을 형성한다. 상기 상부절연막(81)을 형성하기 전에 실리콘 질화막과 같은 식각저지막을 형성할 수 있다.
도 15를 참조하면, 상기 상부절연막(81) 및 상기 층간절연막(57)을 사진 및 식각공정을 사용하여 패터닝하여 상기 상부 금속플레이트들(67a) 상부를 가로지르는 그루브(83) 및 상기 또 다른 하부배선(56)을 노출시키는 비아홀(85) 및 상기 비아홀(85) 상부를 가로지르는 또 다른 그루브(84)를 형성한다.
도 16을 참조하면, 상기 그루브들(83, 84) 및 상기 비아홀(85)이 형성된 반도체기판 상에 상부도전막을 형성한다. 상기 상부도전막은 확산방지막과 주 도전막의 적층막일 수 있다. 상기 상부도전막(87)은 상기 비아홀(85) 및 상기 그루브들(83, 84)을 매립시킨다.
상기 상부도전막(87)을 화학기계적 연마 기술을 사용하여 상기 상부절연막(81)의 상부면이 노출될 때 까지 평탄화시킨다. 그 결과, 상기 그루브(83) 내에 한정되는 상부배선(87) 및 상기 또 다른 그루브(84) 내에 한정되는 또 다른 상부배선(88)이 형성된다. 상기 또 다른 상부배선(88)은 상기 비아홀(85)을 채워 상기 또 다른 하부배선(56)에 전기적으로 접속한다.
상기 상부배선(87) 및 상기 또 다른 상부배선(88)은 확산방지막(87a, 88a) 및 주도전막(87b, 88b)의 적층구조를 가질 수 있다. 한편, 상기 상부배선들(87, 88)이 형성된 후, 상기 상부배선들이 형성된 반도체 기판 상에 캐핑절연막(89)을 형성할 수 있다. 상기 캐핑절연막(89)은 상기 주도전막(87b, 88b)의 금속원자가 확산되는 것을 방지하는 역할을 한다.
결과적으로, 이중 다마신 공정을 사용하여 비아플러그 및 상부배선들을 동시에 형성하므로 공정을 단순화시킬 수 있다.
본 발명에 따르면, 상부 금속플레이트의 가장자리와 상부배선 사이에 커패시터 유전막의 연장부가 개재된다. 상기 연장부는 상기 커패시터 유전막의 두께보다 높게 조절할 수 있어 누설전류 특성을 향상시킬 수 있다.
또한, 하부배선을 노출시키는 비아홀을 형성하는 동안, 상부 금속플레이트와 하부 금속플레이트 사이에 개재된 커패시터 유전막이 감광막과 접촉하는 것이 방지된다. 따라서, 감광막 내에 있는 유기성분에 의해 커패시터 유전막이 오염되는 것 을 방지할 수 있다. 그리고, 비아플러그를 형성하기 전에 상기 노출된 하부배선 상부의 자연산화막을 제거하는 과정에서도 상기 커패시터 유전막이 노출되지 않으므로 자연산화막 제거 공정에 따른 식각 손상을 방지할 수 있다.

Claims (26)

  1. 반도체 기판 상부에 위치하는 하부배선;
    상기 하부배선 상부에 위치하는 상부배선;
    상기 하부배선과 상기 상부배선 사이에 개재되고, 상기 하부배선에 접하는 U자형(U-shaped) 하부 금속플레이트;
    상기 하부 금속플레이트의 내면(inner surface)을 덮되, 상기 하부 금속플레이트의 가장자리(brim)와 상기 상부배선 사이에 개재된 연장부를 갖는 커패시터 유전막;
    상기 커패시터 유전막의 내면을 덮고, 상기 상부배선에 접하고, 상기 커패시터 유전막에 의해 한정되는 상부 금속플레이트;
    상기 하부배선과 동일레벨에 위치하는 또 다른 하부배선;
    상기 상부배선과 동일레벨에 위치하는 또 다른 상부배선; 및
    상기 또 다른 하부배선과 상기 또 다른 상부배선을 전기적으로 접속시키는 비아플러그를 포함하는 로직소자.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 또 다른 하부배선과 상기 또 다른 상부배선 사이에 개재된 층간절연막을 더 포함하되, 상기 층간절연막은 연장되어 상기 하부 금속플레이트의 외측벽 및 상기 커패시터 유전막의 연장부의 외측벽을 덮는 것을 특징으로 하는 로직소자.
  4. 제 3 항에 있어서,
    상기 커패시터 유전막이 연장되어 상기 층간절연막과 상기 상부배선 사이에 개재되고, 또한 상기 층간절연막과 상기 또 다른 상부배선 사이에 개재되는 것을 특징으로 하는 로직소자.
  5. 제 3 항에 있어서,
    상기 또 다른 하부배선은 상기 하부배선과 전기적으로 연결되나,
    상기 또 다른 상부배선은 상기 상부배선과 전기적으로 절연되는 것을 특징으로 하는 로직소자.
  6. 제 3 항에 있어서,
    상기 커패시터 유전막의 연장부는 200Å 내지 1000Å의 높이를 갖는 것을 특징으로 하는 로직소자.
  7. 반도체 기판;
    상기 반도체 기판 상부에 위치하는 하부배선;
    상기 하부배선 상부에 위치하는 상부배선;
    상기 하부배선과 상기 상부배선 사이에 개재되고, 서로 이격되어 상기 하부배선에 접하는 복수개의 U자형(U-shaped) 하부 금속플레이트들;
    상기 하부 금속플레이트들 각각의 내면(inner surface)을 덮되, 상기 하부 금속플레이트들의 가장자리(brim)와 상기 상부배선 사이에 개재된 연장부들을 갖는 커패시터 유전막들;
    상기 커패시터 유전막들 각각의 내면을 덮고, 상기 상부배선에 접하고 상기 커패시터 유전막에 의해 한정되는 상부 금속플레이트들;
    상기 하부배선과 동일레벨에 위치하는 또 다른 하부배선;
    상기 상부배선과 동일레벨에 위치하는 또 다른 상부배선; 및
    상기 또 다른 하부배선과 상기 또 다른 상부배선을 전기적으로 접속시키는 비아플러그를 포함하는 로직소자.
  8. 삭제
  9. 제 7 항에 있어서,
    상기 또 다른 상부배선과 상기 또 다른 하부배선 사이에 개재되어 상기 비아플러그를 둘러싸는 층간절연막을 더 포함하되, 상기 층간절연막은 연장되어 상기 하부 금속플레이트들의 외측벽들 및 상기 커패시터 유전막들의 연장부들의 외측벽들을 덮는 것을 특징으로 하는 로직소자.
  10. 제 9 항에 있어서,
    상기 커패시터 유전막들이 연장되어 상기 층간절연막과 상기 상부배선 사이에 개재되고, 또한 상기 층간절연막과 상기 또 다른 상부배선 사이에 개재되는 것을 특징으로 하는 로직소자.
  11. 제 9 항에 있어서,
    상기 또 다른 하부배선은 상기 하부배선과 전기적으로 연결되나,
    상기 또 다른 상부배선은 상기 상부배선과 전기적으로 절연되는 것을 특징으로 하는 로직소자.
  12. 제 9 항에 있어서,
    상기 커패시터 유전막들의 연장부들은 200Å 내지 1000Å의 높이를 갖는 것을 특징으로 하는 로직소자.
  13. 제 9 항에 있어서,
    상기 층간절연막과 상기 비아플러그 사이 및 상기 또다른 하부배선과 상기 비아플러그 사이에 개재되는 비아 확산방지막을 더 포함하는 로직소자.
  14. 제 13 항에 있어서,
    상기 상부금속플레이트는 Ti, TiN, Ta, TaN, Ru 및 WN 막으로 이루어진 일군으로 부터 선택된 적어도 하나의 막인 것을 특징으로 하는 로직소자.
  15. 제 14 항에 있어서,
    상기 커패시터 유전막은 Ta2O5, Al2O3, HfO2, ZrO 2, La2O3, TiO2, ST 및 BST로 이루어진 일군으로 부터 선택된 적어도 하나의 막인 것을 특징으로 하는 로직소자.
  16. 제 15 항에 있어서,
    상기 비아 확산방지막은 Ti, TiN, Ta, TaN, Ru 및 WN 막으로 이루어진 일군으로 부터 선택된 적어도 하나의 막인 것을 특징으로 하는 로직소자.
  17. 제 16 항에 있어서,
    상기 비아 확산방지막은 상기 상부 금속플레이트막과 다른 물질막인 것을 특징으로 하는 로직소자.
  18. 하부절연막을 갖는 반도체기판을 준비하고,
    상기 반도체기판 상에 하부배선 및 또 다른 하부배선을 형성하고,
    상기 하부배선 및 상기 또 다른 하부배선이 형성된 반도체기판 상에 층간절 연막을 형성하고,
    상기 층간절연막을 사진 및 식각 공정을 사용하여 패터닝하여 상기 하부배선의 상부면을 노출시키는 적어도 하나의 커패시터 홀을 형성하고,
    상기 노출된 하부배선의 상부면 및 상기 적어도 하나의 커패시터 홀의 측벽을 덮되, 상기 커패시터홀 내에 리세스된 하부 금속플레이트를 형성하고,
    상기 하부 금속플레이트가 형성된 반도체기판의 전면 상에 콘포말한 커패시터유전막, 상부 금속플레이트 막 및 커패시터 플러그 막을 형성하고,
    상기 커패시터 유전막의 상부면이 노출되도록 상기 커패시터 플러그 막 및 상기 상부 금속플레이트 막을 제거하여 상기 커패시터 유전막에 의해 한정되는 상부금속플레이트 및 커패시터 플러그를 형성하고,
    상기 상부금속플레이트가 형성된 후, 상기 노출된 유전막 및 상기 층간절연막을 패터닝하여 상기 또 다른 하부배선을 노출시키는 비아홀을 형성하고,
    상기 비아홀을 매립하는 비아플러그를 형성하고,
    상기 비아플러그가 형성된 반도체기판 상에 상기 상부금속플레이트와 접하는 상부배선 및 상기 비아플러그와 접하는 또 다른 상부배선을 형성하는 것을 포함하는 로직소자 제조방법.
  19. 제 18 항에 있어서,
    상기 하부 금속플레이트를 형성하는 것은
    상기 적어도 하나의 커패시터 홀이 형성된 반도체 기판의 전면 상에 콘포말(conformal)한 하부 금속플레이트 막을 형성하고,
    상기 하부 금속플레이트 막이 형성된 반도체기판의 전면 상에 상기 적어도 하나의 커패시터 홀을 채우는 식각희생막을 형성하고,
    상기 식각희생막을 전면식각하여 상기 적어도 하나의 커패시터 홀 내에 한정되는 리세스된 식각희생막을 형성하고,
    상기 리세스된 식각희생막을 식각마스크로 사용하여 상기 하부 금속플레이트 막을 식각하여 상기 하부 금속플레이트 막을 상기 적어도 하나의 커패시터 홀 내에 리세스시키고,
    상기 리세스된 식각희생막을 제거하는 것을 포함하는 로직소자 제조방법.
  20. 제 19 항에 있어서,
    상기 비아플러그를 형성하는 것은,
    상기 비아홀이 형성된 반도체기판 상에 비아 확산방지막 및 비아 플러그 막을 형성하고,
    상기 층간절연막의 상부면이 노출될 때까지 상기 비아 확산방지막 및 상기 비아 플러그 막을 차례로 제거하는 것을 포함하는 로직소자 제조방법.
  21. 제 19 항에 있어서,
    상기 상부 배선 및 상기 또 다른 상부배선을 형성하는 것은
    상기 비아플러그가 형성된 반도체기판 상에 상부도전막을 형성하고,
    상기 상부도전막을 패터닝하는 것을 포함하는 로직소자 제조방법.
  22. 제 21 항에 있어서,
    상기 상부도전막을 형성하기 전에, 상기 비아플러그가 형성된 반도체기판 상에 상부절연막을 형성하고,
    상기 상부절연막을 사진 및 식각공정을 사용하여 패터닝하여 상기 상부금속플레이트를 노출시키는 그루브 및 상기 비아플러그를 노출시키는 또 다른 그루브를 형성하는 것을 더 포함하되, 상기 상부도전막을 화학기계적연마 기술을 사용하여 패터닝하는 로직소자 제조방법.
  23. 제 21 항에 있어서,
    상기 커패시터 플러그 막 및 상기 상부 금속플레이트 막을 제거하는 것은 화학기계적 연마 기술을 사용하여 수행되는 로직소자 제조방법.
  24. 제 19 항에 있어서,
    상기 커패시터 유전막의 상부면이 노출된 후, 상기 층간절연막의 상부면이 노출될 때까지 상기 노출된 커패시터 유전막, 상기 상부 금속플레이트 및 상기 커패시터 플러그를 연속적으로 제거하여 상기 커패시터 홀 내에 한정된 상부 금속플레이트 및 상기 커패시터 홀 내에 한정된 커패시터 플러그를 형성하는 것을 더 포함하는 로직소자 제조방법.
  25. 제 19 항에 있어서,
    상기 하부 금속플레이트는 상기 층간절연막에 비해 200Å 내지 1000Å 리세스되는 것을 특징으로 하는 로직소자 제조방법.
  26. 상부에 하부배선 및 또 다른 하부배선을 갖는 반도체기판을 준비하고,
    상기 하부배선 및 상기 또 다른 하부배선을 갖는 반도체기판 상에 층간절연막을 형성하고,
    상기 층간절연막을 사진 및 식각 공정을 사용하여 패터닝하여 상기 하부배선의 상부면을 노출시키는 적어도 하나의 커패시터 홀을 형성하고,
    상기 노출된 하부배선의 상부면 및 상기 적어도 하나의 커패시터 홀의 측벽을 덮되, 상기 커패시터홀 내에 리세스된 하부 금속플레이트를 형성하고,
    상기 하부 금속플레이트가 형성된 반도체기판의 전면 상에 콘포말한 커패시터유전막, 상부 금속플레이트 막 및 커패시터 플러그 막을 형성하고,
    상기 유전막의 상부면이 노출될 때 까지 상기 커패시터 플러그 막 및 상기 상부 금속플레이트 막을 제거하여 상기 커패시터 유전막에 의해 한정되는 상부금속플레이트 및 커패시터 플러그를 형성하고,
    상기 상부금속플레이트가 형성된 반도체기판 상에 상부절연막을 형성하고,
    상기 상부절연막, 상기 노출된 유전막 및 상기 층간절연막을 차례로 패터닝하여 상기 상부금속플레이트를 노출시키는 그루브, 상기 또 다른 하부배선을 노출 시키는 비아홀 및 상기 비아홀의 상부를 가로지르는 또 다른 그루브를 형성하고,
    상기 비아홀 및 그루브들이 형성된 반도체기판 상에 상부도전막을 형성하고,
    상기 상부도전막을 화학기계적연마 기술을 사용하여 패터닝하여 상기 상부금속플레이트와 전기적으로 접속하는 상부배선, 상기 비아홀을 통해 상기 또 다른 하부배선에 전기적으로 접속하는 또 다른 상부배선을 형성하는 것을 포함하는 로직소자 제조방법.
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