JP2001177076A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】メモリセル面積の縮小が可能であり、配線と共
有化されたプロセスで形成できるキャパシタを有する半
導体装置およびその製造方法を提供する。 【解決手段】第１金属層１上に形成された、少なくとも
一部が下部電極である第１配線層２ａと、その上層に積
層された、第１誘電膜４および第２誘電膜６を有する層
間絶縁膜と、第１誘電膜上の層間絶縁膜に形成された配
線溝８と、配線溝８下部の少なくとも一部の層間絶縁膜
に形成され、下部電極の表面に達する接続孔９と、配線
溝および接続孔の内部を被覆し、第１および第２誘電膜
よりも高誘電率であるキャパシタ絶縁膜１０と、キャパ
シタ絶縁膜の表面に形成された第２金属層１１からなる
上部電極と、上部電極の表面、かつ配線溝および接続孔
の内部に形成された第２配線層１２とを有する半導体装
置およびその製造方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、配線層の層間に形成された
デュアルダマシン構造のキャパシタを有する半導体装
置、およびデュアルダマシンプロセスによりキャパシタ
と配線とを効率的に形成することができる半導体装置の
製造方法に関する。

【０００２】

【従来の技術】現在、高密度・大容量のメモリをロジッ
クに混載する場合にはメモリセルとしてＤＲＡＭ（Ｄｙ
ｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）を採用することが多い。図１７に示すように、ＤＲ
ＡＭはビット線ＢＬと共通電位線との間に１つのトラン
ジスタＴＲと１つのキャパシタＣＡＰが直列に接続され
た構成を有する。トランジスタＴＲのオン／オフはワー
ド線の電位によって制御される。図１７に示すＤＲＡＭ
のメモリセルにおいては、トランジスタＴＲとキャパシ
タＣＡＰの接続中点が記憶ノードＳＮとなり、記憶ノー
ドに蓄積された電荷量の差によってデータの“１”と
“０”が判別される。

【０００３】キャパシタＣＡＰに蓄積された電荷によっ
てビット線ＢＬを充電し、その際のビット線電位の変化
が、ビット線に付加されたセンスアンプを用いて読み出
される。したがって、記憶データの読み出しを安定に行
うには、ビット線に十分な大きさの電位変化を現出させ
る必要がある。このため、例えばキャパシタの電極形状
を変更したり、キャパシタ絶縁膜として高誘電体材料を
用いたりすることにより、キャパシタ容量の増大が図ら
れている。

【０００４】しかしながら、メモリセル面積の縮小化に
伴い、キャパシタ容量自体が低下する傾向にあり、さら
に、メモリの大容量化によってビット線容量も増大す
る。したがって、ＤＲＡＭのメモリセルの縮小を進める
と、ノイズに妨害されずにビット線電位の変化を読み出
すのが困難となる。一方、近年のＬＳＩのシステム化に
より、種々のメモリ混載ロジックＬＳＩが実現されてお
り、このため、ＤＲＡＭの単位面積当たりのキャパシタ
容量を増大させるよりも、キャパシタ専用プロセスを廃
止して、ロジック部とキャパシタのプロセスを共通化さ
せる方が、コスト的に有利となる場合も増えてきてい
る。

【０００５】そこで、書き込み用と読み出し用を含む複
数のトランジスタを有し、記憶データを読み出しトラン
ジスタで増幅してビット線に出力する、いわゆるゲイン
セルが注目されている。ゲインセルとしては、２つの読
み出しトランジスタと１つの書き込みトランジスタを有
する３トランジスタ型、書き込みおよび読み出しトラン
ジスタと記憶ノードの昇圧用キャパシタとを有する２ト
ランジスタ−１キャパシタ型などが知られている。以下
に、キャパシタを有する２トランジスタ−１キャパシタ
型のゲインセルについて、図１８の回路図を参照して説
明する。

【０００６】図１８に示すように、書き込みトランジス
タＴＲｐｇｍはゲートが書き込みワード線ＷＬｐｇｍに
接続され、ソース／ドレインの一方が書き込みビット線
ＢＬに接続されている。読み出しトランジスタＴＲｒｅ
ａｄは、ゲートが書き込みトランジスタＴＲｐｇｍのソ
ース／ドレインの他方に接続され、ソースがビット線Ｂ
Ｌに接続され、ドレインが電源電圧Ｖ_DDの供給線に接続
されている。キャパシタＣＡＰは、一方電極が読み出し
トランジスタＴＲｒｅａｄと書き込みトランジスタＴＲ
ｐｇｍの接続中点に接続され、他方電極が読み出しワー
ド線ＷＬｒｅａｄに接続されている。キャパシタＣＡＰ
の一方電極と、これに接続された読み出しトランジスタ
ＴＲｒｅａｄと書き込みトランジスタＴＲｐｇｍとの接
続中点が、メモリセルの記憶ノードＳＮをなす。

【０００７】図１８のゲインセルにおいては、記憶ノー
ドＳＮの電荷蓄積量を変化させることによって、読み出
しトランジスタＴＲｒｅａｄのゲート電極のバイアス値
を変化させる。例えば、記憶ノードＳＮの電荷蓄積量が
ゼロあるいは、読み出し時の所定バイアス条件下で読み
出しトランジスタＴＲｒｅａｄがオンとならない程度に
少ない状態を、記憶データの“０”に対応させ、読み出
しトランジスタＴＲｒｅａｄがオンとなる程度に電荷が
蓄積された状態を記憶データの“１”に対応させる。デ
ータの書き込み時には、書き込みワード線ＷＬｐｇｍを
活性化して書き込みトランジスタＴＲｐｇｍをオンさ
せ、ビット線ＢＬの設定電位に応じて記憶ノードＳＮの
電荷蓄積量を変更する。

【０００８】データの読み出し時には、読み出しワード
線ＷＬｒｅａｄをハイレベルとしてキャパシタを介した
容量結合により、記憶ノードをブーストする。このブー
スト後の電圧レベルは記憶データの論理により異なる。
記憶データが“１”の場合、記憶ノードＳＮのブースト
前の電荷蓄積量が相対的に多いため、読み出しトランジ
スタＴＲｒｅａｄがオンとなり、電荷が電源電圧Ｖ_DDの
供給線からビット線ＢＬに供給され、その電位が上昇す
る。一方、記憶データが“０”の場合には、記憶ノード
ＳＮのブースト前の電荷蓄積量が相対的に少ないため、
読み出しトランジスタＴＲｒｅａｄはオフのままとな
り、ビット線ＢＬの電圧変化はない。上記のような記憶
データに応じたビット線ＢＬの電位変化を、ビット線に
接続されたセンスアンプ（不図示）を用いて検出し、記
憶データとして判別する。

【０００９】以上の動作原理から、図１８に示すゲイン
セルにおいては、キャパシタＣＡＰの電荷蓄積は、記憶
データに応じて読み出しトランジスタＴＲｒｅａｄのオ
ン／オフを制御できる程度でよい。図１８に示すゲイン
セルによれば、図１７に示す１トランジスタ−１キャパ
シタ型のＤＲＡＭのようにキャパシタの蓄積電荷で直
接、大容量のビット線を充放電する必要がなく、キャパ
シタ容量を増大させる必要がない。すなわち、キャパシ
タ構造を特に工夫したり、キャパシタ絶縁膜の高誘電率
材料を開発したりする必要性は、１トランジスタ−１キ
ャパシタ型のＤＲＡＭに比較して低い。また、図１８に
示すゲインセルは、図１７に示す１トランジスタ−１キ
ャパシタ型のＤＲＡＭに比較してビット線をチャージす
る能力が大きく、記憶データの読み出しに要する時間が
ＤＲＡＭに比較して短いという利点も有する。

【００１０】

【発明が解決しようとする課題】しかしながら、上記の
ようなゲインセルは、１トランジスタ−１キャパシタ型
のＤＲＡＭに比較してメモリセルを構成する素子の数が
多く、１ビット当たりの占有面積が大きくなるという欠
点を有する。図１８に示すゲインセルは２トランジスタ
と１キャパシタの構成となるため、ＤＲＡＭに比較して
１ビット当たりの面積が大きく、ビット単価も高くな
る。

【００１１】本発明は上記の問題点に鑑みてなされたも
のであり、したがって本発明は、メモリセル面積の縮小
が可能であり、かつ、配線と共有化されたプロセスで形
成できるようなキャパシタを有する半導体装置およびそ
の製造方法を提供することを目的とする。

【００１２】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、半導体基板と、前記半導体
基板上に形成された第１配線層と、前記第１配線層上の
少なくとも一部に形成された、第１金属層からなる下部
電極と、前記第１配線層上に形成された、第１誘電膜と
その上層の第２誘電膜を有する層間絶縁膜と、前記第１
誘電膜上の前記層間絶縁膜に形成された配線溝と、前記
配線溝下部の少なくとも一部の前記層間絶縁膜に形成さ
れ、前記下部電極の表面に達する接続孔と、前記配線溝
および前記接続孔の内部を被覆し、前記第１および第２
誘電膜よりも高誘電率であるキャパシタ絶縁膜と、前記
キャパシタ絶縁膜の表面に形成された第２金属層からな
る上部電極と、前記上部電極の表面、かつ前記配線溝お
よび前記接続孔の内部に形成された第２配線層とを有す
ることを特徴とする。

【００１３】本発明の半導体装置は、好適には、前記第
１金属層は前記配線溝および前記接続孔の内部を被覆す
るように形成され、前記キャパシタ絶縁膜は前記第１金
属層を介して前記配線溝および前記接続孔の内部を被覆
するように形成されていることを特徴とする。

【００１４】あるいは、本発明の半導体装置は、好適に
は、前記配線溝および前記接続孔の側面を被覆し、下端
が前記第１金属層に接続する第３金属層を有し、前記下
部電極は、前記接続孔底部の前記第１金属層および前記
第３金属層からなり、前記キャパシタ絶縁膜は前記第３
金属層を介して前記配線溝および前記接続孔の内部を被
覆するように形成されていることを特徴とする。本発明
の半導体装置は、好適には、前記第３金属層の上端は、
前記層間絶縁膜の上端よりも低い位置にあることを特徴
とする。

【００１５】本発明の半導体装置は、好適には、前記半
導体基板に、ビット線と記憶ノードとの間に接続された
書き込みトランジスタと、電源電圧の供給線とビット線
との間に接続され、制御電極が前記記憶ノードに接続さ
れた読み出しトランジスタとを有し、前記下部電極、前
記キャパシタ絶縁膜および前記上部電極からなるキャパ
シタは、前記記憶ノードとワード線との間に接続され、
前記書き込みトランジスタ、前記読み出しトランジスタ
および前記キャパシタをメモリセル内に有することを特
徴とする。

【００１６】本発明の半導体装置は、さらに好適には、
前記メモリセルを含むメモリ部と、論理回路が形成され
たロジック部とを有し、前記ロジック部において、前記
第２オフセット絶縁膜上の前記層間絶縁膜に形成された
配線溝と、前記配線溝下部の前記層間絶縁膜に形成さ
れ、前記下部電極の表面に達する接続孔と、前記配線溝
および前記接続孔の内部に形成されたロジック部配線層
とを有し、前記第２配線層は、前記ロジック部配線層と
同一の導電材料からなることを特徴とする。本発明の半
導体装置は、さらに好適には、前記ロジック部配線層
は、前記配線溝および前記接続孔の内部にバリアメタル
層を介して形成され、前記バリアメタル層は前記上部電
極の表層部分と同一の導電材料からなることを特徴とす
る。

【００１７】本発明の半導体装置は、好適には、前記層
間絶縁膜は、互いにエッチング速度の異なる誘電膜とオ
フセット絶縁膜とが、前記第１配線層上に第１オフセッ
ト絶縁膜、前記第１誘電膜、第２オフセット絶縁膜、前
記第２誘電膜および第３オフセット絶縁膜の順に積層さ
れた多層膜であることを特徴とする。本発明の半導体装
置によれば、２つの配線層間にキャパシタが形成され、
一方の配線層をキャパシタの下部電極として、他方の配
線層をキャパシタの上部電極として用いることができる
ため、キャパシタを有するメモリセルの占有面積を縮小
することが可能となる。

【００１８】さらに、上記の目的を達成するため、本発
明の半導体装置の製造方法は、半導体基板上に第１配線
層を形成する工程と、前記第１配線層上に、下部電極を
含む第１金属層を形成する工程と、互いにエッチング速
度の異なる誘電膜とオフセット絶縁膜とを、前記第１金
属層上に第１オフセット絶縁膜、第１誘電膜、第２オフ
セット絶縁膜、第２誘電膜および第３オフセット絶縁膜
の順に積層し、層間絶縁膜を形成する工程と、接続孔形
成部分の前記第３オフセット絶縁膜を除去する工程と、
前記第３オフセット絶縁膜をマスクとして前記第２誘電
膜をエッチングし、接続孔形成部分の前記第２誘電膜を
除去する工程と、前記第２誘電膜をマスクとして前記第
２オフセット絶縁膜をエッチングし、接続孔形成部分の
前記第２オフセット絶縁膜を除去する工程と、前記接続
孔形成部分を含む、配線溝形成部分の前記第３オフセッ
ト絶縁膜を除去する工程と、前記第３オフセット絶縁膜
をマスクとして前記第２誘電膜をエッチングしながら、
前記第２オフセット絶縁膜をマスクとして前記第１誘電
膜をエッチングすることにより、前記第２誘電膜に配線
溝を形成し、かつ、接続孔形成部分の前記第１誘電膜を
除去する工程と、前記第１誘電膜をマスクとして前記第
１オフセット絶縁膜をエッチングし、前記下部電極の表
面に達する接続孔を形成する工程と、前記配線溝および
前記接続孔の内部を被覆するように、前記第１および第
２誘電膜よりも高誘電率であるキャパシタ絶縁膜を形成
する工程と、前記キャパシタ絶縁膜の表面に第２金属層
からなる上部電極を形成する工程と、前記上部電極の表
面、かつ前記配線溝および前記接続孔の内部に第２配線
層を形成する工程とを有することを特徴とする。

【００１９】本発明の半導体装置の製造方法は、好適に
は、前記層間絶縁膜に前記配線溝および前記接続孔を形
成後、前記配線溝および前記接続孔の側面を被覆し、下
端が前記第１金属層に接続する第３金属層を形成する工
程を有し、前記キャパシタ絶縁膜を形成する工程は、前
記配線溝および前記接続孔の内部に前記第３金属層を介
して前記キャパシタ絶縁膜を形成する工程であることを
特徴とする。

【００２０】本発明の半導体装置の製造方法は、さらに
好適には、前記第３金属層を形成する工程は、前記配線
溝および前記接続孔の内部に金属膜を形成する工程と、
前記金属膜にエッチングを行い、前記配線溝および前記
接続孔の側面に前記金属膜を残して、前記接続孔底部の
前記金属膜を除去する工程とを有することを特徴とす
る。

【００２１】本発明の半導体装置の製造方法は、さらに
好適には、前記金属膜にエッチングを行う工程におい
て、前記配線溝および前記接続孔の側面を被覆する前記
金属膜の上端をエッチングし、第３金属層の上端を前記
層間絶縁膜の上端よりも低い位置とすることを特徴とす
る。

【００２２】本発明の半導体装置の製造方法は、好適に
は、前記第２配線層を形成する工程は、前記配線溝およ
び前記接続孔の内部および前記層間絶縁膜上に、導電体
層を形成する工程と、前記導電体層に化学的機械研磨を
行い、前記配線溝および前記接続孔の内部に前記導電体
層を残して、前記層間絶縁膜上の前記導電体層を除去す
る工程とを有することを特徴とする。

【００２３】本発明の半導体装置の製造方法は、好適に
は、前記上部電極を形成後、前記第２配線層を形成する
前に、前記下部電極、前記キャパシタ絶縁膜および前記
上部電極からなるキャパシタと隔てられた位置の前記層
間絶縁膜に再度エッチングを行って、第２配線溝および
第２接続孔を形成する工程を有し、前記第２配線層を形
成する工程において、前記第２配線溝および第２接続孔
の内部にも配線層を形成することを特徴とする。

【００２４】本発明の半導体装置の製造方法は、好適に
は、前記第２配線溝および第２接続孔を形成後、前記第
２配線層を形成する前に、前記上部電極の表面および前
記第２配線溝および第２接続孔の内部に、同一の導電材
料からなる層を成膜し、前記第２配線溝および第２接続
孔の内部にバリアメタル層を形成する工程を有すること
を特徴とする。

【００２５】上記の本発明の半導体装置の製造方法によ
れば、一方の配線層をキャパシタの下部電極とし、他方
の配線層をキャパシタの上部電極として、２つの配線層
間にキャパシタを形成することができる。したがって、
キャパシタを有するメモリセルの占有面積を縮小するこ
とが可能となる。また、本発明の半導体装置の製造方法
によれば、キャパシタを形成するプロセスと、デュアル
ダマシン構造の配線を形成するプロセスを、一部共有化
させることができるため、例えば、デュアルダマシン構
造のキャパシタをメモリ部に形成し、デュアルダマシン
構造の配線をロジック部に形成する場合に、製造コスト
を低減することが可能となる。

【００２６】上記の目的を達成するため、本発明の半導
体装置の製造方法は、半導体基板上に第１配線層を形成
する工程と、互いにエッチング速度の異なる誘電膜とオ
フセット絶縁膜とを、前記第１配線層上に第１オフセッ
ト絶縁膜、第１誘電膜、第２オフセット絶縁膜、第２誘
電膜および第３オフセット絶縁膜の順に積層し、層間絶
縁膜を形成する工程と、接続孔形成部分の前記第３オフ
セット絶縁膜を除去する工程と、前記第３オフセット絶
縁膜をマスクとして前記第２誘電膜をエッチングし、接
続孔形成部分の前記第２誘電膜を除去する工程と、前記
第２誘電膜をマスクとして前記第２オフセット絶縁膜を
エッチングし、接続孔形成部分の前記第２オフセット絶
縁膜を除去する工程と、前記接続孔形成部分を含む、配
線溝形成部分の前記第３オフセット絶縁膜を除去する工
程と、前記第３オフセット絶縁膜をマスクとして前記第
２誘電膜をエッチングしながら、前記第２オフセット絶
縁膜をマスクとして前記第１誘電膜をエッチングするこ
とにより、前記第２誘電膜に配線溝を形成し、かつ、接
続孔形成部分の前記第１誘電膜を除去する工程と、前記
第１誘電膜をマスクとして前記第１オフセット絶縁膜を
エッチングし、前記第１配線層の表面に達する接続孔を
形成する工程と、前記配線溝および前記接続孔の内部を
被覆するように、第１金属層からなる下部電極を形成す
る工程と、前記下部電極の表面に前記第１および第２誘
電膜よりも高誘電率であるキャパシタ絶縁膜を形成する
工程と、前記キャパシタ絶縁膜の表面に第２金属層から
なる上部電極を形成する工程と、前記上部電極の表面、
かつ前記配線溝および前記接続孔の内部に第２配線層を
形成する工程とを有することを特徴とする。

【００２７】本発明の半導体装置の製造方法は、好適に
は、前記第２配線層を形成する工程は、前記配線溝およ
び前記接続孔の内部および前記層間絶縁膜上に、導電体
層を形成する工程と、前記導電体層に化学的機械研磨を
行い、前記配線溝および前記接続孔の内部に前記導電体
層を残して、前記層間絶縁膜上の前記導電体層を除去す
る工程とを有することを特徴とする。

【００２８】本発明の半導体装置の製造方法は、好適に
は、前記上部電極を形成後、前記第２配線層を形成する
前に、前記下部電極、前記キャパシタ絶縁膜および前記
上部電極からなるキャパシタと隔てられた位置の前記層
間絶縁膜に再度エッチングを行って、第２配線溝および
第２接続孔を形成する工程を有し、前記第２配線層を形
成する工程において、前記第２配線溝および第２接続孔
の内部にも配線層を形成することを特徴とする。

【００２９】本発明の半導体装置の製造方法は、好適に
は、前記第２配線溝および第２接続孔を形成後、前記第
２配線層を形成する前に、前記上部電極の表面および前
記第２配線溝および第２接続孔の内部に、同一の導電材
料からなる層を成膜し、前記第２配線溝および第２接続
孔の内部にバリアメタル層を形成する工程を有すること
を特徴とする。

【００３０】上記の本発明の半導体装置の製造方法によ
れば、一方の配線層をキャパシタの下部電極とし、他方
の配線層をキャパシタの上部電極として、２つの配線層
間にキャパシタを形成することができる。したがって、
キャパシタを有するメモリセルの占有面積を縮小するこ
とが可能となる。また、本発明の半導体装置の製造方法
によれば、キャパシタを形成するプロセスと、デュアル
ダマシン構造の配線を形成するプロセスを、一部共有化
させることができるため、例えば、デュアルダマシン構
造のキャパシタをメモリ部に形成し、デュアルダマシン
構造の配線をロジック部に形成する場合に、製造コスト
を低減することが可能となる。

【００３１】

【発明の実施の形態】以下に、本発明の半導体装置およ
びその製造方法の実施の形態について、図面を参照して
説明する。 （実施形態１）図１は本実施形態の半導体装置のキャパ
シタ部分を表す断面図である。図１に示すように、半導
体基板等の下地（不図示）の表面に、例えばＣｕからな
る第１配線層１が形成されている。その上層に例えばＴ
ａＮからなり、一部がキャパシタの下部電極となる第１
金属層２ａが形成されている。第１金属層２ａの上層
に、第１オフセット絶縁膜としてのシリコン窒化膜３
と、例えばポリアリールエーテル系樹脂からなりオフセ
ット絶縁膜とはエッチング速度の異なる第１低誘電率膜
４と、第２オフセット絶縁膜としてのシリコン酸化膜５
と、例えばポリアリールエーテル系樹脂からなりオフセ
ット絶縁膜とはエッチング速度の異なる第２低誘電率膜
６と、第３オフセット絶縁膜としてのシリコン酸化膜７
との計５層の積層膜からなる層間絶縁膜が形成されてい
る。

【００３２】上記の層間絶縁膜に配線溝８と、その下部
の接続孔９とからなるデュアルダマシン構造が形成さ
れ、接続孔９底部の第１金属層２ａがキャパシタの下部
電極となる。配線溝８および接続孔９の内部を被覆する
ように、例えばシリコン窒化膜などの誘電膜からなるキ
ャパシタ絶縁膜１０が形成されている。その表面に、例
えばＴａＮからなり、キャパシタの上部電極となる第２
金属層１１が形成されている。さらにその表面に、配線
溝８および接続孔９を埋め込むように、例えばＣｕから
なる第２配線層１２が形成されている。

【００３３】キャパシタの下部電極である第１金属層２
ａは第１配線層１に、上部電極である第２金属層１１は
第２配線層１２に、それぞれ電気的に接続されている。
上記の本実施形態の半導体装置によれば、２つの配線層
間にキャパシタが形成され、一方の配線層をキャパシタ
の下部電極として、他方の配線層をキャパシタの上部電
極として用いることができるため、キャパシタを有する
メモリセルの占有面積を縮小することが可能となる。

【００３４】（実施形態２）図２は本実施形態の半導体
装置のキャパシタ部分を表す断面図である。図２に示す
ように、半導体基板等の下地（不図示）の表面に、例え
ばＣｕからなる第１配線層１が形成されている。その上
層に第１オフセット絶縁膜としてのシリコン窒化膜３
と、例えばポリアリールエーテル系樹脂からなりオフセ
ット絶縁膜とはエッチング速度の異なる第１低誘電率膜
４と、第２オフセット絶縁膜としてのシリコン酸化膜５
と、例えばポリアリールエーテル系樹脂からなりオフセ
ット絶縁膜とはエッチング速度の異なる第２低誘電率膜
６と、第３オフセット絶縁膜としてのシリコン酸化膜７
との計５層の積層膜からなる層間絶縁膜が形成されてい
る。

【００３５】上記の層間絶縁膜に配線溝８と、その下部
の接続孔９とからなるデュアルダマシン構造が形成され
ている。配線溝８および接続孔９の内部を被覆するよう
に、例えばＴａＮからなり、キャパシタの下部電極とな
る第１金属層２ｂが形成されている。その表面に、例え
ばシリコン窒化膜などの誘電膜からなるキャパシタ絶縁
膜１０が形成され、さらにその表面に、例えばＴａＮか
らなり、キャパシタの上部電極となる第２金属層１１が
形成されている。第２金属層１１ａの表面に、配線溝８
および接続孔９を埋め込むように、例えばＣｕからなる
第２配線層１２が形成されている。

【００３６】キャパシタの下部電極である第１金属層２
ｂは第１配線層１に、上部電極である第２金属層１１は
第２配線層１２に、それぞれ電気的に接続されている。
上記の本実施形態の半導体装置によれば、２つの配線層
間にキャパシタが形成され、一方の配線層をキャパシタ
の下部電極として、他方の配線層をキャパシタの上部電
極として用いることができるため、キャパシタを有する
メモリセルの占有面積を縮小することが可能となる。

【００３７】（実施形態３）図３は本実施形態の半導体
装置のキャパシタ部分を表す断面図である。図３に示す
ように、半導体基板等の下地（不図示）の表面に、例え
ばＣｕからなる第１の配線層１が形成されている。その
上層に例えばＴａＮからなり、一部がキャパシタの下部
電極となる第１金属層２ａが形成されている。第１金属
層２ａの上層に、第１オフセット絶縁膜としてのシリコ
ン窒化膜３と、例えばポリアリールエーテル系樹脂から
なりオフセット絶縁膜とはエッチング速度の異なる第１
低誘電率膜４と、第２オフセット絶縁膜としてのシリコ
ン酸化膜５と、例えばポリアリールエーテル系樹脂から
なりオフセット絶縁膜とはエッチング速度の異なる第２
低誘電率膜６と、第３オフセット絶縁膜としてのシリコ
ン酸化膜７との計５層の積層膜からなる層間絶縁膜が形
成されている。

【００３８】上記の層間絶縁膜に配線溝８と、その下部
の接続孔９とからなるデュアルダマシン構造が形成され
ている。配線溝８および接続孔９の側壁を被覆し、接続
孔９底部の第１金属層２ａに接続するように、例えばＴ
ａＮからなる第３金属層１３が形成されている。第３金
属層１３は接続孔９底部の第１金属層２ａとともに、キ
ャパシタの下部電極となる。第３金属層１３および接続
孔９底部の第１金属層２ａを被覆するように、例えばシ
リコン窒化膜などの誘電膜からなるキャパシタ絶縁膜１
０が形成されている。その表面に、例えばＴａＮからな
り、キャパシタの上部電極となる第２金属層１１が形成
されている。さらにその表面に、配線溝８および接続孔
９を埋め込むように、例えばＣｕからなる第２配線層１
２が形成されている。

【００３９】キャパシタの下部電極である第１金属層２
ａおよび第３金属層１３は第１配線層１に、上部電極で
ある第２金属層１１は第２配線層１２に、それぞれ電気
的に接続されている。上記の本実施形態の半導体装置に
よれば、２つの配線層間にキャパシタが形成され、一方
の配線層をキャパシタの下部電極として、他方の配線層
をキャパシタの上部電極として用いることができるた
め、キャパシタを有するメモリセルの占有面積を縮小す
ることが可能となる。

【００４０】（実施形態４）次に、上記の実施形態１に
示す半導体装置の製造方法について説明する。まず、図
４（ａ）に示すように、例えば半導体回路等が形成され
た下地の半導体基板（不図示）の表面に、例えばＣｕの
スパッタリングにより第１配線層１を形成する。その上
層に、例えばＴａＮのスパッタリングにより第１金属層
２ａを形成する。第１金属層２ａは一部がキャパシタの
下部電極となるだけでなく、第１配線層１を構成する材
料が層間膜に拡散するのを防止するバリアメタルとして
も作用する。

【００４１】第１金属層２ａの上層に、例えば化学気相
成長（ＣＶＤ）により第１オフセット絶縁膜としてのシ
リコン窒化膜３を例えば膜厚５０ｎｍで形成する。その
上層に、例えばポリアリールエーテル系の有機膜からな
りオフセット絶縁膜とはエッチング速度の異なる第１低
誘電率膜４を、例えば膜厚３００ｎｍで形成する。その
上層に、例えばＣＶＤにより第２オフセット絶縁膜とし
てのシリコン酸化膜５を例えば膜厚５０ｎｍで形成す
る。シリコン酸化膜５の上層に、例えばポリアリールエ
ーテル系の有機膜からなりオフセット絶縁膜とはエッチ
ング速度の異なる第２低誘電率膜６を、例えば膜厚３０
０ｎｍで形成する。その上層に、例えばＣＶＤにより第
３オフセット絶縁膜としてのシリコン酸化膜７を例えば
膜厚１００ｎｍで形成する。これにより、デュアルダマ
シン構造とするための５層の層間絶縁膜が形成される。

【００４２】次に、図４（ｂ）に示すように、シリコン
酸化膜７の上層に例えばＣＶＤにより、エッチングマス
クとなるシリコン窒化膜１４を例えば膜厚１００ｎｍで
形成する。シリコン窒化膜１４の上層にフォトレジスト
１５を塗布し、フォトリソグラフィーにより配線溝８部
分のフォトレジスト１５を除去する。続いて、図５
（ａ）に示すように、フォトレジスト１５をマスクとし
てドライエッチングを行い、配線溝８部分のシリコン窒
化膜１４を除去する。その後、フォトレジスト１５を除
去する。

【００４３】次に、図５（ｂ）に示すように、再びフォ
トレジスト１６を塗布し、フォトリソグラフィーにより
接続孔９部分のフォトレジスト１６を除去する。続い
て、図６（ａ）に示すように、フォトレジスト１６をマ
スクとしてドライエッチングを行い、接続孔９部分のシ
リコン酸化膜７を除去する。さらに、図６（ｂ）に示す
ように、ドライエッチングにより接続孔９部分の第２低
誘電率膜６を除去する。このエッチング工程において、
フォトレジスト１６も除去される。

【００４４】次に、図７（ａ）に示すように、シリコン
窒化膜１４をマスクとしてシリコン酸化膜７にドライエ
ッチングを行い、配線溝８部分のシリコン酸化膜７を除
去する。このエッチング工程において、接続孔９部分の
シリコン酸化膜５も除去される。続いて、図７（ｂ）に
示すように、シリコン酸化膜７およびシリコン酸化膜５
をマスクとして、第１低誘電率膜４および第２低誘電率
膜６にエッチングを行う。このエッチング工程におい
て、第２低誘電率膜６に配線溝８が、第１低誘電率膜４
に接続孔９がそれぞれ形成される。その後、図８（ａ）
に示すように、接続孔９底部のシリコン窒化膜３をドラ
イエッチングにより除去する。これにより、接続孔９底
部に第１金属層２ａが露出する。また、このエッチング
工程においてシリコン窒化膜１４も除去される。

【００４５】次に、上記のデュアルダマシンプロセスに
よって形成された配線溝８および接続孔９に、キャパシ
タを形成する。図８（ｂ）に示すように、配線溝８およ
び接続孔９の内壁にキャパシタ絶縁膜１０としてシリコ
ン窒化膜を、例えばＣＶＤにより膜厚３０ｎｍで形成す
る。続いて、キャパシタ絶縁膜１０の上層に、例えばＴ
ａＮのスパッタリングにより第２金属層１１を形成す
る。第２金属層１１はキャパシタの上部電極となるだけ
でなく、第２配線層１２を構成する材料が層間絶縁膜に
拡散するのを防止するバリアメタルとしても作用する。

【００４６】さらに、例えばＣｕの電解めっきにより、
配線溝８および接続孔９を埋め込む膜厚２〜５μｍ程度
のＣｕ層１２ａを形成する。その後、Ｃｕ層１２ａの表
面に化学的機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ Ｍｅ
ｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を行うことに
より、図１に示すように、第２配線層１２を形成する。
以上の工程により、図１に示すキャパシタが得られる。

【００４７】上記の本実施形態の半導体装置の製造方法
によれば、一方の配線層をキャパシタの下部電極とし、
他方の配線層をキャパシタの上部電極として、２つの配
線層間にキャパシタを形成することができる。したがっ
て、キャパシタを有するメモリセルの占有面積を縮小す
ることが可能となる。

【００４８】（実施形態５）次に、上記の実施形態１に
示す半導体装置のキャパシタを、デュアルダマシンプロ
セスによる配線加工との整合性をとりながら形成する方
法について説明する。図９（ａ）に、本実施形態の半導
体装置の製造方法により形成されるキャパシタおよび配
線の断面図を示す。キャパシタ部分Ａの第２配線層１２
と配線部分Ｂの第２配線層１２は同一の導電材料からな
る。また、キャパシタ部分Ａの上部電極表層のＴａＮ層
１８と配線部分Ｂのバリアメタル層であるＴａＮ層１８
は同一の導電材料からなる。

【００４９】本実施形態の半導体装置の製造方法によれ
ば、まず、図９（ｂ）に示すように、下地の半導体基板
（不図示）表面のキャパシタ部分Ａと、配線溝および接
続孔からなるデュアルダマシン構造の配線部分Ｂに、例
えばＣｕのスパッタリングにより第１配線層１を形成す
る。その上層に、例えばＴａＮのスパッタリングにより
第１金属層２ａを形成する。第１金属層２ａはキャパシ
タの下部電極となるだけでなく、第１配線層１を構成す
る材料が層間膜に拡散するのを防止するバリアメタルと
しても作用する。

【００５０】第１金属層２ａの上層に、例えばＣＶＤに
より第１オフセット絶縁膜としてのシリコン窒化膜３
を、例えば膜厚５０ｎｍで形成する。その上層に、例え
ばポリアリールエーテル系の有機膜からなりオフセット
絶縁膜とはエッチング速度の異なる第１低誘電率膜４
を、例えば膜厚３００ｎｍで形成する。その上層に、例
えばＣＶＤにより第２オフセット絶縁膜としてのシリコ
ン酸化膜５を例えば膜厚５０ｎｍで形成する。シリコン
酸化膜５の上層に、例えばポリアリールエーテル系の有
機膜からなりオフセット絶縁膜とはエッチング速度の異
なる第２低誘電率膜６を、例えば膜厚３００ｎｍで形成
する。その上層に、例えばＣＶＤにより第３オフセット
絶縁膜としてのシリコン酸化膜７を例えば膜厚１００ｎ
ｍで形成する。これにより、デュアルダマシン構造とす
るための５層の層間絶縁膜が形成される。

【００５１】次に、図９（ｃ）に示すように、キャパシ
タ部分Ａの層間絶縁膜にデュアルダマシン構造の配線溝
８ａおよび接続孔９ａを形成する。この工程は、実施形
態４の図４（ｂ）〜図８（ａ）に示す工程と同様のデュ
アルダマシンプロセスに従って行う。続いて、配線溝８
ａと接続孔９ａの内部およびシリコン酸化膜７上に、誘
電膜として例えばシリコン窒化膜からなるキャパシタ絶
縁膜１０を、例えばＣＶＤにより膜厚３０ｎｍで形成す
る。さらに、キャパシタ絶縁膜１０の上層に、例えばＴ
ａＮのスパッタリングにより第２金属層１１を形成す
る。第２金属層１１はキャパシタの上部電極となるだけ
でなく、第２配線層１２を構成する材料が層間絶縁膜に
拡散するのを防止するバリアメタルとしても作用する。

【００５２】次に、図１０（ａ）に示すように、キャパ
シタ部分Ａを被覆するフォトレジスト１７を形成する。
フォトレジスト１７をマスクとしてドライエッチングを
行い、キャパシタ部分Ａ以外の第２金属層１１およびキ
ャパシタ絶縁膜１０を除去する。これにより配線部分Ｂ
は、シリコン酸化膜７が露出した状態となる。その後、
フォトレジスト１７を除去する。次に、図１０（ｂ）に
示すように、キャパシタ部分Ａが第２金属層１１によっ
て被覆された状態で、配線部分Ｂにデュアルダマシンプ
ロセスを行い、配線溝８ｂおよび接続孔９ｂを形成す
る。この工程は、実施形態４の図４（ｂ）〜図８（ａ）
に示す工程と同様のデュアルダマシンプロセスに従って
行う。

【００５３】あるいは、上記のようにフォトレジスト１
７をマスクとしてキャパシタ部分Ａにのみ第２金属層１
１を残し、配線部分Ｂに例えばシリコン窒化膜をエッチ
ングマスクとしたデュアルダマシンプロセスを行うかわ
りに、第２金属層１１をエッチングマスクとして配線部
分Ｂにデュアルダマシンプロセスを行うこともできる。
すなわち、実施形態４の図４（ｂ）〜図７（ｂ）に示す
工程において、シリコン窒化膜１４を第２金属層１１に
変更してもよい。

【００５４】次に、図１０（ｃ）に示すように、配線溝
８ａおよび接続孔９ａ内部のキャパシタ絶縁膜１０の表
面と、配線溝８ｂおよび接続孔９ｂの内部と、第２金属
層１１およびシリコン酸化膜７の上部とに、例えばＴａ
ＮをスパッタリングしてＴａＮ層１８を形成する。Ｔａ
Ｎ層１８は、キャパシタ部分Ａにおいて第２金属層１１
上に積層される。また、ＴａＮ層１８は配線部分Ｂにお
いて、配線溝８ｂおよび接続孔９ｂの内部の第２配線層
１２を構成する材料が、層間絶縁膜に拡散するのを防止
するバリアメタルとしても作用する。

【００５５】さらに、例えばＣｕの電解めっきにより、
配線溝８ａ、８ｂおよび接続孔９ａ、９ｂを埋め込む膜
厚２〜５μｍ程度のＣｕ層１２ａを形成する。その後、
Ｃｕ層１２ａの表面にＣＭＰを行うことにより、図９
（ａ）に示すように、第２配線層１２を形成する。以上
の工程により、図９（ａ）に示すキャパシタとデュアル
ダマシン構造の配線が得られる。

【００５６】上記の本実施形態の半導体装置の製造方法
によれば、デュアルダマシンプロセスによる配線形成と
一部のプロセスを共有化させて、２つの配線層間にキャ
パシタを形成することが可能となる。デュアルダマシン
構造のキャパシタを形成するプロセスを、配線加工のデ
ュアルダマシンプロセスに単純に追加した場合には、例
えば、キャパシタの上部電極に接続する配線層を形成し
た後、キャパシタ部分をフォトレジスト等により被覆し
て、再度、配線部分にデュアルダマシンプロセスを行う
ことになる。それに対し、本実施形態の半導体装置の製
造方法は、キャパシタ部分と配線部分とのプロセスの整
合性がとれるため、半導体装置の製造コストを低減する
ことが可能となる。

【００５７】（実施形態６）次に、上記の実施形態２に
示す半導体装置のキャパシタを、デュアルダマシンプロ
セスによる配線加工との整合性をとりながら形成する方
法について説明する。図１１（ａ）に、本実施形態の半
導体装置の製造方法により形成されるキャパシタおよび
配線の断面図を示す。キャパシタ部分Ａの第２配線層１
２と配線部分Ｂの第２配線層１２は同一の導電材料から
なる。また、キャパシタ部分Ａの上部電極表層のＴａＮ
層１８と配線部分Ｂのバリアメタル層であるＴａＮ層１
８は同一の導電材料からなる。

【００５８】本実施形態の半導体装置の製造方法によれ
ば、まず、図１１（ｂ）に示すように、下地の半導体基
板（不図示）表面のキャパシタ部分Ａと、配線溝および
接続孔からなるデュアルダマシン構造の配線部分Ｂに、
例えばＣｕのスパッタリングにより第１配線層１を形成
する。その上層に、例えばＣＶＤにより第１オフセット
絶縁膜としてのシリコン窒化膜３を、例えば膜厚５０ｎ
ｍで形成する。シリコン窒化膜３の上層に、例えばポリ
アリールエーテル系の有機膜からなりオフセット絶縁膜
とはエッチング速度の異なる第１低誘電率膜４を、例え
ば膜厚３００ｎｍで形成する。その上層に、例えばＣＶ
Ｄにより第２オフセット絶縁膜としてのシリコン酸化膜
５を例えば膜厚５０ｎｍで形成する。シリコン酸化膜５
の上層に、例えばポリアリールエーテル系の有機膜から
なりオフセット絶縁膜とはエッチング速度の異なる第２
低誘電率膜６を、例えば膜厚３００ｎｍで形成する。そ
の上層に、例えばＣＶＤにより第３オフセット絶縁膜と
してのシリコン酸化膜７を例えば膜厚１００ｎｍで形成
する。これにより、デュアルダマシン構造とするための
５層の層間絶縁膜が形成される。

【００５９】次に、図１１（ｃ）に示すように、キャパ
シタ部分Ａの層間絶縁膜にデュアルダマシン構造の配線
溝８ａおよび接続孔９ａを形成する。この工程は、実施
形態４の図４（ｂ）〜図８（ａ）に示す工程と同様のデ
ュアルダマシンプロセスに従って行う。続いて、配線溝
８ａと接続孔９ａの内部およびシリコン酸化膜７上に、
例えばＴａＮのスパッタリングにより第１金属層２ｂを
形成する。第１金属層２ｂはキャパシタの下部電極とな
るだけでなく、第１配線層１を構成する材料が層間絶縁
膜に拡散するのを防止するバリアメタルとしても作用す
る。

【００６０】次に、図１２（ａ）に示すように、配線溝
８ａと接続孔９ａの内部およびシリコン酸化膜７上に、
誘電膜として例えばシリコン窒化膜からなるキャパシタ
絶縁膜１０を、例えばプラズマＣＶＤにより膜厚３０ｎ
ｍで形成する。続いて、図１２（ｂ）に示すように、キ
ャパシタ絶縁膜１０の上層に、例えばＴａＮのスパッタ
リングにより第２金属層１１を形成する。第２金属層１
１はキャパシタ絶縁膜１０によって第１金属層２ｂから
電気的に絶縁される。第２金属層１１はキャパシタの上
部電極となるだけでなく、第２配線層１２を構成する材
料が層間絶縁膜に拡散するのを防止するバリアメタルと
しても作用する。

【００６１】次に、図１２（ｃ）に示すように、キャパ
シタ部分Ａを被覆するフォトレジスト１７を形成する。
フォトレジスト１７をマスクとしてドライエッチングを
行い、キャパシタ部分Ａ以外の第２金属層１１、キャパ
シタ絶縁膜１０および第１金属層２ｂを除去する。これ
により配線部分Ｂは、シリコン酸化膜７が露出した状態
となる。その後、フォトレジスト１７を除去する。

【００６２】次に、図１３（ａ）に示すように、キャパ
シタ部分Ａが第２金属層１１によって被覆された状態
で、配線部分Ｂにデュアルダマシンプロセスを行い、配
線溝８ｂおよび接続孔９ｂを形成する。この工程は、実
施形態４の図４（ｂ）〜図８（ａ）に示す工程と同様の
デュアルダマシンプロセスに従って行う。

【００６３】あるいは、上記のようにフォトレジスト１
７をマスクとしてキャパシタ部分Ａにのみ第２金属層１
１を残し、配線部分Ｂに例えばシリコン窒化膜をエッチ
ングマスクとしたデュアルダマシンプロセスを行うかわ
りに、第２金属層１１をエッチングマスクとして配線部
分Ｂにデュアルダマシンプロセスを行うこともできる。
すなわち、実施形態４の図４（ｂ）〜図７（ｂ）に示す
工程において、シリコン窒化膜１４を第２金属層１１に
変更してもよい。

【００６４】次に、図１３（ｂ）に示すように、配線溝
８ａおよび接続孔９ａ内部のキャパシタ絶縁膜１０の表
面と、配線溝８ｂおよび接続孔９ｂの内部と、第２金属
層１１およびシリコン酸化膜７の上部とに、例えばＴａ
ＮをスパッタリングしてＴａＮ層１８を形成する。Ｔａ
Ｎ層１８は、キャパシタ部分Ａにおいて第２金属層１１
上に積層される。また、ＴａＮ層１８は配線部分Ｂにお
いて、配線溝８ｂおよび接続孔９ｂの内部の第２配線層
１２を構成する材料が、層間絶縁膜に拡散するのを防止
するバリアメタルとしても作用する。

【００６５】次に、図１３（ｃ）に示すように、例えば
Ｃｕの電解めっきにより、配線溝８ａ、８ｂおよび接続
孔９ａ、９ｂを埋め込む膜厚２〜５μｍ程度のＣｕ層１
２ａを形成する。その後、Ｃｕ層１２ａの表面にＣＭＰ
を行うことにより、図１１（ａ）に示すように、第２配
線層１２を形成する。以上の工程により、図１１（ａ）
に示すキャパシタとデュアルダマシン構造の配線が得ら
れる。

【００６６】上記の本実施形態の半導体装置の製造方法
によれば、デュアルダマシンプロセスによる配線形成と
一部のプロセスを共有化させて、２つの配線層間にキャ
パシタを形成することが可能となる。デュアルダマシン
構造のキャパシタを形成するプロセスを、配線加工のデ
ュアルダマシンプロセスに単純に追加した場合には、例
えば、キャパシタの上部電極に接続する配線層を形成し
た後、キャパシタ部分をフォトレジスト等により被覆し
て、再度、配線部分にデュアルダマシンプロセスを行う
ことになる。それに対し、本実施形態の半導体装置の製
造方法は、キャパシタ部分と配線部分とのプロセスの整
合性がとれるため、半導体装置の製造コストを低減する
ことが可能となる。

【００６７】（実施形態７）次に、上記の実施形態３に
示す半導体装置のキャパシタを、デュアルダマシンプロ
セスによる配線加工との整合性をとりながら形成する方
法について説明する。図１４（ａ）に、本実施形態の半
導体装置の製造方法により形成されるキャパシタおよび
配線の断面図を示す。キャパシタ部分Ａの第２配線層１
２と配線部分Ｂの第２配線層１２は同一の導電材料から
なる。また、キャパシタ部分Ａの上部電極表層のＴａＮ
層１８と配線部分Ｂのバリアメタル層であるＴａＮ層１
８は同一の導電材料からなる。

【００６８】本実施形態の半導体装置の製造方法によれ
ば、まず、図１４（ｂ）に示すように、下地の半導体基
板（不図示）表面のキャパシタ部分Ａと、配線溝および
接続孔からなるデュアルダマシン構造の配線部分Ｂに、
例えばＣｕのスパッタリングにより第１配線層１を形成
する。その上層に、例えばＴａＮのスパッタリングによ
り第１金属層２ａを形成する。第１金属層２ａはキャパ
シタの下部電極の一部となるだけでなく、第１配線層１
を構成する材料が層間絶縁膜に拡散するのを防止するバ
リアメタルとしても作用する。

【００６９】第１金属層２ａの上層に、例えばＣＶＤに
よりオフセット絶縁膜としてのシリコン窒化膜３を、例
えば膜厚５０ｎｍで形成する。その上層に、例えばポリ
アリールエーテル系の有機膜からなりオフセット絶縁膜
とはエッチング速度の異なる第１低誘電率膜４を、例え
ば膜厚３００ｎｍで形成する。その上層に、例えばＣＶ
Ｄにより第２オフセット絶縁膜としてのシリコン酸化膜
５を例えば膜厚５０ｎｍで形成する。シリコン酸化膜５
の上層に、例えばポリアリールエーテル系の有機膜から
なりオフセット絶縁膜とはエッチング速度の異なる第２
低誘電率膜６を、例えば膜厚３００ｎｍで形成する。そ
の上層に、例えばＣＶＤにより第３オフセット絶縁膜と
してのシリコン酸化膜７を例えば膜厚１００ｎｍで形成
する。これにより、デュアルダマシン構造とするための
５層の層間絶縁膜が形成される。

【００７０】次に、図１４（ｃ）に示すように、キャパ
シタ部分Ａの層間絶縁膜にデュアルダマシン構造の配線
溝８ａおよび接続孔９ａを形成する。この工程は、実施
形態４の図４（ｂ）〜図８（ａ）に示す工程と同様のデ
ュアルダマシンプロセスに従って行う。続いて、配線溝
８ａと接続孔９ａの内部およびシリコン酸化膜７上に、
例えばＴａＮのスパッタリングにより第３金属層１３と
なるＴａＮ層１３ａを形成する。ＴａＮ層１３ａは、配
線溝８ａと接続孔９ａとの口径の差に基づいた、配線溝
８ａと接続孔９ａとの間の段差を解消するのに十分な膜
厚で形成する。配線溝８ａと接続孔９ａとの段差が例え
ば２０ｎｍの場合には、ＴａＮ層１３ａの膜厚を例えば
３０ｎｍとする。

【００７１】次に、図１５（ａ）に示すように、ＴａＮ
層１３ａにエッチバックを行い、配線溝８ａと接続孔９
ａの側壁のみにＴａＮ層１３ａを残す。このとき、第２
金属層１１の上端はシリコン酸化膜７の上端よりも低い
位置、すなわち配線溝８ａの上端より低い位置であって
もよいが、エッチバックを行う際に、特に配線溝８ａと
接続孔９ａとの段差部分において第２の金属層１１ｂが
分断されないようにする。これにより、接続孔９ａ底部
の第１金属層２ａに接続し、配線溝８ａおよび接続孔９
ａのサイドウォールとなる第３金属層１３が形成され
る。第１金属層２ａおよび第３金属層１３はキャパシタ
の下部電極となる。

【００７２】次に、図１５（ｂ）に示すように、誘電膜
として例えばシリコン窒化膜からなるキャパシタ絶縁膜
１０を、例えばＣＶＤにより膜厚３０ｎｍで形成する。
続いて、図１５（ｃ）に示すように、キャパシタ絶縁膜
１０の表面に、例えばＴａＮのスパッタリングにより第
２金属層１１を形成する。第２金属層１１はキャパシタ
絶縁膜１０によって第１金属層２ａおよび第３金属層１
３から電気的に絶縁される。第２金属層１１はキャパシ
タの上部電極となるだけでなく、第２配線層１２を構成
する材料が層間絶縁膜に拡散するのを防止するバリアメ
タルとしても作用する。

【００７３】次に、図１６（ａ）に示すように、キャパ
シタ部分Ａを被覆するフォトレジスト１７を形成する。
フォトレジスト１７をマスクとしてドライエッチングを
行い、キャパシタ部分Ａ以外の第２金属層１１およびキ
ャパシタ絶縁膜１０を除去する。これにより配線部分Ｂ
は、シリコン酸化膜７が露出した状態となる。

【００７４】次に、図１６（ｂ）に示すように、キャパ
シタ部分Ａが第２金属層１１によって被覆された状態
で、配線部分Ｂにデュアルダマシンプロセスを行い、配
線溝８ｂおよび接続孔９ｂを形成する。この工程は、実
施形態４の図４（ｂ）〜図８（ａ）に示す工程と同様の
デュアルダマシンプロセスに従って行う。

【００７５】あるいは、上記のようにフォトレジスト１
７をマスクとしてキャパシタ部分Ａにのみ第２金属層１
１を残し、配線部分Ｂに例えばシリコン窒化膜をエッチ
ングマスクとしたデュアルダマシンプロセスを行うかわ
りに、第２金属層１１をエッチングマスクとして配線部
分Ｂにデュアルダマシンプロセスを行うこともできる。
すなわち、実施形態４の図４（ｂ）〜図７（ｂ）に示す
工程において、シリコン窒化膜１４を第２金属層１１に
変更してもよい。

【００７６】次に、図１６（ｂ）に示すように、配線溝
８ａおよび接続孔９ａ内部のキャパシタ絶縁膜１０の表
面と、配線溝８ｂおよび接続孔９ｂの内部と、第２金属
層１１およびシリコン酸化膜７の上部とに、例えばＴａ
ＮをスパッタリングしてＴａＮ層１８を形成する。Ｔａ
Ｎ層１８は、キャパシタ部分Ａにおいて第２金属層１１
上に積層される。また、ＴａＮ層１８は配線部分Ｂにお
いて、配線溝８ｂおよび接続孔９ｂの内部の第２配線層
１２を構成する材料が、層間絶縁膜に拡散するのを防止
するバリアメタルとしても作用する。

【００７７】さらに、例えばＣｕの電解めっきにより、
配線溝８ａ、８ｂおよび接続孔９ａ、９ｂを埋め込む膜
厚２〜５μｍ程度のＣｕ層を形成し、Ｃｕ層の表面にＣ
ＭＰを行うことにより、図１４（ａ）に示すように、第
２配線層１２を形成する。以上の工程により、図１４
（ａ）に示すキャパシタとデュアルダマシン構造の配線
が得られる。

【００７８】上記の本実施形態の半導体装置の製造方法
によれば、デュアルダマシンプロセスによる配線形成と
一部のプロセスを共有化させて、２つの配線層間にキャ
パシタを形成することが可能となる。デュアルダマシン
構造のキャパシタを形成するプロセスを、配線加工のデ
ュアルダマシンプロセスに単純に追加した場合には、例
えば、キャパシタの上部電極に接続する配線層を形成し
た後、キャパシタ部分をフォトレジスト等により被覆し
て、再度、配線部分にデュアルダマシンプロセスを行う
ことになる。それに対し、本実施形態の半導体装置の製
造方法は、キャパシタ部分と配線部分とのプロセスの整
合性がとれるため、半導体装置の製造コストを低減する
ことが可能となる。

【００７９】本発明の半導体装置およびその製造方法の
実施形態は、上記の説明に限定されない。例えば、第１
〜第３金属層２ａ、２ｂ、１１、１３あるいはＴａＮ層
１８はＴｉ／ＴｉＮ積層膜やＷＮ層など、他の導電性材
料を用いた層に変更することができる。また、層間絶縁
膜の第１および第２低誘電率膜４、６は例えばシリコン
酸化膜など、他の誘電膜に変更することができる。キャ
パシタ絶縁膜１０はＴａ₂ Ｏ₅ やＹ₂ Ｏ₅ 等の金属酸化
物や、ＳＴＯ（ＳｒＴｉＯ₃ ）、ＢＴＯ（ＢａＴｉ
Ｏ₃ ）あるいはＢＳＴＯ（Ｂａ_1-x Ｓｒ_x ＴｉＯ₃ ）等
のペロブスカイト型酸化物などからなる高誘電膜材料を
用いた層に変更することもできる。また、上記の方法以
外でデュアルダマシン構造を形成してもよい。その他、
本発明の要旨を逸脱しない範囲で、種々の変更が可能で
ある。

【００８０】

【発明の効果】本発明の半導体装置によれば、２つの配
線層間にキャパシタが形成され、キャパシタを有するメ
モリセルの占有面積を縮小することが可能となる。本発
明の半導体装置の製造方法によれば、配線と共有化され
たプロセスで配線層間にキャパシタを形成し、半導体装
置の製造コストを低減することが可能となる。

【図面の簡単な説明】

【図１】本発明の実施形態１に係るキャパシタの断面図
である。

【図２】本発明の実施形態２に係るキャパシタの断面図
である。

【図３】本発明の実施形態３に係るキャパシタの断面図
である。

【図４】（ａ）および（ｂ）は本発明の実施形態４に係
るキャパシタの製造方法の製造工程を示す断面図であ
る。

【図５】（ａ）および（ｂ）は本発明の実施形態４に係
るキャパシタの製造方法の製造工程を示す断面図であ
る。

【図６】（ａ）および（ｂ）は本発明の実施形態４に係
るキャパシタの製造方法の製造工程を示す断面図であ
る。

【図７】（ａ）および（ｂ）は本発明の実施形態４に係
るキャパシタの製造方法の製造工程を示す断面図であ
る。

【図８】（ａ）および（ｂ）は本発明の実施形態４に係
るキャパシタの製造方法の製造工程を示す断面図であ
る。

【図９】（ａ）は本発明の実施形態５に係るキャパシタ
の製造方法により製造されるキャパシタの断面図であ
り、（ｂ）および（ｃ）は本発明の実施形態５に係るキ
ャパシタの製造方法の製造工程を示す断面図である。

【図１０】（ａ）〜（ｃ）は本発明の実施形態５に係る
キャパシタの製造方法の製造工程を示す断面図である。

【図１１】（ａ）は本発明の実施形態６に係るキャパシ
タの製造方法により製造されるキャパシタの断面図であ
り、（ｂ）および（ｃ）は本発明の実施形態６に係るキ
ャパシタの製造方法の製造工程を示す断面図である。

【図１２】（ａ）〜（ｃ）は本発明の実施形態６に係る
キャパシタの製造方法の製造工程を示す断面図である。

【図１３】（ａ）〜（ｃ）は本発明の実施形態６に係る
キャパシタの製造方法の製造工程を示す断面図である。

【図１４】（ａ）は本発明の実施形態７に係るキャパシ
タの製造方法により製造されるキャパシタの断面図であ
り、（ｂ）および（ｃ）は本発明の実施形態７に係るキ
ャパシタの製造方法の製造工程を示す断面図である。

【図１５】（ａ）〜（ｃ）は本発明の実施形態７に係る
キャパシタの製造方法の製造工程を示す断面図である。

【図１６】（ａ）および（ｂ）は本発明の実施形態７に
係るキャパシタの製造方法の製造工程を示す断面図であ
る。

【図１７】従来の半導体装置における、１トランジスタ
−１キャパシタ型のＤＲＡＭのメモリセルを表す回路図
である。

【図１８】本発明および従来の半導体装置における、２
トランジスタ−１キャパシタ型のゲインセルを表す回路
図である。

【符号の説明】

１…第１配線層、２ａ、２ｂ…第１金属層、３…シリコ
ン窒化膜（第１オフセット絶縁膜）、４…第１低誘電率
膜、５…シリコン酸化膜（第２オフセット絶縁膜）、６
…第２低誘電率膜、７…シリコン酸化膜（第３オフセッ
ト絶縁膜）、８、８ａ、８ｂ…配線溝、９、９ａ、９ｂ
…接続孔、１０…キャパシタ絶縁膜、１１…第２金属
層、１２…第２配線層、１２ａ…Ｃｕ層、１３…第３金
属層、１３ａ、１８…ＴａＮ層、１４…シリコン窒化
膜、１５、１６、１７…フォトレジスト。

フロントページの続き Ｆターム(参考） 5F033 HH11 HH32 JJ11 JJ32 KK11 KK32 MM02 MM05 MM12 MM13 NN06 NN07 PP15 PP27 QQ09 QQ11 QQ25 QQ28 QQ37 QQ48 RR04 RR06 RR21 SS11 VV10 VV16 XX34 5F083 AD31 AD69 GA09 GA25 JA02 JA06 JA13 JA19 JA37 JA39 JA40 JA56 JA58 KA17 PR06 PR07 PR40 PR47 PR48 PR52 ZA12

Claims (19)

【特許請求の範囲】
1. 【請求項１】半導体基板と、 前記半導体基板上に形成された第１配線層と、 前記第１配線層上の少なくとも一部に形成された、第１
   金属層からなる下部電極と、 前記第１配線層上に形成された、第１誘電膜およびその
   上層の第２誘電膜を有する層間絶縁膜と、 前記第１誘電膜上の前記層間絶縁膜に形成された配線溝
   と、 前記配線溝下部の少なくとも一部の前記層間絶縁膜に形
   成され、前記下部電極の表面に達する接続孔と、 前記配線溝および前記接続孔の内部を被覆し、前記第１
   および第２誘電膜よりも高誘電率であるキャパシタ絶縁
   膜と、 前記キャパシタ絶縁膜の表面に形成された第２金属層か
   らなる上部電極と、 前記上部電極の表面、かつ前記配線溝および前記接続孔
   の内部に形成された第２配線層とを有する半導体装置。
2. 【請求項２】前記第１金属層は前記配線溝および前記接
   続孔の内部を被覆するように形成され、 前記キャパシタ絶縁膜は前記第１金属層を介して前記配
   線溝および前記接続孔の内部を被覆するように形成され
   ている請求項１記載の半導体装置。
3. 【請求項３】前記配線溝および前記接続孔の側面を被覆
   し、下端が前記第１金属層に接続する第３金属層を有
   し、 前記下部電極は、前記接続孔底部の前記第１金属層およ
   び前記第３金属層からなり、 前記キャパシタ絶縁膜は前記第３金属層を介して前記配
   線溝および前記接続孔の内部を被覆するように形成され
   ている請求項１記載の半導体装置。
4. 【請求項４】前記第３金属層の上端は、前記層間絶縁膜
   の上端よりも低い位置にある請求項４記載の半導体装
   置。
5. 【請求項５】前記半導体基板に、ビット線と記憶ノード
   との間に接続された書き込みトランジスタと、 電源電圧の供給線とビット線との間に接続され、制御電
   極が前記記憶ノードに接続された読み出しトランジスタ
   とを有し、 前記下部電極、前記キャパシタ絶縁膜および前記上部電
   極からなるキャパシタは、前記記憶ノードとワード線と
   の間に接続され、 前記書き込みトランジスタ、前記読み出しトランジスタ
   および前記キャパシタをメモリセル内に有する請求項１
   記載の半導体装置。
6. 【請求項６】前記メモリセルを含むメモリ部と、論理回
   路が形成されたロジック部とを有し、 前記ロジック部において、前記第２オフセット絶縁膜上
   の前記層間絶縁膜に形成された配線溝と、前記配線溝下
   部の前記層間絶縁膜に形成され、前記下部電極の表面に
   達する接続孔と、前記配線溝および前記接続孔の内部に
   形成されたロジック部配線層とを有し、 前記第２配線層は、前記ロジック部配線層と同一の導電
   材料からなる請求項５記載の半導体装置。
7. 【請求項７】前記ロジック部配線層は、前記配線溝およ
   び前記接続孔の内部にバリアメタル層を介して形成さ
   れ、 前記バリアメタル層は前記上部電極の表層部分と同一の
   導電材料からなる請求項６記載の半導体装置。
8. 【請求項８】前記層間絶縁膜は、互いにエッチング速度
   の異なる誘電膜とオフセット絶縁膜とが、前記第１配線
   層上に第１オフセット絶縁膜、前記第１誘電膜、第２オ
   フセット絶縁膜、前記第２誘電膜および第３オフセット
   絶縁膜の順に積層された多層膜である請求項１記載の半
   導体装置。
9. 【請求項９】半導体基板上に第１配線層を形成する工程
   と、 前記第１配線層上に、下部電極を含む第１金属層を形成
   する工程と、 互いにエッチング速度の異なる誘電膜とオフセット絶縁
   膜とを、前記第１金属層上に第１オフセット絶縁膜、第
   １誘電膜、第２オフセット絶縁膜、第２誘電膜および第
   ３オフセット絶縁膜の順に積層し、層間絶縁膜を形成す
   る工程と、 接続孔形成部分の前記第３オフセット絶縁膜を除去する
   工程と、 前記第３オフセット絶縁膜をマスクとして前記第２誘電
   膜をエッチングし、接続孔形成部分の前記第２誘電膜を
   除去する工程と、 前記第２誘電膜をマスクとして前記第２オフセット絶縁
   膜をエッチングし、接続孔形成部分の前記第２オフセッ
   ト絶縁膜を除去する工程と、 前記接続孔形成部分を含む、配線溝形成部分の前記第３
   オフセット絶縁膜を除去する工程と、 前記第３オフセット絶縁膜をマスクとして前記第２誘電
   膜をエッチングしながら、前記第２オフセット絶縁膜を
   マスクとして前記第１誘電膜をエッチングすることによ
   り、前記第２誘電膜に配線溝を形成し、かつ、接続孔形
   成部分の前記第１誘電膜を除去する工程と、 前記第１誘電膜をマスクとして前記第１オフセット絶縁
   膜をエッチングし、前記下部電極の表面に達する接続孔
   を形成する工程と、 前記配線溝および前記接続孔の内部を被覆するように、
   前記第１および第２誘電膜よりも高誘電率であるキャパ
   シタ絶縁膜を形成する工程と、 前記キャパシタ絶縁膜の表面に第２金属層からなる上部
   電極を形成する工程と、 前記上部電極の表面、かつ前記配線溝および前記接続孔
   の内部に第２配線層を形成する工程とを有する半導体装
   置の製造方法。
10. 【請求項１０】前記層間絶縁膜に前記配線溝および前記
    接続孔を形成後、前記配線溝および前記接続孔の側面を
    被覆し、下端が前記第１金属層に接続する第３金属層を
    形成する工程を有し、 前記キャパシタ絶縁膜を形成する工程は、前記配線溝お
    よび前記接続孔の内部に前記第３金属層を介して前記キ
    ャパシタ絶縁膜を形成する工程である請求項９記載の半
    導体装置の製造方法。
11. 【請求項１１】前記第３金属層を形成する工程は、前記
    配線溝および前記接続孔の内部に金属膜を形成する工程
    と、 前記金属膜にエッチングを行い、前記配線溝および前記
    接続孔の側面に前記金属膜を残して、前記接続孔底部の
    前記金属膜を除去する工程とを有する請求項１０記載の
    半導体装置の製造方法。
12. 【請求項１２】前記金属膜にエッチングを行う工程にお
    いて、前記配線溝および前記接続孔の側面を被覆する前
    記金属膜の上端をエッチングし、第３金属層の上端を前
    記層間絶縁膜の上端よりも低い位置とする請求項１１記
    載の半導体装置の製造方法。
13. 【請求項１３】前記第２配線層を形成する工程は、前記
    配線溝および前記接続孔の内部および前記層間絶縁膜上
    に、導電体層を形成する工程と、 前記導電体層に化学的機械研磨を行い、前記配線溝およ
    び前記接続孔の内部に前記導電体層を残して、前記層間
    絶縁膜上の前記導電体層を除去する工程とを有する請求
    項９記載の半導体装置の製造方法。
14. 【請求項１４】前記上部電極を形成後、前記第２配線層
    を形成する前に、前記下部電極、前記キャパシタ絶縁膜
    および前記上部電極からなるキャパシタと隔てられた位
    置の前記層間絶縁膜に再度エッチングを行って、第２配
    線溝および第２接続孔を形成する工程を有し、 前記第２配線層を形成する工程において、前記第２配線
    溝および第２接続孔の内部にも配線層を形成する請求項
    ９記載の半導体装置の製造方法。
15. 【請求項１５】前記第２配線溝および第２接続孔を形成
    後、前記第２配線層を形成する前に、前記上部電極の表
    面および前記第２配線溝および第２接続孔の内部に、同
    一の導電材料からなる層を成膜し、前記第２配線溝およ
    び第２接続孔の内部にバリアメタル層を形成する工程を
    有する請求項１４記載の半導体装置の製造方法。
16. 【請求項１６】半導体基板上に第１配線層を形成する工
    程と、 互いにエッチング速度の異なる誘電膜とオフセット絶縁
    膜とを、前記第１配線層上に第１オフセット絶縁膜、第
    １誘電膜、第２オフセット絶縁膜、第２誘電膜および第
    ３オフセット絶縁膜の順に積層し、層間絶縁膜を形成す
    る工程と、 接続孔形成部分の前記第３オフセット絶縁膜を除去する
    工程と、 前記第３オフセット絶縁膜をマスクとして前記第２誘電
    膜をエッチングし、接続孔形成部分の前記第２誘電膜を
    除去する工程と、 前記第２誘電膜をマスクとして前記第２オフセット絶縁
    膜をエッチングし、接続孔形成部分の前記第２オフセッ
    ト絶縁膜を除去する工程と、 前記接続孔形成部分を含む、配線溝形成部分の前記第３
    オフセット絶縁膜を除去する工程と、 前記第３オフセット絶縁膜をマスクとして前記第２誘電
    膜をエッチングしながら、前記第２オフセット絶縁膜を
    マスクとして前記第１誘電膜をエッチングすることによ
    り、前記第２誘電膜に配線溝を形成し、かつ、接続孔形
    成部分の前記第１誘電膜を除去する工程と、 前記第１誘電膜をマスクとして前記第１オフセット絶縁
    膜をエッチングし、前記第１配線層の表面に達する接続
    孔を形成する工程と、 前記配線溝および前記接続孔の内部を被覆するように、
    第１金属層からなる下部電極を形成する工程と、 前記下部電極の表面に前記第１および第２誘電膜よりも
    高誘電率であるキャパシタ絶縁膜を形成する工程と、 前記キャパシタ絶縁膜の表面に第２金属層からなる上部
    電極を形成する工程と、 前記上部電極の表面、かつ前記配線溝および前記接続孔
    の内部に第２配線層を形成する工程とを有する半導体装
    置の製造方法。
17. 【請求項１７】前記第２配線層を形成する工程は、前記
    配線溝および前記接続孔の内部および前記層間絶縁膜上
    に、導電体層を形成する工程と、 前記導電体層に化学的機械研磨を行い、前記配線溝およ
    び前記接続孔の内部に前記導電体層を残して、前記層間
    絶縁膜上の前記導電体層を除去する工程とを有する請求
    項１６記載の半導体装置の製造方法。
18. 【請求項１８】前記上部電極を形成後、前記第２配線層
    を形成する前に、前記下部電極、前記キャパシタ絶縁膜
    および前記上部電極からなるキャパシタと隔てられた位
    置の前記層間絶縁膜に再度エッチングを行って、第２配
    線溝および第２接続孔を形成する工程を有し、 前記第２配線層を形成する工程において、前記第２配線
    溝および第２接続孔の内部にも配線層を形成する請求項
    １６記載の半導体装置の製造方法。
19. 【請求項１９】前記第２配線溝および第２接続孔を形成
    後、前記第２配線層を形成する前に、前記上部電極の表
    面および前記第２配線溝および第２接続孔の内部に、同
    一の導電材料からなる層を成膜し、前記第２配線溝およ
    び第２接続孔の内部にバリアメタル層を形成する工程を
    有する請求項１８記載の半導体装置の製造方法。