JPH10173148A

JPH10173148A - 半導体記憶装置

Info

Publication number: JPH10173148A
Application number: JP8333372A
Authority: JP
Inventors: Hideyuki Matsuoka; 秀行松岡; Toshiaki Yamanaka; 俊明山中; Hideo Sunami; 英夫角南; Shinichiro Kimura; 紳一郎木村; Kiyoo Ito; 清男伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-12-13
Filing date: 1996-12-13
Publication date: 1998-06-26

Abstract

(57)【要約】【課題】ＤＲＡＭは、そのメモリセルの微細化と共
に、必要蓄積電荷を確保するための、蓄積容量部の高層
化が深刻な懸念事項になる。従来、用いられてきた王冠
型メモリセルでさえ、メモリセル部と周辺回路部との間
の段差が増大するため、加工は極めて困難になる。こう
した、高段差の問題を解決するセルとして、平坦化した
後に蓄積容量部となるトレンチを形成する平坦型DRAMが
提案されているが、トレンチの内側面を蓄積容量部とし
て用いるために、王冠型メモリセルに比べて、蓄積容量
部の高さが高くなる。この結果として、高アスペクト比
の穴加工やプラグの形成等が必要となり、加工が困難に
なる。また、高アスペクト比プラグによって、寄生抵抗
が増大するという危惧も生じる。【解決手段】本発明では、蓄積容量トレンチ内におい
て、キャパシタ絶縁膜を折り返し、キャパシタ絶縁膜の
面積を増大させる構造とした。【効果】蓄積容量トレンチの高さを低減できる。この
結果として、加工が容易になり、また寄生抵抗を減少す
ることもできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、微細であってかつ
蓄積容量が大きな半導体記憶装置に関する。特に、高集
積化に好適なダイナミックランダムアクセスメモリ（DR
AM）に関する。

【０００２】

【従来の技術】これまで、３年に４倍のペースで集積化
の向上を実現してきたダイナミックランダムアクセスメ
モリ（ＤＲＡＭ：Dynamic Random Access Memory)は、
近年のパーソナルコンピュータの爆発的な売上に牽引さ
れて、その需要はますます高まりつつある。既に、１６
メガビットの量産体制が整いつつあり、現在は、次世代
の微細加工技術である０．３５μｍを使用する６４メガ
ビットの量産化に向けた開発が進行している。さて、現
在までに採用されてきたメモリセルを振り返って見る
と、４メガビットのメモリセルから、キャパシタの一部
をスイッチ用トランジスタや素子分離酸化膜上に積み上
げた積層容量型のセルや、基板に深い孔を掘り、その側
壁をキャパシタに利用するトレンチ容量型のセル、が用
いられている。いずれのメモリセルにせよ、蓄積容量部
を立体構造とし、その側面を積極的に利用することによ
って、蓄積電荷量を確保することを特徴としている。こ
うした構造はメモリセルの微細化には極めて効果的であ
ったが、微細化と共に高く（あるいは深く）なる蓄積容
量部は、高段差加工や高アスペクト比加工を要求する
為、試作を益々困難なものとし、歩留の低下や製造コス
トの増大をもたらすことが危惧される。こうした問題を
解決するものとして提案されたものが、王冠型メモリセ
ルであり、これまでに数社がこのメモリセルを製品とし
て採用している。このセルの場合、中抜きの円柱の内部
と外部の側面を蓄積容量部に用いることによって、内側
だけを用いた場合のほぼ２倍の面積を用いることにな
り、高さを半分に低減できる。しかし、この王冠型のセ
ルでさえ、２５６メガビット以降になると、その高さが
1.5ミクロン以上になり、メモリアレー部と周辺回路部
との段差は極めて大きく、加工は不可能に近い。これ
は、蓄積容量部を形成した後に、層間絶縁膜を堆積して
配線形成を行う為に、メモリアレイ部と周辺回路部との
間の段差を平坦化できないことに起因している。一方、
トレンチキャパシタを、ビット線上方に形成する平坦型
DRAMはこうした段差の問題を解決する。即ち、平坦型DR
AMでは、ここでは詳細には触れないが、必要な蓄積容量
を確保するのに十分な高さの絶縁膜を先に平坦に堆積し
た後に、トレンチを掘り、その内部に蓄積容量を形成す
る。従って、このセルでは、メモリアレイ部と周辺回路
部との間に段差はほぼ完全に平坦化されており、高段差
加工の問題は無い。しかし、蓄積容量部としてトレンチ
内部の側面だけを用いる構造のために、王冠型のセルに
比べて、蓄積容量の高さが高くなるという問題がある。

【０００３】

【発明が解決しようとする課題】以上のように、平坦型
のDRAMにおいては、高段差加工の問題は生じないが、そ
の蓄積容量部の高さの為に高アスペクト比のコンタクト
ホールやプラグの加工が必要とされるという問題があ
る。本発明は、この課題を解決する為に、蓄積容量部の
高さを低減した平坦型の半導体記憶装置を提供すること
を目的としている。

【０００４】

【課題を解決するための手段】本発明の目的を達成する
ための手段を、平坦型DRAMの従来の蓄積容量部と比較し
ながら図１〜２を用いて説明する。図１は本発明による
蓄積容量部の断面図であり、図２は従来のそれである。
まず、従来構造を説明する。層間絶縁膜（１）内に形成
されたトレンチの底には蓄積容量部とスイッチングトラ
ンジスタの拡散層とを電気的につなぐプラグ（２）が形
成されている。このプラグ（２）とトレンチ内部を覆う
導電性膜（４）が電気的に接触し、蓄積容量部の下部電
極を形成している。下部電極（４）と上部電極（９）の
間に絶縁膜（５）が形成され電荷蓄積容量部となる。こ
の構造から明らかなように、蓄積容量はトレンチの内側
の側面積で決まる。一方、図１に示す本発明において
は、下部電極（６と７の２層膜）と上部電極（４、９と
１０の３層膜）の間の絶縁膜（５、５０１）がトレンチ
内部で折り返された形状になっている。この結果とし
て、下部電極の内部と外部の両方の側面部を蓄積容量部
として用いることが可能になり、必要な蓄積電荷を確保
するためのトレンチの高さを従来の蓄積容量部に比べ、
大幅に低減できる。具体的には、勿論電極（４や６や
７）の膜厚にもよるが、高さを半分近くにすることがで
きる。こうして、後の配線形成工程を容易にする。

【０００５】

【発明の実施の形態】

実施例１以下、本発明の実施例を、メモリセルの蓄積容量部の製
造工程をたどりながら詳細に説明する。尚、DRAMを形成
するMOSトランジスタ、データ線の形成等が終了した段
階から述べることにする。

【０００６】図３は平坦型DRAMにおけるメモリーアレイ
部の蓄積容量部となるトレンチの配列を示した上面図で
ある。各トレンチの短辺及び長辺の長さはそれぞれ、0.
15ミクロン、0.45ミクロンであった。以下、図３中のA-
A'における断面図を、図４から図１８に示す。まず、図
４に示したように、層間絶縁膜（１）内に、公知のドラ
イエッチ法を用いてトレンチ（３）を0.8ミクロンの深
さに掘り、蓄積容量下部電極とスイッチングトランジス
タの拡散層とをつなぐ金属プラグ（２）を露出させる。
ここではチタンナイトライドを用いた。勿論、このプラ
グはタングステンや不純物を高濃度にドープした多結晶
シリコンでも構わない。次に、図５に示したように、溝
側壁や底面のドライエッチ起因損傷を取り除いた後に、
公知のＣＶＤ(Chemical Vapor Deposition)法を用いて
不純物を高濃度で含む多結晶シリコン（４）を１５ｎｍ
の厚さで堆積する。尚、表面積を増大させる為に、凹凸
を形成したものも同時に実現した。多結晶シリコン以外
にも、タングステンや窒化チタン、さらには、後述する
ように、ＢＳＴやＰＺＴなどの高誘電体膜や強誘電体膜
に対応するために、白金なども使用した。続いて、公知
のドライエッチ法を用いて、多結晶シリコン（４）をエ
ッチングし、金属プラグ（２）を露出させ、図６のよう
になった。次いで、図７に示したように、キャパシタ絶
縁膜（５）を形成する。本実施例では、キャパシタ絶縁
膜には、五酸化タンタル膜とシリコン酸化膜の積層膜を
使用し、シリコン酸化膜厚に換算して、３ｎｍのキャパ
シタ絶縁膜を実現した。下部電極を白金などにして、強
誘電体膜を使うことも可能である。次に、図８のよう
に、チタンナイトライド（６）を15nmの厚さに堆積し、
公知のドライエッチ法を用いて、チタンナイトライド
（６）をエッチングし、トレンチ底部において、キャパ
シタ絶縁膜を露出させ図９のようになった。チタンナイ
トライドのかわりに、タングステンや窒化チタン、白金
なども使用した。さらに、トレンチ周辺部とトレンチ内
底部キャパシタ絶縁膜（５）を加工し、金属プラグ
（２）を露出させ図１０のようになった。つづいて、図
１１に示したように、公知のＣＶＤ法を用いて不純物を
高濃度で含む多結晶シリコン（７）を１５ｎｍの厚さで
堆積する。尚、表面積を増大させる為に、凹凸を形成し
たものも同時に実現した。さらに、レジスト（８）を１
ミクロンの厚さで塗布し、既存のエッチバック法によっ
て、トレンチ内にレジスト（８）を埋め込み、図１２の
ようになった。尚、レジスト（８）の上面は、トレンチ
の開口部から0.1ミクロンの深さであった。さらに、ド
ライエッチ法によって図１３のように、多結晶シリコン
（７）及びチタンナイトライド（６）を加工した後に、
レジスト（８）を除去し図１４のようになった。再び、
図１５に示したように、キャパシタ絶縁膜（５０１）を
形成する。本実施例ではキャパシタ絶縁膜には、五酸化
タンタル膜とシリコン酸化膜の積層膜を使用し、シリコ
ン酸化膜厚に換算して、３ｎｍのキャパシタ絶縁膜を実
現した。下部電極を白金などにして、強誘電体膜を使う
ことも可能である。続いて、図１６のように、ＣＶＤ法
を用いてチタンナイトライド（９）を200nm堆積し、既
存のエッチバック法により、トレンチ内に埋め込み図１
７のようになった。ここで、チタンナイトライド（９）
の上面はトレンチ開口部から0.05ミクロンの場所に位置
していた。勿論、チタンナイトライドのかわりにタング
ステンや窒化チタン、白金なども使用した。さらに、ド
ライエッチ法により、図１８のようにキャパシタ絶縁膜
（５及び５０１）を加工し、続いて、ＣＶＤ法を用いて
チタンナイトライド（１０）を0.1ミクロン堆積し、図
１のようになった。尚、チタンナイトライドの代わりに
タングステン等の金属を用いることも可能である。こう
して、本発明による蓄積容量部が形成された。この後
に、アルミ配線を２層形成し、図１９に示すような半導
体記憶装置を得た。

【０００７】実施例２本実施例はキャパシタ絶縁膜として、シリコン酸化膜と
シリコン窒化膜の積層膜を用いた場合である。この絶縁
膜は五酸化タンタル膜とシリコン酸化膜の積層膜に比べ
て、誘電率では劣る為トレンチは深くなるが、材料の信
頼性や加工の容易さという点で優位に立つ。

【０００８】図２０に本実施例による蓄積電荷容量部の
断面図を示す。キャパシタ絶縁膜（１１と１１０１）は
シリコン酸化膜とシリコン窒化膜の積層膜であり、その
膜厚はシリコン酸化膜換算で５nmであった。製造工程は
実施例１とほぼ同様である。この場合、上部及び下部電
極となる材料（４、４０１、４０２、４０３、４０４）
として不純物を高濃度に含む多結晶シリコンを使用し
た。

【０００９】実施例３本実施例は、蓄積容量部の上部電極の最上層（図１の場
合、１０を指す。）として、配線層を用いたものであ
る。本実施例によれば、蓄積容量の上部電極（所謂、プ
レート電極）が直接、配線となるので、配線工程を簡略
化し、また高低差も低減するので、製造工程を容易にす
る。

【００１０】図２１に、本実施例による、蓄積容量部の
断面図を示す。製造工程は図４から図１８までは実施例
１と同じである。次に、反応防止のバリアメタルとして
チタンナイトライド（１２）をＣＶＤ法を用いて堆積
し、つづいて配線となるアルミ（１３）を堆積し、図２
１のようになった。その上に、マイグレーション防止の
為にチタンナイトライドを堆積し、ドライエッチにより
配線層として加工する。さらに配線層を追加して、図２
２に示す半導体記憶装置を得た。実施例１の時に必要で
あった、層間絶縁膜（１８０３）が不要になり、しかも
プレート電極として低抵抗材料を用いることができた。
尚、蓄積容量部として、実施例２で述べたものを用い、
図２０中の多結晶シリコン（４０４）の代わりに、金属
配線層を用いることも可能である。

【００１１】

【発明の効果】本発明には、蓄積容量部の高さを低減す
るという効果がある。メモリセルの微細化に伴う、蓄積
容量部の高層化は、超高集積DRAM実現の為の最大の阻害
要因であり、この問題を解決する本発明の効果は極めて
大きい。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の蓄積容量部の断面
図。

【図２】従来の半導体記憶装置の蓄積容量部の断面図。

【図３】本発明の半導体記憶装置の１製造工程における
上面図。

【図４】本発明の半導体記憶装置の１製造工程における
断面図。

【図５】本発明の半導体記憶装置の１製造工程における
断面図。

【図６】本発明の半導体記憶装置の１製造工程における
断面図。

【図７】本発明の半導体記憶装置の１製造工程における
断面図。

【図８】本発明の半導体記憶装置の１製造工程における
断面図。

【図９】本発明の半導体記憶装置の１製造工程における
断面図。

【図１０】本発明の半導体記憶装置の１製造工程におけ
る断面図。

【図１１】本発明の半導体記憶装置の１製造工程におけ
る断面図。

【図１２】本発明の半導体記憶装置の１製造工程におけ
る断面図。

【図１３】本発明の半導体記憶装置の１製造工程におけ
る断面図。

【図１４】本発明の半導体記憶装置の１製造工程におけ
る断面図。

【図１５】本発明の半導体記憶装置の１製造工程におけ
る断面図。

【図１６】本発明の半導体記憶装置の１製造工程におけ
る断面図。

【図１７】本発明の半導体記憶装置の１製造工程におけ
る断面図。

【図１８】本発明の半導体記憶装置の１製造工程におけ
る断面図。

【図１９】本発明の半導体記憶装置の１製造工程におけ
る断面図。

【図２０】本発明の半導体記憶装置の１製造工程におけ
る断面図。

【図２１】本発明の半導体記憶装置の１製造工程におけ
る断面図。

【図２２】本発明の半導体記憶装置の１製造工程におけ
る断面図。

【符号の説明】

１−絶縁膜、２−金属プラグ、３−トレンチ、４、４０
１、４０２、４０３、４０４−多結晶シリコン、５、５
０１−五酸化タンタルとシリコン酸化膜の積層膜、６−
チタンナイトライド、７ー多結晶シリコン、８ーレジス
ト、９−チタンナイトライド、１０−チタンナイトライ
ド、１１−シリコン窒化膜とシリコン酸化膜の積層膜、
１２−バリアメタル、１３ーアルミ、１４ー半導体基
板、１５ー素子分離領域、１６ーゲート電極、１７ー不
純物拡散層、１８、１８０１、１８０２、１８０３、１
８０４ー層間絶縁膜、１９ープラグあるいは接続電極、
２０ーデータ線、２００１ーローカルインターコネク
ト、２１ープラグあるいは接続電極、２２ープラグある
いは接続電極。

───────────────────────────────────────────────────── フロントページの続き (72)発明者木村紳一郎東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者伊藤清男東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】キャパシタ絶縁膜が、トレンチ内において
折り返されていることを特徴とする半導体記憶装置。
【請求項２】キャパシタ絶縁膜が、トレンチ内部に埋め
込まれていることを特徴とする半導体記憶装置。
【請求項３】キャパシタ絶縁膜は少なくとも２回以上の
工程に渡って形成されていることを特徴とする半導体記
憶装置。
【請求項４】該キャパシタ絶縁膜が２つの膜からなり、
それらが部分的に重なり積層膜になっていることを特徴
とする請求項３に記載の半導体記憶装置。
【請求項５】該キャパシタのキャパシタ絶縁膜として、
酸化膜と窒化膜の積層膜、酸化膜と五酸化タンタル膜の
積層膜、窒化膜と五酸化タンタル膜の積層膜、酸化膜と
窒化膜と五酸化タンタル膜の積層膜、ＢＳＴやＰＺＴな
どの強誘電体膜を使用することを特徴とする、請求項１
乃至２乃至３に記載の半導体記憶装置。
【請求項６】キャパシタ上部電極が複数の導電性を有す
る材料の積層膜から成っていることを特徴とする半導体
記憶装置。
【請求項７】該上部電極を形成する積層膜の少なくとも
１つがトレンチ内部に埋め込まれていることを特徴とす
る請求項６に記載の半導体記憶装置。
【請求項８】該上部電極を形成する積層膜の少なくとも
１つが筒状にトレンチの内壁全面を覆っていることを特
徴とする請求項６に記載の半導体記憶装置。
【請求項９】該上部電極を形成する積層膜の少なくとも
１つが配線層になっていることを特徴とする請求項６に
記載の半導体記憶装置。
【請求項１０】該上部電極を形成する積層膜の少なくと
も１つの表面には、表面積を増加させるための凹凸が多
数存在することを特徴とする、請求項６に記載の半導体
記憶装置。
【請求項１１】該キャパシタの上部電極として、不純物
を高濃度で含む多結晶シリコンや、タングステン、窒化
チタンなどの高融点金属を使用することを特徴とする、
請求項６に記載の半導体記憶装置。
【請求項１２】キャパシタ下部電極が複数の導電性を有
する材料の積層膜から成っていることを特徴とする半導
体記憶装置。
【請求項１３】該下部電極がトレンチ内部に埋め込まれ
ていることを特徴とする請求項１２に記載の半導体記憶
装置。
【請求項１４】該下部電極を形成する積層膜の少なくと
も１つの表面には、表面積を増加させるための凹凸が多
数存在することを特徴とする、請求項１２に記載の半導
体記憶装置。
【請求項１５】該下部電極として、不純物を高濃度で含
む多結晶シリコンや、タングステン、窒化チタンなどの
高融点金属を使用することを特徴とする、請求項１２に
記載の半導体記憶装置。