KR100587693B1 - 커패시터 하부 전극 형성 방법 - Google Patents

커패시터 하부 전극 형성 방법 Download PDF

Info

Publication number
KR100587693B1
KR100587693B1 KR1020040099082A KR20040099082A KR100587693B1 KR 100587693 B1 KR100587693 B1 KR 100587693B1 KR 1020040099082 A KR1020040099082 A KR 1020040099082A KR 20040099082 A KR20040099082 A KR 20040099082A KR 100587693 B1 KR100587693 B1 KR 100587693B1
Authority
KR
South Korea
Prior art keywords
etching
oxide layer
mask
film
forming
Prior art date
Application number
KR1020040099082A
Other languages
English (en)
Other versions
KR20060060176A (ko
Inventor
김정욱
조영주
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040099082A priority Critical patent/KR100587693B1/ko
Priority to US11/282,193 priority patent/US7629262B2/en
Publication of KR20060060176A publication Critical patent/KR20060060176A/ko
Application granted granted Critical
Publication of KR100587693B1 publication Critical patent/KR100587693B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 메모리 소자의 커패시터 하부 전극 형성 방법이 개시된다. 그러한 커패시터 하부 전극 형성 방법은 몰드 옥사이드층이 적어도 하나 이상의 단차를 갖게 식각되어져 복수 개의 식각 홀이 실린더 구조로 형성되는 단계, 상기 복수 개의 식각 홀의 전 표면에 도전막 및 희생 산화막이 순차적으로 증착된 후 상기 복수 개의 식각 홀의 상부가 식각되어 상기 몰드 옥사이드층의 상부 및 상기 희생 산화막의 상부가 노출되는 단계, 상기 희생 산화막이 식각되어지는 것을 방지하기 위해 상기 몰드 옥사이드층의 상부 및 상기 희생 산화막의 상부에 마스크가 형성되는 단계, 상기 몰드 옥사이드층 상부의 마스크 및 상기 몰드 옥사이드층이 식각되는 단계 및 상기 희생 산화막 상부의 마스크 및 상기 희생 산화막이 식각되는 단계를 포함한다. 그리하여 본 발명은 개선된 커패시터 하부 전극 형성 방법을 제공함으로써, 희생 산화막이 몰드 옥사이드보다 먼저 식각됨으로 인하여 커패시터 하부 전극의 하부 층간 절연막을 식각하게 되는 과도 식각 현상을 감소 또는 최소화하는 효과가 있다.
커패시터, 실린더 구조, 과도 식각, 골뱅이, 리닝 홀, 눈썹 결함

Description

커패시터 하부 전극 형성 방법{Method for forming the lower electrode of capacitor}
도 1a는 몰드 옥사이드가 식각된 후 식각 홀이 형성되어지며, 상기 홀의 표면에 제1 도전막이 증착되어진 상태를 보인 단면도.
도 1b는 도 1a의 제1 도전막의 표면에 제2 도전막이 더 증착되어지고 그 사이에 희생 산화막이 개재된 상태를 보인 단면도.
도 1c는 도 1b의 희생산화막과 몰드 옥사이드의 식각 속도의 차이로 인하여 과도 식각 현상이 발생한 상태를 보인 단면도.
도 1d는 도 1c의 과도 식각 현상으로 인하여 층간 절연막에 홀이 생긴 상태를 보인 사진.
도 1e는 도 1c의 과도 식각 현상으로 인하여 커패시터 하부 전극의 기울어짐 현상이 발생한 상태를 보인 단면도.
도 1f는 도 1e의 기울어짐 현상으로 인하여 눈썹 결함 현상이 발생한 상태를 보인 사진.
도 2a는 본 발명의 일실시예에 따른 커패시터 하부 전극을 형성하기 위하여 식각 스토퍼의 상부에 BPSG 절연막과 TEOS 절연막으로 이루어진 몰드 옥사이드층이 적층된 상태를 보인 단면도.
도 2b는 도 2a의 결과물이 사진 및 식각 공정을 거쳐 복수 개의 식각 홀이 형성된 상태를 보인 단면도.
도 2c는 도 2b의 식각 홀의 전 표면에 복수 개의 실린더 구조의 커패시터 하부 전극의 원형(prototype)인 도전막이 형성된 상태를 보인 단면도.
도 2d는 도 2c의 복수 개의 식각홀에 형성된 도전막 상부에 희생 산화막(110)이 증착되어진 상태를 보인 단면도.
도 2e는 도 2d의 희생 산화막의 일부가 식각된 상태를 보인 단면도.
도 2f는 도 2e에서 도전막의 상부가 식각되어져 TEOS 절연막의 상부가 노출되어진 상태를 보인 단면도.
도 2g는 도 2f에서 외부로 노출된 상부 전부분에 식각 마스크로 사용되기 위한 마스크(112)를 증착시킨 상태를 보인 단면도.
도 2h는 도2g에서 TEOS 절연막 부분이 노출되어지도록 마스크의 일부가 식각된 상태를 보인 단면도.
도 2i는 도 2h에서 몰드 옥사이드층이 식각된 상태를 보인 단면도.
도 2j는 도 2i에서 희생 산화막 상부의 마스크가 식각된 상태를 보인 단면도.
도 2k는 도 2j에서 실린더 구조의 내부에 개재된 희생 산화막이 식각된 상태를 보인 단면도.
<도면의 주요부분에 대한 부호의 설명>
102 : 식각 스토퍼 104 : BPSG 절연막
106 : TEOS 절연막 108 : 도전막
110 : 희생 산화막 112 : 마스크
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 메모리 소자의 커패시터 하부 전극 형성 방법에 관한 것이다.
일반적으로, 커패시터의 용량을 증가시키기 위한 방법으로는 커패시터 전극(capacitor electrode)의 표면적을 늘리는 방법 및 유전율이 높은 유전체를 사용하는 방법이 있다. 현재 흔히 사용하는 유전 물질은 SiO2(유전율:3.9) 및 Si3N4(7.0)이다. 그리고 고유전 물질로 TiO2(70∼80), Ta2O5(24∼26), SrTiO3(200∼300) 및 BST(300∼500) 등이 있다. 그러나 이들 고유전 물질은 누설전류가 커서 실제 사용을 위해서는 해결되어야 할 여러가지 문제점들을 가지고 있다.
다음으로, 커패시터 전극의 표면적을 증가시키기 위한 방법으로는 커패시터 전극 표면에 요철을 주어 유효 면적(effective area)을 증가시키는 방법과 구조적인 방법이 있다. 커패시터 전극 표면에 요철을 주는 방법은 증착 변수를 적절히 조절하여 폴리 실리콘 표면을 반구형으로 만들어 반구형 그레인(hemispherical grain)을 형성하는 것이다. 구조적인 방법은 스택 구조(stack structure)와 트렌치 구조(trench structure)에 의한 방법으로 나뉘어진다. 스택 구조에는 핀 구조(fin structure), 실린더 구조(cylinder structure) 및 다층막 수직 스택 구조(multilayer vertical stack struture)가 있다.
현재 고용량, 고집적 메모리의 구조로 일반적으로 많이 쓰는 커패시터 구조는 실린더 구조에 반구형 그레인을 성장시키는 것이다. 상기 실린더 구조는 희생 산화막이 증착된 후 사진 및 식각 공정을 통해 형성된다. 그러나 마스크(mask)를 사용하여 패터닝(patterning)하고 희생 산화막을 식각하는 과정에서 반도체 기판 상의 커패시터 하부 전극 형성을 위한 하부 구조의 일부가 식각되기도 한다. 즉, 하부 전극의 형성을 위하여 증착되는 도전막 사이에 개재되는 희생 산화막은 몰드 옥사이드(mold oxide)층과 비교시 식각 속도가 다르다. 즉, 희생 산화막의 식각 속도가 빨라서, 식각액으로 식각하는 경우에 도전막이 식각액에 노출되어 상기 도전막 표면에 흡수되어 하부 층간 절연막에 도달한다. 그리하여 식각액이 상기 하부 층간 절연막을 식각하게 되어 과도 식각 현상(일반적으로 골뱅이로 일컬어짐.)이 발생하게 된다.
이하에서는 상기 과도 식각 현상이 발생하게 되는 종래의 커패시터 하부 전극 형성 방법이 첨부된 도면을 참조하여 설명된다.
도 1a 내지 도 1c는 종래의 커패시터 하부 전극 형성 방법에서 발생하는 과도 식각 현상의 발생 메커니즘(mechanism)을 순차적으로 보인 단면도이다. 그 중, 도 1a는 몰드 옥사이드가 식각된 후 식각 홀이 형성되어지며, 상기 식각 홀의 표면 에 제1 도전막이 증착되어진 상태를 보인 단면도이다. 그리고, 도 1b는 도 1a의 제1 도전막의 표면에 제2 도전막이 더 증착되어지고 그 사이에 희생 산화막이 개재된 상태를 나타내는 단면도이다. 그리고, 도 1c는 도 1b의 희생산화막과 몰드 옥사이드의 식각 속도의 차이로 인하여 과도 식각 현상이 발생한 상태를 보인 단면도이다.
도 1d는 도 1c의 과도 식각 현상으로 인하여 층간 절연막에 홀이 생긴 상태를 보인 사진이다. 그리고, 도 1e는 도 1c의 과도 식각 현상으로 인하여 커패시터 하부 전극의 기울어짐 현상이 발생한 상태를 보인 단면도이다. 그리고, 도 1f는 도 1e의 기울어짐 현상으로 인하여 리닝 홀(leaning hall) 현상(일반적으로 눈썹 디펙트 현상으로 일컬어짐)이 발생한 상태를 보인 사진이다.
도 1a 내지 도 1f를 참조하여 상기 과도 식각 현상이 발생하는 메커니즘을 살펴보면, 먼저 반도체 기판 상에 상기 커패시터 하부 전극 형성을 위한 하부 구조가 형성된다. 즉, 상기 반도체 기판 상에 형성되어지는 메모리 셀의 트랜지스트와 연결되어지기 위한 베리드 콘택(buried contact)(8)이 폴리 실리콘(poly silicon)으로 형성된다. 상기 베리드 콘택(8) 상부에 식각의 범위를 제한하기 위한 식각 스토퍼(etch stopper)(4)가 형성되며, 상기 식각 스토퍼(4)의 상부에 몰드 옥사이드층(2)이 적층된다. 여기서, 상기 식각 스토퍼(4)는 대개 질화실리콘(SiN)이다. 그리고, 상기 몰드 옥사이드층(2)은 BPSG 절연막과 TEOS 절연막이 많이 사용된다.
다음으로, 상기 몰드 옥사이드층(2)에는 일련의 사진 및 식각 공정에 의하여 식각 홀이 형성되어지고, 상기 식각 홀 표면의 전(all) 면에 제1 도전막(10)이 증 착된다. 상기 제1 도전막(10)의 증착시 상기 제1 도전막과 상기 베리드 콘택(8)이 반응하여 TiSix(예를 들면, TiSi2)층(7)이 형성된다.
그리고, 상기 제1 도전막(10)의 표면에 제2 도전막(12)이 더 증착되어져 실린더 구조의 하부 전극의 원형(prototype)이 형성되어지며, 그 사이에 희생 산화막(14)이 개재된다. 상기 희생 산화막(14)은 상기 제2 도전막(12)이 식각액(etchant)에 노출되는 것을 방지하며, 층간 절연막(6) 및 TiSix층(7) 이 식각되는 것을 방지하기 위하여 사용되어지는 것으로서, 결국엔 모두 LAL에 의해 리프트 오프(lift off) 되어지는 층이다.
그리고, 상기 희생 산화막(14)이 식각액에 의하여 식각될 때(이 경우, 주로 LAL을 이용하여 리프트 오프(lift off)하는 방법이 사용됨), 상기 희생 산화막(14)과 상기 몰드 옥사이드층(2)은 식각 속도에 있어서 차이를 보인다. 즉, 상기 희생 산화막(14)의 식각이 상기 몰드 옥사이드층(2)의 식각보다 빠르게 진행된다. 그리하여, 상기 실린더 구조의 커패시터 하부 전극(12)의 하부 제2 도전막(12)이 노출되며 상기 몰드 옥사이드(2)가 식각되는 동안 식각액이 상기 제2 도전막(12) 및 상기 제1 도전막(10)을 통하여 침투하여 상기 TiSix층(7) 및 층간 절연막(6)에 도달하게 되어 상기 TiSix층(7) 및 층간 절연막(6)을 순차적으로 식각하게 된다.
이와 같이, 종래의 커패시터 하부 전극 형성 방법에 의하면 희생 산화막이 몰드 옥사이드층보다 먼저 식각됨으로 인하여 실린더 구조의 커패시터 하부 전극의 층간 절연막 및 TiSix층을 식각하게 되는 과도 식각 현상이 발생하게 되는 문제점이 있다.
또한, 상기 과도 식각 현상이 발생함으로 인하여 실린더 구조의 커패시터 하부 전극이 기울어져 리닝 홀 현상이 발생되어 커패시터 하부 전극의 불량을 초래하게 되며, 반도체 메모리 소자의 수율 증가에 있어서 저해 요소로 작용하고 있다.
따라서, 본 발명의 목적은 상술한 바와 같이 희생 산화막이 몰드 옥사이드보다 먼저 식각됨으로 인하여 커패시터 하부 전극의 하부 층간 절연막을 식각하게 되는 과도 식각 현상을 감소 또는 최소화하기 위한 커패시터 하부 전극 형성 방법을 제공함에 있다.
본 발명의 다른 목적은 커패시터 하부 전극의 하부 층간 절연막이 식각되는 과도 식각 현상에 기인한 하부 전극의 기울어짐 즉 리닝 홀 현상을 감소 또는 최소화하기 위한 커패시터 하부 전극 형성 방법을 제공함에 있다.
본 발명의 또 다른 목적은 상기 과도 식각 현상 및 리닝 홀 현상을 감소 또는 최소화함으로써, 메모리 셀의 커패시터의 불량을 감소 또는 최소화하며 반도체 메모리 소자의 수율을 증가시키기 위한 커패시터 하부 전극 형성 방법을 제공함에 있다.
상기의 목적들을 달성하기 위하여 본 발명의 실시예적 구체화에 따라 반도체 메모리 소자의 커패시터 하부 전극을 형성하는 방법은, 몰드 옥사이드층이 적어도 하나 이상의 단차를 갖게 식각되어져 복수 개의 식각 홀이 실린더 구조로 형성되는 단계; 상기 복수 개의 식각 홀의 전 표면에 도전막 및 희생 산화막이 순차적으로 증착된 후 상기 복수 개의 식각 홀의 상부가 식각되어 상기 몰드 옥사이드층의 상부 및 상기 희생 산화막의 상부가 노출되는 단계; 상기 희생 산화막이 식각되어지는 것을 방지하기 위해 상기 몰드 옥사이드층의 상부 및 상기 희생 산화막의 상부에 마스크가 형성되는 단계; 상기 몰드 옥사이드층 상부의 마스크 및 상기 몰드 옥사이드층이 식각되는 단계; 및 상기 희생 산화막 상부의 마스크 및 상기 희생 산화막이 식각되는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 몰드 옥사이드층은 BPSG 절연막 및 TEOS 절연막을 포함하며, 상기 TEOS절연막은 상기 BPSG 절연막의 상부에 적층되어지는 것이 바람직하다.
또한, 상기 도전막은 티타늄(Ti) 또는 질화티타늄(TiN)으로 이루어지는 것이 바람직하다.
또한, 상기 희생 산화막은 원자층 증착 방법(ALD)에 의해 증착되는 것이 바람직하다.
또한, 상기 마스크는 아모포스 카본 레이어(ACL)이며, 상기 아모포스 카본 레이어는 증착에 의해 형성될 수도 있고, 폴리실리콘이 증착됨에 의해 형성될 수도 있으며, SiON(silicon oxide nitride)이 증착됨에 의해 형성될 수도 있다.
상기의 목적들을 달성하기 위하여 본 발명의 다른 실시예적 구체화에 따라 반도체 메모리 소자의 커패시터 하부 전극을 형성하는 방법은 식각의 범위를 제한하기 위한 식각 스토퍼의 상부에 몰드 옥사이드층이 적층되어지고, 복수 개의 식각 홀이 상기 몰드 옥사이드층 및 식각 스토퍼까지 연장되어 실린더 구조로 형성되고, 상기 복수 개의 식각 홀의 전 표면에 도전막이 증착되며 상기 도전막의 상부에 희 생 산화막이 증착되고, 상기 복수 개의 식각 홀의 상부가 식각되어 상기 몰드 옥사이드층의 상부 및 상기 희생 산화막의 상부가 노출되는 단계; 상기 희생 산화막이 식각되어지는 것을 방지하기 위해 상기 몰드 옥사이드층의 상부 및 상기 희생 산화막의 상부에 마스크가 형성되는 단계; 상기 몰드 옥사이드층 상부의 마스크가 식각되어 상기 몰드 옥사이드층의 상부가 노출되며, 상기 몰드 옥사이드층이 식각되는 단계; 및 상기 마스크가 식각되고 상기 희생 산화막이 식각되는 단계를 포함하는 것을 특징으로 한다.
상기의 목적들을 달성하기 위하여 본 발명의 또 다른 실시예적 구체화에 따라 반도체 메모리 소자의 커패시터 하부 전극을 형성하는 방법은 반도체 기판 상에 상기 커패시터 하부 전극 형성을 위한 하부 구조가 형성되는 단계; 상기 하부 구조 상에 식각의 범위를 제한하기 위하여 SiN으로 식각 스토퍼가 적층되는 단계; 상기 식각 스토퍼의 상부에 몰드 옥사이드층이 적층되는 단계; 사진 및 식각 공정에 의해 상기 몰드 옥사이드층에서 상기 식각 스토퍼까지 연장된 복수 개의 식각 홀이 실린더 구조로 형성되어지고, 상기 복수 개의 식각 홀의 전 표면에 도전막이 형성되는 단계; 상기 도전막의 전 표면에 희생 산화막이 증착되는 단계; 상기 몰드 옥사이드층의 상부가 노출되도록 하기 위하여 상기 도전막의 상부가 식각되는 단계; 상기 몰드 옥사이드층의 상부 및 상기 도전막의 상부 및 상기 희생 산화막의 상부에 마스크가 형성되는 단계; 상기 몰드 옥사이드층의 상부에 형성된 마스크가 식각되는 단계; 상기 마스크를 식각 마스크로 하여 상기 몰드 옥사이드층이 식각되는 단계; 상기 희생 산화막의 상부에 형성된 마스크가 식각되는 단계; 및 상기 홀에 증착된 희생 산화막이 식각되는 단계를 포함하는 것을 특징으로 한다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다양한 실시예에서의 설명들은 본 발명이 속하는 기술분야의 통상의 지식을 가지는 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도없이 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니 될 것이다.
도 2a 내지 도 2k는 본 발명의 일실시예에 따른 커패시터 하부 전극의 형성 방법을 순차적으로 보인 단면도이다.
도 2a는 식각 스토퍼의 상부에 BPSG 절연막과 TEOS 절연막으로 이루어진 몰드 옥사이드층이 적층된 상태를 보인 단면도이다. 상기 몰드 옥사이드층의 적층은 화학기상증착법(chemical vapor deposition, CVD)에 의해 증착되어지는 것이 바람직하다. 상기 몰드 옥사이드층은 하부가 BPSG 절연막(104)이고, 상부가 TEOS 절연막(106)인 것이 바람직하다. 그리고, 상기 식각 스토퍼는 질화실리콘(SiN)으로 형성되는 것이 바람직하다. 상기 식각 스토퍼는 식각의 범위를 제한하기 위한 역할 즉, 식각 공정시 식각 정지막(etch stopping layer)의 역할을 수행하는 층이다. 그리고, 상기 몰드 옥사이드층이 상기 BPSG 절연막(104)과 TEOS 절연막(106)으로 구별되어 적층되는 것은, 상기 BPSG 절연막(104)과 TEOS 절연막(106)이 식각량이 상이한 것을 이용하여 커패시터 하부 전극의 표면적을 넓혀 정전 용량을 증가시키기 위함이다. 즉, 도2b에 보여지는 바와 같이 BPSG 절연막(104)의 식각량이 더 많으므로, 상기 TEOS 절연막(106)보다 더 많이 식각되어 상기 커패시터 하부 전극의 표면적이 늘어난다.
도 2b는 도 2a의 결과물이 사진 및 식각 공정을 거쳐 복수 개의 식각 홀이 실린더 구조로 형성된 상태를 보여주는 단면도이다. 도 2b를 참조하면, 식각 스토퍼(102)의 상부에 적층된 몰드 옥사이드층(104, 106)에 일련의 사진 및 식각 공정이 적용되어 복수 개의 식각 홀이 실린더 구조로 형성되어 있다. 그리고, 상기 식각 홀은 상기 식각 스토퍼(102)까지 연장된다. 상기 식각 홀은 두 개의 단차를 갖도록 형성되어 있다. 즉, 상기 식각 스토퍼(102)가 가장 적게 식각되어지고 BPSG 절연막(104)이 가장 많이 식각되어 상기와 같은 두 개의 단차를 갖도록 형성된다. 이와 같이 하는 이유는 상기한 바와 같이, 상기 커패시터 하부 전극의 표면적을 늘려 커패시터의 정전 용량을 증가시키기 위함이다.
도 2c는 도 2b의 식각 홀의 전 표면에 복수 개의 실린더 구조의 커패시터 하부 전극의 원형(prototype)인 도전막이 형성된 상태를 보인 단면도이다. 상기 도전막(108)은 티타늄 혹은 질화티타늄으로 이루어지는 것이 바람직하다. 그리고, 상기 도전막(108)은 증착(deposition)에 의해 형성되는 것이 바람직하다.
도 2d는 도 2c의 복수 개의 식각홀에 형성된 도전막 상부에 희생 산화막이 증착되어진 상태를 보인 단면도이다. 상기 희생 산화막(110)은 원자층 증착 방법에 의한 산화막(atomic layer deposition oxide, ALD)인 것이 바람직하다.
도 2e는 도 2d의 희생 산화막의 일부가 식각된 상태를 보인 단면도이다.
도 2e를 참조하면, 도 2d에서 상기 도전막 상부의 전 부분에 증착된 희생 산화막(110) 중, 상기 도전막(108)의 상부가 노출되도록 상기 도전막(108) 상부의 희생 산화막(110)이 식각된다. 그리하여, 상기 도전막(108)의 상부가 식각될 수 있는 상태가 된다.
도 2f는 도 2e에서 도전막의 상부가 식각되어져 TEOS 절연막의 상부가 노출되어진 상태를 보인 단면도이다. 도 2f를 참조하면, 상기 TEOS 절연막(106)이 식각되기 위해서는 노출되어져야 하므로, 상기 TEOS 절연막(106)이 식각되기 위한 전단계로서, 상부가 노출된 상기 도전막(108)이 식각된 후의 상태가 보여진다.
만약, 상기 상태 즉 상기 TEOS 절연막(106) 및 상기 BPSG 절연막(104)과 상기 희생 산화막(110)이 모두 식각액에 의하여 식각될 수 있는 상태에서 곧바로 식각이 이루어진다면, 상기 TEOS 절연막(106) 및 상기 BPSG 절연막(104)의 식각 속도보다 상기 희생 산화막(110)의 식각 속도가 빠르므로, 상기 희생 산화막(110)이 먼저 식각되게 된다. 따라서, 상기 TEOS 절연막(106) 및 상기 BPSG 절연막(104)이 모두 식각되기 전에, 상기 희생 산화막(110)에 의해 덮여져 있던 상기 도전막(108)이 노출된다. 그리하여, 상기 식각액이 식각 홀로 주입되고, 상기 도전막(108)의 표면으로 흡수되며 결국에는 상기 식각 스토퍼(102) 하부의 티타늄 산화물인 TiSix층(도 1의 7), 및 층간 절연막(도 1의 6)에 도달하게 된다.
그리하여, 상기 TiSix 및 층간 절연막이 상기 식각액에 의하여 식각됨으로써, 과도 식각 현상이 발생하게 된다. 따라서, 상기 과도 식각 현상이 발생하는 것을 방지하기 위해서는 상기 홀 내부에 개재된 희생 산화물이 상기 몰드 옥사이드층 (104, 106)과 동일 식각 공정에 의하여 식각되지 않도록 하는 마스크가 필요하다.
도 2g는 도 2f에서 외부로 노출된 상부 전부분에 식각 마스크로 사용되기 위한 마스크(112)를 증착시킨 상태를 보인 단면도이다. 여기서, 상기 마스크(112)는 아모포스 카본 레이어(amorphous carbon layer)가 증착에 의해 형성되어질 수도 있고, 폴리실리콘이 증착됨으로써 형성되어질 수도 있으며, SiON이 증착됨으로써 형성되어질 수도 있다.
도 2h는 도 2g에서 TEOS 절연막 부분이 노출되어지도록 마스크의 일부가 식각된 상태를 보인 단면도이다. 즉, 도 2g에서 도전막, TEOS 절연막 및 희생 산화막의 상부 전 부분에 상기 마스크가 증착되어져 있으므로, 상기 TEOS 절연막(106)을 포함한 몰드 옥사이드층이 식각되기 위해서 상기 TEOS 절연막 상부(106)의 마스크가 식각되게 한 상태이다. 따라서, 상기 희생 산화막(110)의 상부에는 상기 마스크(112)는 그대로 남아 있고, 상기 TEOS 절연막(106) 상부의 마스크는 식각됨으로써상기 TEOS 절연막(106)이 식각될 수 있는 상태가 된다.
도 2i는 도 2h에서 몰드 옥사이드층이 식각된 상태를 보인 단면도이다. 즉, 상기 TEOS 절연막(106) 및 상기 BPSG 절연막(104)으로 구성된 상기 몰드 옥사이드층이 식각된 상태이다. 따라서, 상기 희생 산화막(110)의 상부에 남아 있는 마스크(112)의 작용으로 인해 상기 몰드 옥사이드층만 식각되고 상기 희생 산화막(110)은 식각되지 않게 된다.
도 2j는 도 2i에서 희생 산화막 상부의 마스크가 식각된 상태를 보인 단면도이다. 즉, 상기 희생 산화막(110)이 식각될 수 있도록 하기 위하여 상기 희생 산화 막(110) 상부의 마스크(112)가 식각된 상태이다. 상기 희생 산화막(110) 상부의 마스크(112)는 LAL 용액에 의하여 리프트 오프(lift off)되어지는 것이 바람직하다.
도 2k는 도 2j에서 실린더 구조의 내부에 개재된 희생 산화막이 식각된 상태를 보인 단면도이다. 즉, 상기 실린더 구조의 내부에 개재된 희생 산화막(110)이 식각되어진 상태로서, LAL 용액에 의하여 식각되어지는 것이 바람직하다.
상기 도 2k로 보여진 상태 이후의 커패시터 하부 전극 형성을 위한 공정 단계는 통상적인 방법이 사용되므로 구체적인 설명은 생략한다.
본 발명의 실시예에 따른 커패시터 하부 전극 형성 방법은 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다.
상술한 바와 같이 본 발명은 개선된 커패시터 하부 전극 형성 방법을 제공함으로써, 희생 산화막이 몰드 옥사이드보다 먼저 식각됨으로 인하여 커패시터 하부 전극의 하부 층간 절연막을 식각하게 되는 과도 식각 현상을 감소 또는 최소화하는 효과가 있다.
또한, 본 발명은 개선된 커패시터 하부 전극 형성 방법을 제공함으로써, 커패시터 하부 전극의 하부 층간 절연막이 식각되는 과도 식각 현상에 기인한 하부 전극의 기울어짐 현상 즉 리닝 홀 현상을 감소 또는 최소화하는 효과가 있다.
또한, 본 발명은 개선된 커패시터 하부 전극 형성 방법을 제공하여 상기 과도 식각 현상 및 리닝 홀 현상을 감소 또는 최소화함으로써, 메모리 셀의 커패시터의 불량을 감소 또는 최소화하며 반도체 메모리 소자의 수율을 증가시키는 효과가 있다.

Claims (20)

  1. 반도체 메모리 소자의 커패시터 하부 전극 형성 방법에 있어서:
    몰드 옥사이드층이 적어도 하나 이상의 단차를 갖게 식각되어져 복수 개의 식각 홀이 실린더 구조로 형성되는 단계;
    상기 복수 개의 식각 홀의 전 표면에 도전막 및 희생 산화막이 순차적으로 증착된 후 상기 복수 개의 식각 홀의 상부가 식각되어 상기 몰드 옥사이드층의 상부 및 상기 희생 산화막의 상부가 노출되는 단계;
    상기 희생 산화막이 식각되어지는 것을 방지하기 위해 상기 몰드 옥사이드층의 상부 및 상기 희생 산화막의 상부에 마스크가 형성되는 단계;
    상기 몰드 옥사이드층 상부의 마스크 및 상기 몰드 옥사이드층이 식각되는 단계; 및
    상기 희생 산화막 상부의 마스크 및 상기 희생 산화막이 식각되는 단계를 포함하는 것을 특징으로 하는 커패시터 하부 전극 형성 방법.
  2. 제1항에 있어서,
    상기 몰드 옥사이드층은 BPSG 절연막 및 TEOS 절연막을 포함하며, 상기 TEOS절연막은 상기 BPSG 절연막의 상부에 적층되어지는 것을 특징으로 하는 커패시터 하부 전극 형성 방법.
  3. 제1항에 있어서,
    상기 도전막은 티타늄(Ti) 또는 질화티타늄(TiN)으로 이루어지는 것을 특징으로 하는 커패시터 하부 전극 형성 방법.
  4. 제1항에 있어서,
    상기 희생 산화막은 원자층 증착 방법(ALD)에 의해 증착되는 것을 특징으로 하는 커패시터 하부 전극 형성 방법.
  5. 제1항에 있어서,
    상기 마스크는 아모포스 카본 레이어(ACL)이며, 상기 아모포스 카본 레이어는 증착에 의해 형성되는 것을 특징으로 하는 커패시터 하부 전극 형성 방법.
  6. 제1항에 있어서,
    상기 마스크는 폴리실리콘이 증착됨에 의해 형성되는 것을 특징으로 하는 커패시터 하부 전극 형성 방법.
  7. 제1항에 있어서,
    상기 마스크는 SiON이 증착됨에 의해 형성되는 것을 특징으로 하는 커패시터 하부 전극 형성 방법.
  8. 반도체 메모리 소자의 커패시터 하부 전극 형성 방법에 있어서:
    식각의 범위를 제한하기 위한 식각 스토퍼의 상부에 몰드 옥사이드층이 적층되어지고, 복수 개의 식각 홀이 상기 몰드 옥사이드층 및 식각 스토퍼까지 연장되어 실린더 구조로 형성되고, 상기 복수 개의 식각 홀의 전 표면에 도전막이 증착되며 상기 도전막의 상부에 희생 산화막이 증착되고, 상기 복수 개의 식각 홀의 상부가 식각되어 상기 몰드 옥사이드층의 상부 및 상기 희생 산화막의 상부가 노출되는 단계;
    상기 희생 산화막이 식각되어지는 것을 방지하기 위해 상기 몰드 옥사이드층의 상부 및 상기 희생 산화막의 상부에 마스크가 형성되는 단계;
    상기 몰드 옥사이드층 상부의 마스크가 식각되어 상기 몰드 옥사이드층의 상부가 노출되며, 상기 몰드 옥사이드층이 식각되는 단계; 및
    상기 마스크가 식각되고 상기 희생 산화막이 식각되는 단계를 포함하는 것을 특징으로 하는 커패시터 하부 전극 형성 방법.
  9. 제8항에 있어서,
    상기 식각 스토퍼는 질화실리콘(SiN)인 것을 특징으로 하는 커패시터 하부 전극 형성 방법.
  10. 제8항에 있어서,
    상기 몰드 옥사이드층은 상부 몰드 옥사이드층 및 하부 몰드 옥사이드층으로 구별되며, 상기 상부 몰드 옥사이드층은 TEOS 절연막인 것을 특징으로 하는 커패시터 하부 전극 형성 방법.
  11. 제8항에 있어서,
    상기 희생 산화막은 원자층 증착 방법에 의해 증착되는 것을 특징으로 하는 커패시터 하부 전극 형성 방법.
  12. 제8항에 있어서,
    상기 도전막은 티타늄(Ti) 또는 질화티타늄(TiN)으로 이루어지는 것을 특징으로 하는 커패시터 하부 전극 형성 방법.
  13. 제8항에 있어서,
    상기 마스크는 아모포스 카본 레이어(ACL)이며, 상기 아모포스 카본 레이어는 증착에 의해 형성되는 것을 특징으로 하는 커패시터 하부 전극 형성 방법.
  14. 제8항에 있어서,
    상기 마스크는 폴리실리콘이 증착됨에 의해 형성되는 것을 특징으로 하는 커패시터 하부 전극 형성 방법.
  15. 제8항에 있어서,
    상기 마스크는 SiON이 증착됨에 의해 형성되는 것을 특징으로 하는 커패시터 하부 전극 형성 방법.
  16. 반도체 메모리 소자의 커패시터 하부 전극 형성 방법에 있어서:
    반도체 기판 상에 상기 커패시터 하부 전극 형성을 위한 하부 구조가 형성되는 단계;
    상기 하부 구조 상에 식각의 범위를 제한하기 위하여 SiN으로 식각 스토퍼가 적층되는 단계;
    상기 식각 스토퍼의 상부에 몰드 옥사이드층이 적층되는 단계;
    사진 및 식각 공정에 의해 상기 몰드 옥사이드층에서 상기 식각 스토퍼까지 연장된 복수 개의 식각 홀이 실린더 구조로 형성되어지고, 상기 복수 개의 식각 홀의 전 표면에 도전막이 형성되는 단계;
    상기 도전막의 전 표면에 희생 산화막이 증착되는 단계;
    상기 몰드 옥사이드층의 상부가 노출되도록 하기 위하여 상기 도전막의 상부가 식각되는 단계;
    상기 몰드 옥사이드층의 상부 및 상기 도전막의 상부 및 상기 희생 산화막의 상부에 마스크가 형성되는 단계;
    상기 몰드 옥사이드층의 상부에 형성된 마스크가 식각되는 단계;
    상기 마스크를 식각 마스크로 하여 상기 몰드 옥사이드층이 식각되는 단계;
    상기 희생 산화막의 상부에 형성된 마스크가 식각되는 단계; 및
    상기 홀에 증착된 희생 산화막이 식각되는 단계를 포함하는 것을 특징으로 하는 커패시터 하부 전극 형성 방법.
  17. 제16항에 있어서,
    상기 몰드 옥사이드층은 BPSG 절연막 및 TEOS 절연막을 포함하며, 상기 TEOS절연막은 상기 BPSG 절연막의 상부에 적층되어지는 것을 특징으로 하는 커패시터 하부 전극 형성 방법.
  18. 제16항에 있어서,
    상기 마스크는 아모포스 카본 레이어(ACL)이며, 상기 아모포스 카본 레이어는 증착에 의해 형성되는 것을 특징으로 하는 커패시터 하부 전극 형성 방법.
  19. 제16항에 있어서,
    상기 마스크는 폴리실리콘 혹은 SiON이 증착됨에 의해 형성되는 것을 특징으로 하는 커패시터 하부 전극 형성 방법.
  20. 제16항에 있어서,
    상기 도전막은 티타늄 또는 질화 티타늄인 것을 특징으로 하는 커패시터 하부 전극 형성 방법.
KR1020040099082A 2004-11-30 2004-11-30 커패시터 하부 전극 형성 방법 KR100587693B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040099082A KR100587693B1 (ko) 2004-11-30 2004-11-30 커패시터 하부 전극 형성 방법
US11/282,193 US7629262B2 (en) 2004-11-30 2005-11-18 Method of forming a lower electrode of a capacitor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040099082A KR100587693B1 (ko) 2004-11-30 2004-11-30 커패시터 하부 전극 형성 방법

Publications (2)

Publication Number Publication Date
KR20060060176A KR20060060176A (ko) 2006-06-05
KR100587693B1 true KR100587693B1 (ko) 2006-06-08

Family

ID=36567877

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040099082A KR100587693B1 (ko) 2004-11-30 2004-11-30 커패시터 하부 전극 형성 방법

Country Status (2)

Country Link
US (1) US7629262B2 (ko)
KR (1) KR100587693B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7563688B2 (en) * 2006-02-24 2009-07-21 Hynix Semiconductor Inc. Method for fabricating capacitor in semiconductor device
US8388851B2 (en) 2008-01-08 2013-03-05 Micron Technology, Inc. Capacitor forming methods
CN102803017B (zh) * 2010-02-04 2016-04-20 实耐宝公司 用户界面中的嵌套控件
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US8946043B2 (en) 2011-12-21 2015-02-03 Micron Technology, Inc. Methods of forming capacitors
US8652926B1 (en) 2012-07-26 2014-02-18 Micron Technology, Inc. Methods of forming capacitors
US11688611B2 (en) * 2020-07-20 2023-06-27 Nanya Technology Corporation Method for manufacturing a capacitor

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5240871A (en) * 1991-09-06 1993-08-31 Micron Technology, Inc. Corrugated storage contact capacitor and method for forming a corrugated storage contact capacitor
US5266512A (en) * 1991-10-23 1993-11-30 Motorola, Inc. Method for forming a nested surface capacitor
US5763286A (en) 1994-09-14 1998-06-09 Micron Semiconductor, Inc. Process for manufacturing a DRAM capacitor having an annularly-grooved, cup-shaped storage-node plate which stores charge on inner and outer surfaces
US6211009B1 (en) * 1999-09-16 2001-04-03 Nec Electronics, Inc. Manufacturing a capacitor electrode in a semiconductor device
KR100482753B1 (ko) * 1999-11-09 2005-04-14 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
KR100331568B1 (ko) * 2000-05-26 2002-04-06 윤종용 반도체 메모리 소자 및 그 제조방법
US6818936B2 (en) 2002-11-05 2004-11-16 Taiwan Semiconductor Manufacturing Company Scaled EEPROM cell by metal-insulator-metal (MIM) coupling
US20040125472A1 (en) * 2002-12-12 2004-07-01 R. Todd Belt Actuated deformable membrane mirror
JP4470144B2 (ja) * 2003-03-19 2010-06-02 エルピーダメモリ株式会社 半導体集積回路装置の製造方法
KR100566300B1 (ko) * 2003-06-25 2006-03-30 주식회사 하이닉스반도체 반도체소자의 캐패시터 하부전극 형성 방법
KR100548999B1 (ko) * 2003-10-28 2006-02-02 삼성전자주식회사 수직으로 연장된 배선간 엠아이엠 커패시터를 갖는로직소자 및 그것을 제조하는 방법
KR100568733B1 (ko) * 2004-02-10 2006-04-07 삼성전자주식회사 개선된 구조적 안정성을 갖는 캐패시터와 그 제조 방법 및이를 포함하는 반도체 장치와 그 제조 방법

Also Published As

Publication number Publication date
KR20060060176A (ko) 2006-06-05
US7629262B2 (en) 2009-12-08
US20060115946A1 (en) 2006-06-01

Similar Documents

Publication Publication Date Title
US5403767A (en) Methods for manufacturing a storage electrode of DRAM cells
JP3720434B2 (ja) 高誘電率の材料を用いたキャパシタ及びその製造方法
KR100408742B1 (ko) 집적회로소자의 캐패시터 및 그 제조방법
US6717196B2 (en) Ferroelectric memory device
JP2000049304A (ja) 高集積ｄｒａｍセルキャパシタ及びその製造方法
KR100287187B1 (ko) 반도체소자의 커패시터 및 그 제조방법
JPH0821695B2 (ja) 高集積半導体メモリ装置及びその製造方法
JP3977633B2 (ja) 半導体素子のシリンダ型キャパシタの製造方法
JPH10173154A (ja) 半導体メモリ装置のキャパシタ及びその製造方法
US7629262B2 (en) Method of forming a lower electrode of a capacitor
JPH11345944A (ja) Ｄｒａｍセルキャパシタ及びその製造方法
KR20010113324A (ko) 반도체 소자의 캐패시터 제조 방법
KR100534100B1 (ko) 콘택 플러그의 상부 측벽을 노출시켜 전하저장전극을형성하는 반도체 소자의 제조 방법들
US6030866A (en) Method of manufacturing a capacitor
US6225184B1 (en) Semiconductor device manufacturing method
KR100418586B1 (ko) 반도체소자의 제조방법
TW200411944A (en) Capacitor and method for fabricating the same
KR100665838B1 (ko) 커패시터의 스토리지 전극과 그의 제조방법
KR100685674B1 (ko) 캐패시터의 제조 방법
KR0151058B1 (ko) 강유전체 커패시터 및 그 제조방법
KR100464938B1 (ko) 폴리실리콘 플러그 구조를 사용한 반도체 소자의 캐패시터형성방법
KR100677769B1 (ko) 캐패시터 및 그 제조 방법
KR100948092B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR100445067B1 (ko) 반도체 소자 제조방법
KR100624695B1 (ko) 반도체 장치의 캐패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150601

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160531

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190530

Year of fee payment: 14