KR100665838B1 - 커패시터의 스토리지 전극과 그의 제조방법 - Google Patents

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KR100665838B1
KR100665838B1 KR1020040099688A KR20040099688A KR100665838B1 KR 100665838 B1 KR100665838 B1 KR 100665838B1 KR 1020040099688 A KR1020040099688 A KR 1020040099688A KR 20040099688 A KR20040099688 A KR 20040099688A KR 100665838 B1 KR100665838 B1 KR 100665838B1
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Abstract

본 발명은 반도체 소자와 그의 제조방법에 관한 것으로서, 더 구체적으로 디램 소자의 커패시터의 스토리지 전극 및 커패시터의 스토리지 전극을 제조하는 방법에 관한 것이다. 본 발명에 의한 커패시터의 스토리지 전극은 반도체 기판 상의 절연막을 관통하는 콘택 플러그를 통하여 트랜지스터의 소오스 영역과 접촉되며 절연막 상에 정의된 스토리지 전극 형성영역 내에 콘캐이브 구조로 형성된 제 1 금속막과, 상기 제 1 금속막 상에 설정된 두께로 형성되며 후속 열처리 공정에 의하여 비정질에서 결정질 상태로 변화된 폴리실리콘 층, 그리고 상기 폴리실리콘 층 상에 설정된 두께로 형성된 제 2 금속막으로 구성됨을 특징으로 한다.
디램, 커패시터, 하부 전극, 스토리지 전극, 식각액

Description

커패시터의 스토리지 전극과 그의 제조방법 {Storage electrode of capacitor and fabricating method thereof}
도 1 내지 도 4는 종래의 콘캐이브 구조 커패시터의 스토리지 전극 제조방법을 차례로 설명하기 위한 공정단면도들
도 5 내지 도 6은 종래의 커패시터의 스토리지 전극 제조방법에 의하여 발생되는 문제점을 설명하기 위한 도면들
도 7은 스토리지 전극이 기울어져 리닝 홀(leaning hall) 현상이 발생된 모습을 나타낸 사진
도 8은 골뱅이 디펙트 현상에 의하여 하부 주형막에 공동이 생긴 모습을 나타낸 사진
도 9는 본 발명에 의한 커패시터의 스토리지 전극의 구조를 나타낸 단면도
도 10a에서 도 10e는 본 발명의 일실시예에 의한 도 9의 커패시터의 스토리지 전극의 제조방법을 나타낸 공정 단면도들
<도면의 주요부분에 대한 부호의 설명>
202 : 절연막 204 : 콘택 플러그
206 : 하부 주형막 208 : 식각저지막
210 : 상부 주형막 212 : 스토리지 전극 홀
216 : 스토리지 전극막 216a : 질화 티타늄막
216b : 폴리실리콘 층 216c : 질화 티타늄막
216s : 스토리지 전극 217 : TiSix층(예를 들면, TiSi2층)
218 : 희생산화막
본 발명은 반도체 소자와 그의 제조방법에 관한 것으로서, 더 구체적으로 디램 소자의 커패시터의 스토리지 전극 및 커패시터의 스토리지 전극을 제조하는 방법에 관한 것이다.
디램 기억소자는 정보를 저장하는 셀(Cell)들의 집합체인 셀 어레이(Cell Array)와 정보를 외부에 정확하고 빠르게 전달하여 주는 주변 회로(Peripheral Circuit)로 구성된다. 디램 기억소자의 기억 셀은 스위치 기능을 하는 트랜지스터와 정보를 저장하는 커패시터로 구성된다. 따라서, 반도체 메모리 소자인 디램에 있어서 중요한 요소가 되는 것은 정보를 저장하는 셀 커패시터의 정전용량이다. 따라서, 소자의 고집적화와 반도체 공정기술의 발전에 따른 최소 선폭의 감소로 작은 면적에 극대화된 정전용량을 갖는 커패시터를 집적하는 방법이 디램에 있어서 핵심 기술이 되었다.
커패시터의 정전 용량은 유전막의 유전율(permittivity) 및 커패시터 전극들의 면적에 비례하고, 커패시터 전극 사이의 간격에 반비례한다. 이에 따라, 상기 커패시터의 정전 용량을 최대화하기 위해서는, 상기 커패시터 전극 사이의 면적을 늘리고, 상기 커패시터 전극 사이의 간격을 줄이고, 고유전율을 갖는 물질막을 커패시터 유전막으로 사용해야 한다.
이러한 디램 소자의 고집적화에 따른 디자인 룰의 감소로 공정상의 오정렬 및 공정 마진 부족으로 인해 서로 다른 셀의 스토리지 전극(하부전극) 간에 브리지(Bridge)가 발생된다. 상기 브리지는 트윈 비트(Twin Bit) 또는 멀티 비트(MultiBit)불량의 원인이 되기 때문에 고집적 디램을 구현하는데 걸림돌이 되고 있다. 특히, 스택 셀(Stack Cell)구조에서 상기 브리지 문제는 스토리지 전극(하부전극)간의 간격과 반비례하는데, 다시 말해서, 이 간격을 확대하면 상기 스토리지 전극(하부전극)간의 브리지 발생을 감소시킬 수 있지만 반대로 가용할 수 있는 스토리지 전극(하부전극)의 표면적이 줄어들고 결과적으로 커패시터의 정전용량이 감소한다. 최근 이러한 문제점을 보완하는 방법으로 콘캐이브(Concave)구조가 제시되었다. 상기 콘캐이브 구조는 박스형과 실린더형으로 나누어진다.
도 1 내지 도 4는 종래의 콘캐이브 구조 커패시터의 스토리지 전극 제조방법을 차례로 설명하기 위한 공정단면도들이다.
도 1을 참조하면, 소자분리막(미도시)과 트랜지스터(미도시)가 형성된 반도체 기판(100) 상에 절연막(102)을 형성한다. 상기 절연막(102)은 실리콘 산화막, 실리콘 산화질화막, PSG(PhosphoSilicate Glass)막, USG(UndoppedSilicate Glass)막, BSG(BoroSilicate Glass)막, BPSG(BoroPhosphoSilicate Glass)막, PE-TEOS(Plasma Enhanced TetraEthylOthoSilicate Glass)막, TEOS막 또는 이들의 조합막일 수 있다. 이어서 상기 트랜지스터의 소오스 영역(미도시)과 접촉되는 콘택 플러그(104)를 상기 절연막(102)을 관통하여 형성한다. 이어서, 상기 콘택 플러그(104)가 형성된 결과물 전면에 하부 주형막(106), 식각저지막(108) 및 상부 주형막(110)을 형성한다. 상기 상부 주형막(110)은 실리콘 산화막으로 형성하되, P-TEOS 또는 SOG계열의 물질막 등과 같이 산화막 식각 레서피에서 식각속도가 빠른 물질막으로 형성한다. 계속해서, 상기 상부 주형막(110), 상기 식각저지막(108) 및 상기 하부 주형막(106)을 차례로 패터닝하여 상기 콘택 플러그(104)가 노출되는 스토리지 전극 홀(112)을 형성한다.
도 2를 참조하면, 상기 스토리지 전극 홀(112)이 형성된 결과물 전면에 스토리지 전극막(116) 및 희생산화막(118)을 형성한다. 상기 스토리지 전극막(116)은 금속막 또는 금속질화막일 수 있다. 보다 구체적으로, 상기 금속막은 티타늄막일 수 있으며, 상기 금속질화막은 질화 티타늄막일 수 있다. 그리고, 상기 희생산화막(118)은 실리콘 산화막, 실리콘 산화질화막, PSG막, BSG막, BPSG막, TEOS막, PE-TEOS막, SOG(Spin On Glass)막, 감광막 또는 이들의 조합막일 수 있다.
여기서 상기 스토리지 전극막(116)의 증착시 상기 스토리지 전극막(116)과 상기 콘택 플러그(104) 사이에 얇은 TiSix층(예를 들면, TiSi2층)(117)을 형성하여 상기 스토리지 전극막(116)과 상기 콘택 플러그(104)의 접착력을 높인다.
도 3을 참조하면, 상기 스토리지 전극 홀(112)을 매립하는 희생산화막(118)을 형성한 후 스토리지 전극에 대한 노드분리 공정이 진행된다. 먼저, 상기 상부 주형막(110)이 노출될 때까지 상기 희생산화막(118) 및 상기 스토리지 전극막(116)을 평탄화 식각함으로써, 셀 단위로 스토리지 전극(116s)을 분리한다. 여기서, 상기 스토리지 전극(116s)은 상기 스토리지 전극막(116)이 형성된 형태에 따라 실린더형 또는 박스형 구조일 수 있다. 다시 말해서, 상기 스토리지 전극홀(112) 내부를 스토리지 전극막(116)으로 완전히 채울 경우에는 박스형 구조를 갖는 스토리지 전극(116s)이 형성되고, 상기 스토리지 전극홀(112)의 내벽을 스토리지 전극막(116)으로 콘포말하게 덮을 경우에는 실린더형 구조를 갖는 스토리지 전극(116s)이 형성되는 것이다. 계속해서, 실린더형 구조를 갖는 스토리지 전극(116s)의 실린더 내에 잔존하는 상기 희생산화막(118)을 습식식각 방법으로 제거하여, 상기 스토리지 전극(116s)의 내벽을 노출시킨다.
도 4를 참조하면, 상기 상부 주형막(110)을 등방성 식각하여 상기 식각저지막(108)을 노출시킴과 동시에, 상기 스토리지 전극(116s)의 외벽을 노출시킨다.
삭제
이어서, 상기 스토리지 전극(116s)의 외벽이 노출된 결과물 전면에 커패시터 유전막(120)을 콘포말하게 형성하는 등 커패시터 제조를 위한 후속공정을 실시한다.
도 5 내지 도 8은 종래의 커패시터의 스토리지 전극 제조방법에 의하여 발생되는 문제점을 설명하기 위한 도면들이다.
도 5 내지 도 8을 참조하면, 실린더형 구조를 갖는 스토리지 전극(116s)의 실린더 내에 잔존한 상기 희생산화막(118)은 습식식각 방법으로 제거한다. 또한, 셀 단위로 스토리지 전극(116s)을 분리한 후, 상기 스토리지 전극(116s)을 둘러싸고 있는 상기 상부 주형막(도 3의 참조부호 110)을 습식식각을 사용한 등방성 식각 방법으로 제거한다.
그러나, 스토리지 전극(116s)의 실린더 내에 잔존하는 상기 희생산화막(118)이나 상기 상부 주형막(110)을 습식식각 공정으로 제거하는 동안에 식각액(e)이 스토리지 전극(116s)의 그레인 바운더리를 통하여 침투한다. 그로 인해 상기 TiSix층(예를 들면, TiSi2층)(117)에 도달하게 되어 상기 TiSix층(예를 들면, TiSi2층)(117)을 식각하게 된다.
또한, 상기 스토리지 전극(116s)과 상기 식각저지막(108) 사이의 계면으로 식각액(e)이 침투하여 상기 식각저지막(108) 하부에 존재하는 하부 주형막(106)을 식각하게 된다.
그리고 식각액(e)이 상기 스토리지 전극(116s)으로 침투하여, 상기 스토리지 전극(116s)과 상기 콘택 플러그(104) 사이에서 갈바닉 반응이 일어나게 된다. 그리하여 상기 콘택 플러그(104)의 일부가 부식되어 공동이 생기게 된다. 이와 같은 현상을 골뱅이 형태의 결함이라고 하여 흔히 당업자들은 골뱅이 디펙트(Snail defect)라 하기도 한다.
또한 식각액(e)이 상기 스토리지 전극(116s)으로 침투하여 상기 절연막(102)을 식각할 수 있다.
도 6에 도시된 것과 같이, 일반적으로, 제한된 면적에서 커패시터의 용량을 극대화시키기 위하여 스토리지 전극(116s)의 높이는 그 폭에 비하여 매우 높게 형성한다. 따라서, 상기 하부 주형막(106)은 높은 종횡비를 갖는 스토리지 전극(116s)이 쓰러지지 않도록 상기 스토리지 전극(116s) 하부를 지지하는 기능을 한다. 그러나, 상기 희생산화막(118)과 상부 주형막(110)을 제거하는 동안 침투된 식각액에 의해 상기 하부 주형막(106) 및 상기 절연막(102)이 식각되었을 경우, 도시된 것과 같이 상기 스토리지 전극(116s)이 쓰러져 스토리지 전극들(116s) 간에 브릿지가 발생하여 트윈 비트 또는 멀티 비트 불량을 유발할 수 있다.
또한 상기와 같은 상기 희생산화막(118)과 상부 주형막(110) 제거단계에서의 상기 하부 주형막(106) 및 상기 절연막(102)의 식각 공정으로 인해, 상기 스토리지 전극(116s)이 상기 하부 주형막(106) 및 상기 절연막(102)으로부터 뜯기는 리프트업(lift up) 현상을 유발할 수도 있고, 노드분리 공정을 통하여 형성된 스토리지 전극(116s)의 구조가 커패시터 유전막 형성단계 또는 커패시터 유전막의 열처리 단계에서 변형되도록 할 수도 있다. 다시 말해, 상기 희생산화막(118)과 상부 주형막(110) 제거단계에서 실시되는 상기 하부 주형막(106)과 상기 절연막(102)의 식각 공정이 과도한 경우에는 스토리지 전극(116s)과 상기 하부 주형막(106) 및 상기 절연막(102)의 경계가 완전히 분리됨으로써 스토리지 전극(116s)이 뜯기는 리프트 업 현상이 발생할 수 있다. 그리고, 상기 희생산화막(118)과 상부 주형막(110) 제거단계에서 실시되는 상기 하부 주형막(106)과 상기 절연막(102)의 식각 공정이 리프트 업 현상을 일으킬 정도로 과도하지는 않더라도, 상기 식각액(e)을 이용하여 상기 하부 주형막(106)과 상기 절연막(102)을 식각하는 과정에서 형성되는 공동으로 인하여, 후속하는 커패시터 유전막 형성단계 또는 커패시터 유전막의 열처리 단계에서 커패시터의 스토리지 전극의 구조가 변형될 우려가 있다.
또한, 최근에는 반도체 메모리 소자의 집적도가 증가함에 따라, 단위셀의 피치(pitch)가 감소하고 있다. 이에 따라, 스토리지 전극(116s)의 두께는 점점 얇아지고 있다. 그런데, 스토리지 전극홀(112)의 측벽에 형성되는 스토리지 전극(116s)이 더욱 더 얇아진다는 것은, 결국 하부 주형막(106)으로의 희생산화막(118) 제거용 식각액(e)의 침투와 상기 절연막(102)으로의 식각액(e)의 침투가 더욱 용이해진다는 것을 의미한다. 따라서, 스토리지 전극(116s)과 상기 하부 주형막(106) 및 상기 절연막(102)과의 경계에서 발생되는 상기와 같은 문제를 해결할 수 있는 기술적 수단이 제공되지 않는다면, 반도체 메모리 소자의 집적도가 증가할수록 스토리지 전극(116s)과 상기 절연막(102) 및 하부 주형막(106)의 경계에서 발생되는 문제는 더욱 심각해질 것은 자명하다.
삭제
도 7 및 도 8은 상기 골뱅이 디펙트 현상이 발생한 커패시터의 스토리지 전극을 나타낸 사진이다. 구체적으로, 도 7은 스토리지 전극이 기울어져 리닝 홀(leaning hall) 현상이 발생된 모습을 나타낸 사진이고, 도 8은 골뱅이 디펙트 현상에 의하여 하부 주형막에 공동이 생긴 모습을 나타낸 사진이다.
상기 도면들에서 보여지는 리닝 홀 현상에 기인하여 커패시터의 스토리지 전극의 불량이 초래될 경우, 이는 반도체 메모리 소자의 수율 증가에 있어서 저해 요소로 작용하게 된다. 그러므로, 본 분야에서는 이러한 리닝 홀 현상을 방지하기 위한 해결책이 절실히 요구되고 있다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결할 수 있는 반도체 소자와 그 제조 방법을 제공함에 있다.
본 발명의 또 다른 목적은 높은 종횡비를 갖는 스토리지 전극이 쓰러지는 것을 방지 할 수 있는 커패시터의 스토리지 전극과 그의 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 하부 주형막의 과도 식각을 방지할 수 있는 커패시터의 스토리지 전극과 그의 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 스토리지 전극들간에 발생하는 브릿지를 방지할 수 있는 커패시터의 스토리지 전극과 그의 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 골뱅이 디펙트 형상을 방지할 수 있는 커패시터의 스토리지 전극과 그의 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 개선된 콘캐이브 구조의 커패시터의 스토리지 전극과 그의 제조방법을 제공하는데 있다.
상기한 목적들을 달성하기 위하여, 본 발명의 실시 예적 양상(aspect)에 따른 커패시터의 스토리지 전극은, 반도체 기판 상의 절연막을 관통하는 콘택 플러그를 통하여 트랜지스터의 소오스 영역과 접촉되며 절연막 상에 정의된 스토리지 전극 형성영역 내에 콘캐이브 구조로 형성된 제 1 금속막과, 상기 제 1 금속막 상에 설정된 두께로 형성되며 후속 열처리 공정에 의하여 비정질에서 결정질 상태로 변화된 폴리실리콘 층, 그리고 상기 폴리실리콘 층 상에 설정된 두께로 형성된 제 2 금속막으로 구성됨을 특징으로 한다.
본 발명의 실시 예적 양상(aspect)에 따른 바람직한 콘캐이브 구조를 갖는 커패시터의 스토리지 전극을 제조하는 방법은, 반도체 기판 상의 절연막 상에 형성된 주형막들을 패터닝하여 상기 절연막을 관통하는 콘택 플러그 상부를 노출시키는 개구부를 갖는 스토리지 전극 홀을 형성한 이후에, 상기 스토리지 전극 홀의 상부에 제 1 금속막/비정질 폴리실리콘 층/제 2 금속막을 차례로 형성하여 3개의 층으로 구성된 스토리지 전극용 막을 형성하는 단계, 상기 스토리지 전극용 막에 대한 습식식각 공정 이후에 형성된 상기 스토리지 전극을 열처리하여 상기 비정질 폴리실리콘 층을 결정화시켜주는 단계 포함하는 이루어짐을 특징으로 한다.
이하 첨부한 도면들을 참조로 본 발명의 바람직한 실시 예가 상세히 설명될 것이다. 실시 예에서의 설명들은 본 발명이 속하는 기술분야의 통상의 지식을 가지는 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도 없이 예를 들어 도시되고 한정된 것에 불과하므로, 그러한 설명들이 본 발명의 범위를 제한하는 용도로 사용되어서는 아니 됨은 명백하다.
도 9는 본 발명에 의한 커패시터의 스토리지 전극의 구조를 나타낸 단면도이다.
도 9에 도시된 바와 같이, 본 발명에 의한 커패시터의 스토리지 전극의 구조는 반도체 기판(200) 상의 절연막(202)을 관통하는 콘택 플러그(204)를 통하여 트랜지스터의 소오스 영역(미도시)과 접촉되며, 절연막 상에 정의된 스토리지 전극 형성영역 내에 콘캐이브 구조로 형성된 제 1 금속막(216a)과, 상기 제 1 금속막 상에 설정된 두께로 형성되며 후속 열처리 공정에 의하여 비정질에서 결정질 상태로 변화된 폴리실리콘 층(216b), 그리고 상기 폴리실리콘 층 상에 설정된 두께로 형성된 제 2 금속막(216c)으로 구성되어 있다.
도 10a에서 도 10e는 본 발명의 일실시예에 의한 도 9의 커패시터의 스토리지 전극의 제조방법을 나타낸 공정 단면도들이다.
도 10a를 참조하면, 소자분리막(미도시)과 트랜지스터(미도시)가 형성된 반도체 기판(200) 상에 절연막(202)을 형성한다. 이어서 상기 트랜지스터의 소오스 영역(미도시)과 접촉되는 콘택 플러그(204)를 상기 절연막(202)을 관통하여 형성한다. 이어서, 상기 콘택 플러그(204)가 형성된 결과물 전면에 하부 주형막(206), 식각저지막(208) 및 상부 주형막(210)을 차례로 형성한다. 여기서, 상기 상부 주형막(210)은 실리콘 산화막으로 형성하되, P-TEOS도는 SOG계열의 물질막 등과 같이 산화막 식각 레서피에서 식각속도가 빠른 물질막으로 형성하는 것이 바람직하다. 계속해서, 상기 상부 주형막(210), 상기 식각저지막(208) 및 상기 하부 주형막(206)을 차례로 패터닝하여 상기 콘택 플러그(204)를 노출시키는 스토리지 전극 홀(212)을 형성한다.
도 10b를 참조하면, 상기 스토리지 전극 홀(212)이 형성된 결과물 전면에 스토리지 전극막(216)을 형성한다.
상기 스토리지 전극막(216) 형성시, 상기 스토리지 전극막(216)과 상기 콘택 플러그(204)사이에 얇은 TiSix층(예를 들면, TiSi2층)(217)을 형성시킨다.
이어서 상기 스토리지 전극막(216)을 형성하기 위하여 먼저, 티타늄 실리사이드가 얇게 깔린 질화 티타늄막(Ti/TiN)(216a)을 증착시킨다. 그리고 상기 질화 티타늄막(Ti/TiN)(216a) 상부에 폴리실리콘 층(216b)을 증착시킨다. 여기서 상기 폴리실리콘 층(216b)은 프로세스 챔버내에 실란(SiH4) 가스를 흘려주고, 상기 실란(SiH4) 가스를 열분해시킴에 의해 형성한다. 이때, 상기 폴리실리콘 층(216b)은 350℃~530℃의 저온분위기하에서 증착시켜, 비정질 상태로 증착되도록 한다. 또한 상기 폴리실리콘 층(216b)의 두께는 100Å이하, 예컨대 50Å~100Å 두께로 증착하는 것이 바람직하다.
계속해서, 상기 폴리실리콘 층(216b)의 상부에 다시 질화 티타늄막(TiN)(216c)을 증착시킨다. 이때 상기 폴리실리콘층(216b)의 상부와 하부에 증착되는 질화 티타늄막, 즉 질화 티타늄막(Ti/TiN)(216a) 및 질화 티타늄막(TiN)(216c)의 두께의 합이 350Å이 넘지 않도록 한다. 왜냐하면, 스토리지 전극용으로 사용되는 질화 티타늄막의 경우에 그 두께가 400Å 이상이 되면 균열 등의 문제가 발생하기 때문이다. 따라서 상기 질화 티타늄막(Ti/TiN)(216a), 폴리실리콘 층(216b) 및 질화 티타늄막(TiN)(216c)의 3개층으로 이루어진 상기 스토리지 전극용 막(216)의 총 두께는 100Å~400Å이 되도록 증착함이 바람직하다.
도 10c를 참조하면, 상기 스토리지 전극용 막(216)의 상부에 희생산화막(218)을 형성한다.
도 10d를 참조하면, 상기 스토리지 전극 홀(212)을 매립하는 희생산화막(218)을 형성한 후 스토리지 전극에 대한 노드분리 공정이 진행된다. 먼저, 상기 상부 주형막(210)이 노출될 때까지 상기 희생산화막(218) 및 상기 스토리지 전극용 막(216)을 평탄화 식각함으로써, 셀 단위로 스토리지 전극(216s)을 분리한다.
계속해서, 실린더형 구조를 갖는 스토리지 전극(216s)의 실린더 내에 잔존한 상기 희생산화막(218)을 습식식각 방법을 사용하여 제거하여, 상기 스토리지 전극(216s)의 내벽이 노출된다. 상기 습식식각시 식각액은 LAL임이 바람직하다.
여기서 상기 비정질의 폴리실리콘 층(216b)은 식각액에 대한 식각 저지막의 역할을 하게된다. 따라서 상기 식각액(e)이 스토리지 전극(216s)의 그레인 바운더리를 통하여 침투하는 것을 방지하여 TiSix층(예를 들면, TiSi2층)(217)을 식각하게 되는 것을 방지할 수 있다. 또한 상기 스토리지 전극(216s)과 상기 식각저지막(208) 사이의 계면을 통하여 상기 식각저지막(208) 하부에 존재하는 하부 주형막(206)으로 식각액(e)이 침투하여 상기 하부 주형막(206)을 식각하는 것을 방지할 수 있다.
그리고 식각액(e)이 상기 스토리지 전극(216s)으로 침투하여, 상기 스토리지 전극(216s)과 상기 콘택 플러그(204)사이에서 발생하는 갈바닉 반응에 의한 골뱅이 디펙트(Snail defect)를 방지할 수 있고, 식각액이 상기 스토리지 전극(216s)으로 침투하여 상기 절연막(202)을 식각하는 것을 방지할 수 있다.
도 10e를 참조하면, 상기 상부 주형막(210)을 등방성 식각하여 상기 식각저지막(208)을 노출시킴과 동시에, 상기 스토리지 전극(216s)의 외벽을 노출시킨다.
이후 550℃와 600℃ 사이에서 상기 스토리지 전극(216s)을 열처리하여주어 상기 비정질 상태의 폴리실리콘 층(216b)을 결정화시켜준다.
상기와 같이 폴리실리콘 층(216b)을 결정화시키는 이유는 폴리실리콘 층이 전극으로써의 역할도 할 수 있도록 하기 위함이다.
이어서, 상기 스토리지 전극(216s)의 외벽이 노출된 결과물 전면에 커패시터 유전막(220)을 콘포말하게 형성하는 등 후속의 커패시터 제조공정을 행한다.
본 발명의 실시예에 따른 커패시터의 스토리지 전극 및 커패시터의 스토리지 전극 제조방법은 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다.
상술한 바와 같이, 본 발명에 의하면 산화막 식각액이 스토리지 전극의 그레인 바운더리를 통하여 침투하여 TiSix층(예를 들면, TiSi2층)을 식각하게 되는 것을 방지할 수 있고, 스토리지 전극과 식각저지막 사이의 계면을 통하여 상기 식각저지막 하부에 존재하는 하부 주형막으로 식각액이 침투하여 상기 하부 주형막을 식각하는 것을 방지할 수 있다. 그리고 식각액의 상기 스토리지 전극으로의 침투에 의한 상기 스토리지 전극과 상기 콘택 플러그 사이에서 발생하는 갈바닉 반응에 의한 골뱅이 디펙트를 방지할 수 있다. 또한 식각액이 상기 스토리지 전극으로 침투하여 상기 절연막을 식각하는 것을 방지할 수 있다. 따라서 스토리지 전극이 쓰러지는 것을 방지 할 수 있고, 하부 주형막의 과도 식각을 방지할 수 있으며, 스토리지 전극들간에 발생하는 브릿지를 방지할 수 있다.

Claims (24)

  1. 반도체 기판 상의 절연막을 관통하는 콘택 플러그를 통하여 트랜지스터의 소오스 영역과 접촉되며, 절연막 상에 정의된 스토리지 전극 형성영역 내에 콘캐이브 구조로 형성된 제 1 금속막;
    상기 제 1 금속막 상에 설정된 두께로 형성되며, 후속 열처리 공정에 의하여 비정질에서 결정질 상태로 변화된 폴리실리콘 층; 그리고,
    상기 폴리실리콘 층 상에 설정된 두께로 형성된 제 2 금속막으로 구성됨을 특징으로 하는 콘캐이브 구조의 커패시터의 스토리지 전극.
  2. 제 1 항에 있어서,
    상기 제 1 금속막은 질화 티타늄막임을 특징으로 하는 콘캐이브 구조의 커패시터의 스토리지 전극.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 금속막은 질화 티타늄막임을 특징으로 하는 콘캐이브 구조의 커패시터의 스토리지 전극.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 비정질 폴리실리콘 층은 350℃~530℃의 온도범위에서 증착시킨 것임을 특징으로 하는 콘캐이브 구조의 커패시터의 스토리지 전극.
  6. 제 1 항에 있어서,
    상기 비정질 폴리실리콘 층은 실란(SiH4) 가스가 열분해 되어 형성된 것임을 특징으로 하는 콘캐이브 구조의 커패시터의 스토리지 전극.
  7. 제 1 항에 있어서,
    상기 폴리실리콘 층의 두께는 50Å~100Å임을 특징으로 하는 콘캐이브 구조의 커패시터의 스토리지 전극.
  8. 제 1 항에 있어서,
    상기 스토리지 전극의 두께는 100Å~400Å임을 특징으로 하는 콘캐이브 구조의 커패시터의 스토리지 전극.
  9. 제 1 항에 있어서,
    상기 후속 열처리 공정은 상기 스토리지 전극을 550℃와 600℃ 사이에서 열처리하여 상기 비정질 폴리실리콘 층을 결정화시키는 것을 특징으로 하는 콘캐이브 구조의 커패시터의 스토리지 전극.
  10. 콘캐이브 구조를 갖는 커패시터의 스토리지 전극을 제조하는 방법에 있어서:
    반도체 기판 상의 절연막 상에 형성된 주형막들을 패터닝하여 상기 절연막을 관통하는 콘택 플러그 상부를 노출시키는 개구부를 갖는 스토리지 전극 홀을 형성한 이후에, 상기 스토리지 전극 홀의 상부에 제 1 금속막/비정질 폴리실리콘 층/제 2 금속막을 차례로 형성하여 3개의 층으로 구성된 스토리지 전극용 막을 형성하는 단계;
    상기 스토리지 전극용 막 형성 후의 습식식각 공정 이후에 형성된 상기 스토리지 전극을 열처리하여 상기 비정질 폴리실리콘 층을 결정화시켜주는 단계 포함하 는 커패시터의 스토리지 전극 제조방법.
  11. 제 10 항에 있어서:
    상기 주형막들은 상기 콘택 플러그를 포함하는 상기 절연막 상에 하부 주형막, 식각저지막 및 상부 주형막이 차례로 형성되어 이루어진 것임을 특징으로 하는 커패시터의 스토리지 전극 제조방법.
  12. 제 10 항에 있어서:
    상기 스토리지 전극용 막 형성 후 상기 습식식각 공정 이전에 상기 스토리지 전극용 막의 상부에 희생산화막을 형성하는 단계와, 상기 주형막들의 최상부가 노출될 때까지 상기 희생산화막 및 상기 스토리지 전극용 막을 평탄화 식각하여 스토리지 전극을 분리하는 단계를 더 포함하여 구성됨을 특징으로 하는 커패시터의 스토리지 전극 제조방법.
  13. 제 12 항에 있어서:
    상기 평탄화 식각 후 잔존하는 희생산화막은 습식식각 방법을 사용하여 제거함을 특징으로 하는 커패시터의 스토리지 전극 제조방법.
  14. 반도체 기판 상의 절연막을 관통하는 콘택 플러그를 형성하는 단계;
    상기 콘택 플러그를 포함하는 절연막 상에 하부 주형막, 식각저지막 및 상부 주형막을 차례로 형성하는 단계;
    상기 상부 주형막, 상기 식각저지막 및 상기 하부 주형막을 차례로 패터닝하여 상기 콘택 플러그 상부를 노출시키는 개구부를 갖는 스토리지 전극 홀을 형성하는 단계;
    상기 스토리지 전극 홀의 상부에 제 1 금속막/비정질 폴리실리콘 층/제 2 금속막을 차례로 형성하여 3개의 층으로 구성된 스토리지 전극용 막을 형성하는 단계;
    상기 스토리지 전극용 막의 상부에 희생산화막을 형성하는 단계;
    상기 상부 주형막이 노출될 때까지 상기 희생산화막 및 상기 스토리지 전극용 막을 평탄화 식각하여, 스토리지 전극을 분리하는 단계;
    상기 평탄화 식각 이후에 잔존하는 희생산화막을 습식식각 방법을 사용하여 제거하는 단계;
    상기 상부 주형막을 등방성 식각하여 상기 식각저지막을 노출시킴과 동시에, 상기 스토리지 전극용 막의 외벽을 노출시켜 스토리지 전극을 형성하는 단계;및
    상기 스토리지 전극을 열처리하여 상기 비정질 폴리실리콘 층을 결정화시켜주는 단계를 포함하는 커패시터의 스토리지 전극 제조방법.
  15. 제 10항 또는 제 14항에 있어서,
    상기 제 1 금속막은 질화 티타늄막임을 특징으로 하는 커패시터의 스토리지 전극 제조방법.
  16. 제 10항 또는 제 14항에 있어서,
    상기 제 2 금속막은 질화 티타늄막임을 특징으로 하는 커패시터의 스토리지 전극 제조방법.
  17. 삭제
  18. 제 10항 또는 제 14항에 있어서,
    상기 비정질 폴리실리콘층은 350℃~530℃의 온도범위에서 증착시킨 것임을 특징으로 하는 커패시터의 스토리지 전극 제조방법.
  19. 제 10항 또는 제 14항에 있어서,
    상기 비정질 폴리실리콘층은 실란(SiH4) 가스가 열분해 되어 형성된 것임을 특징으로 하는 커패시터의 스토리지 전극 제조방법.
  20. 제 10항 또는 제 14항에 있어서,
    상기 폴리실리콘층의 두께는 50Å~100Å임을 특징으로 하는 커패시터의 스토리지 전극 제조방법.
  21. 제 10항 또는 제 14항에 있어서,
    상기 스토리지 전극의 두께는 100Å~400Å임을 특징으로 하는 커패시터의 스토리지 전극 제조방법.
  22. 제 12항 또는 제 14항에 있어서,
    상기 희생산화막을 습식식각 방법을 사용하여 제거하는 단계에서 식각액은 LAL임을 특징으로 하는 커패시터의 스토리지 전극 제조방법.
  23. 제 10항 또는 제 14항에 있어서,
    상기 스토리지 전극의 열처리를 550℃와 600℃ 사이에서 행하여 상기 비정질 폴리실리콘 층을 결정화시키는 것을 특징으로 하는 커패시터의 스토리지 전극 제조방법.
  24. 제 10항 또는 제 14항에 있어서,
    상기 3개의 층으로 구성된 스토리지 전극은 질화 티타늄막, 폴리실리콘층, 질화 티타늄막의 구조로 이루어짐을 특징으로 하는 커패시터의 스토리지 전극 제조방법.
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