CN114446928A - Mim电容器结构 - Google Patents

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Abstract

提供一种集成电路结构。该集成电路结构包括后段制程(BEOL)布线层，该后段制程布线层包括金属线以及在金属线之间的第一区域。该集成电路结构还包括形成在第一区域中的金属‑绝缘体‑金属(MIM)电容器。MIM电容器包括第一电极、形成在第一电极上的第一电介质层、形成在第一电介质层上的第二电极、形成在第二电极上的第二电介质层、形成在第二电介质层上的第三电极、形成在第三电极上的第三电介质层、形成在第三电介质层上的第四电极、将第一电极与第三电极电连接的第一金属互连、以及将第二电极与第四电极电连接的第二金属互连。

Description

MIM电容器结构
技术领域
本发明涉及电气、电子和计算机领域。特别地，本公开涉及具有不同板结构的金属-绝缘体-金属(metal-insulator-metal，MIM)电容器。
背景技术
通常，MIM电容器具有夹层结构，并且可以被描述为平行板电容器。电容器顶部金属(capacitor top metal，CTM)通过薄绝缘电介质层与电容器底部金属(capacitorbottom metal，CBM)分离。
金属-绝缘体-金属(MIM)电容器可以用于互补金属-氧化物-半导体(metal–oxide–semiconductor，CMOS)技术的高性能应用中。例如，MIM电容器已经用于功能电路，例如混合信号电路、模拟电路、射频(radio frequency，RF)电路、动态随机存取存储器(dynamic random access memory，DRAM)、嵌入式DRAM和逻辑操作电路。在片上系统(system-on-chip，SOC)应用中，用于不同功能电路的不同电容器必须集成在同一芯片上以用于不同目的。例如，在混合信号电路中，电容器被用作去耦电容器和高频噪声滤波器。对于DRAM和嵌入式DRAM电路，电容器被用于存储器存储。然而，对于RF电路，电容器被用在振荡器和相移网络中以用于耦合和/或旁路目的。对于微处理器，电容器可以用于去耦。半导体芯片的高频和低功率可能需要大量的去耦电容器。MIM电容器已经用于这些应用中的去耦。
发明内容
某些实施例涉及集成电路结构。该集成电路结构包括后段制程(back end ofline，BEOL)布线层，该后段制程布线层包括金属线以及在金属线之间的第一区域。该集成电路结构还包括在第一区域中形成的金属-绝缘体-金属(MIM)电容器。MIM电容器包括第一电极、形成在第一电极上的第一电介质层、形成在第一电介质层上的第二电极、形成在第二电极上的第二电介质层、形成在第二电介质层上的第三电极、形成在第三电极上的第三电介质层、形成在第三电介质层上的第四电极、将第一电极和第三电极电连接的第一金属互连、以及将第二电极电连接到第四电极的第二金属互连。
本公开的其他实施例涉及一种制造集成电路结构的方法。该方法包括形成后段制程(BEOL)布线层，该后段制程布线层包括金属线以及在金属线之间的第一区域。该方法还包括：通过形成第一电极、在第一电极上形成第一电介质层、在第一电介质层上形成第二电极、在第二电极上形成第二电介质层、在第二电介质层上形成第三电极、在第三电极上形成第三电介质层、在第三电介质层上形成第四电极、形成第一金属互连以将第一电极和第三电极电连接、以及形成第二金属互连以将第二电极电连接到第四电极，在第一区域中形成金属-绝缘体-金属(MIM)电容器。
上述发明内容并非旨在描述本公开的每个所示实施例或每种实施方式。
附图说明
本申请中包括的附图并入说明书中并形成说明书的一部分。它们示出了本公开的实施例，并且与说明书一起解释了本公开的原理。附图仅说明某些实施例，而不限制本公开。
图1A是示例半导体器件的截面图，示出了在金属线之间的空区域中使用伪电极。
图1B是图1A的示例半导体器件的平面图。
图2A是根据实施例的在金属线之间的空区域中的多板MIM电容器器件的底部电极的示例形状的平面图。
图2B是根据实施例的多板MIM电容器的底部电极的另一示例形状的平面图。
图2C是根据实施例的多板MIM电容器的底部电极的另一示例形状的平面图。
图3A是描绘了根据实施例的在制造工艺的中间阶段的多板MIM电容器器件的截面图。
图3B是根据实施例的图3A在附加制造操作之后的多板MIM电容器器件的截面图。
图3C是根据实施例的图3B在附加制造操作之后的多板MIM电容器器件的截面图。
图3D是根据实施例的图3C在附加制造操作之后的多板MIM电容器器件的截面图。
图3E是根据实施例的图3D在附加制造操作之后的多板MIM电容器器件的截面图。
图3F是根据实施例的图3E在附加制造操作之后的多板MIM电容器器件的截面图。
图3G是根据实施例的图3F在附加制造操作之后的多板MIM电容器器件的截面图。
图3H是根据实施例的图3G在附加制造操作之后的多板MIM电容器器件的截面图。
图3I是根据实施例的图3H在附加制造操作之后的多板MIM电容器器件的截面图。
图3J是根据实施例的图3I在附加制造操作之后的多板MIM电容器器件的截面图。
图3K是根据实施例的图3J在附加制造操作之后的多板MIM电容器器件的截面图。
图3L是根据实施例的图3K在附加制造操作之后的多板MIM电容器器件的截面图。
图3M是根据实施例的图3L在附加制造操作之后的多板MIM电容器器件的截面图。
图4是描绘了根据实施例的多板MIM电容器器件的截面图。
图5是描绘了根据实施例的多板MIM电容器器件的截面图。
应当理解，附图中的元件是为了简单和清楚而示出的。为了简单起见并且为了帮助理解所示实施例，可能没有示出在商业上可行的实施例中可能有用或必要的公知元件。
具体实施方式
本公开描述了金属-绝缘体-金属(MIM)电容器器件和制造MIM电容器器件的方法。具体而言，本公开描述了位于半导体器件的迹线金属线之间的区域中并且包括至少四个或五个MIM板(即，交替的金属和绝缘体层)的MIM电容器器件。
本文参照相关附图描述本公开的各种实施例。在不脱离本公开的范围的情况下，可以设计出替代实施例。注意，在以下描述和附图中的元件之间阐述了各种连接和位置关系(例如，上方、下方、相邻等)。除非另外指明，这些连接和/或位置关系可以是直接的或间接的，并且本公开不旨在在这方面进行限制。因此，实体的耦合可以指直接耦合或间接耦合，并且实体之间的位置关系可以是直接位置关系或间接位置关系。作为间接位置关系的一个例子，本说明书中提到在层“B”之上形成层“A”包括以下情况：其中一个或多个中间层(例如，层“C”)在层“A”与层“B”之间，只要层“A”和层“B”的相关特性和功能基本上不被(多个)中间层改变。
以下定义和缩写用于解释权利要求和说明书。如本文所用，术语“包含”、“包括”、“具有”、“含有”或其任何其它变型旨在涵盖非排他性的包括。例如，包括一系列要素的组合物、混合物、工艺、方法、制品或装置不一定仅限于那些要素，而是可以包括未明确列出的或此类组合物、混合物、工艺、方法、制品或装置固有的其他要素。
为了下文描述的目的，术语“上”、“下”、“右”、“左”、“竖直”、“水平”、“顶部”、“底部”及其派生词应涉及所描述的结构和方法，如附图中所定向的。术语“覆盖”、“在顶上”“在顶部上”、“定位在”或“定位在顶上”表示第一元件(诸如第一结构)存在于第二元件(例如第二结构)上，其中中间元件(诸如界面结构)可以存在于第一元件和第二元件之间。术语“直接接触”是指第一元件(例如第一结构)和第二元件(例如第二结构)在两个元件的界面处没有任何中间导电、绝缘或半导体层的情况下连接。应注意，术语“对…具有选择性”(诸如，例如，“第一元件对第二元件具有选择性”)意指第一元件可以被蚀刻，并且第二元件可以充当蚀刻停止层。
为了简洁起见，在此可能详细描述或可能不详细描述与半导体器件和集成电路(IC)制造有关的常规技术。此外，本文所述的各种任务和过程步骤可以被并入具有本文未详细描述的额外步骤或功能性的更综合程序或过程中。特别是，半导体装置和基于半导体的IC的制造中的各种步骤是公知的，因此为了简洁起见，许多常规步骤在不提供公知的工艺细节的情况下将在此仅简要提及或将被完全省略。
通常，用于形成将被封装到IC中的微芯片的各种工艺分为四个一般类别，即，膜沉积、去除/蚀刻、半导体掺杂和图案化/光刻。
沉积是将材料生长、涂覆或以其它方式转移到晶片上的任何工艺。可用的技术包括物理气相沉积(PVD)、化学气相沉积(CVD)、电化学沉积(ECD)、分子束外延(MBE)以及最近的原子层沉积(ALD)等。另一种沉积技术是等离子体增强化学气相沉积(PECVD)，其是一种使用等离子体内的能量来在晶片表面引发反应的工艺，否则该工艺将需要与常规CVD相关联的更高温度。在PECVD沉积期间的高能离子轰击还可以改善膜的电学和机械性能。
去除/蚀刻是从晶片去除材料的任何工艺。实例包括蚀刻工艺(湿法或干法)、化学机械平坦化(CMP)等。去除工艺的一个例子是离子束蚀刻(IBE)。通常，IBE(或研磨)是指干法等离子体蚀刻方法，其利用远程宽束离子/等离子体源，通过物理惰性气体和/或化学反应气体手段来去除衬底材料。与其它干法等离子体刻蚀技术类似，IBE具有诸如刻蚀速率、各向异性、选择性、均匀性、纵横比和衬底损伤最小化的益处。干法去除工艺的另一个例子是反应离子蚀刻(RIE)。通常，RIE使用化学反应等离子体来去除在晶片上沉积的材料。利用RIE，等离子体在低压(真空)下通过电磁场来生成。来自RIE等离子体的高能量离子攻击晶片表面并与其反应以去除材料。
半导体掺杂是通过掺杂例如晶体管源极和漏极(通常通过扩散和/或通过离子注入)来改变电特性。这些掺杂工艺之后是炉内退火或快速热退火(“RTA”)。退火用于激活注入的掺杂剂。导体(例如，多晶硅、铝、铜等)和绝缘体(例如，各种形式的二氧化硅、氮化硅等)的膜用于连接和隔离晶体管及其组件。半导体衬底的各个区域的选择性掺杂允许衬底的导电性随着电压的施加而改变。通过形成这些各种组件的结构，可以构建数百万个晶体管并将其布线在一起以形成现代微电子设备的复杂电路系统。
半导体光刻是在半导体衬底上形成三维浮雕(relief)图像或图案，用于随后将图案转移到衬底上。在半导体光刻中，图案由被称为光致抗蚀剂的光敏聚合物形成。为了构建构成晶体管的复杂结构和连接电路的数百万个晶体管的许多布线，重复多次光刻和蚀刻图案转移步骤。被印刷在晶片上的每个图案与先前形成的图案对准，并且逐渐地建立导体、绝缘体和选择性掺杂区域以形成最终器件。
现在转到与本公开的各方面更具体相关的技术的概述，一般而言，MIM电容器是指具有堆叠结构的电容器，例如包括底部电极、顶部电极以及它们之间的绝缘体。更具体地说，MIM电容器通常用于CMOS技术的高性能应用中。通常，MIM电容器具有夹层结构，并且可以被描述为平行板电容器。电容器顶部金属(CTM)通过薄绝缘电介质层与电容器底部金属(CBM)分离。两个平行板通常都由TiN形成，通过使用若干光刻光掩模步骤来对TiN进行图案化和蚀刻。薄绝缘电介质层通常由例如通过化学气相沉积(CVD)沉积的氧化硅、氮化硅或高K电介质材料(例如Al2O3、HfO2、ZrO2或它们的组合)制成。本发明的某些实施例描述了具有多于传统的三个极板(即，第一金属层、绝缘体层和第二金属层)的MIM电容器。例如，本发明的某些实施例描述了四个和五个极板的MIM电容器。
如本文所讨论的，半导体芯片的高频和低功率可能需要大量的去耦电容器。MIM电容器已经用于这些应用中的去耦。这些电容器会占据宝贵的芯片面积，并影响芯片的整体尺寸。
半导体晶片的某些区域(诸如在金属布线之间的金属填充形状区域)通常可以利用伪金属填充形状。这些伪金属填充形状不以任何方式对器件的性能有贡献，并且主要用于满足有效化学机械平坦化(CMP)、图案化和蚀刻的均匀金属密度要求。换句话说，如果存在具有少量金属物体的区域，则CMP性能会降低。在不满足均匀金属密度要求的情况下，可能发生金属凹陷和/或电介质侵蚀，这可能不期望地导致CMP(即，而不是平坦化)之后的表面形貌。本发明的某些实施例将MIM电容器设置在这些金属填充形状区域中，而不是使用伪金属填充形状。这样，在通常不起作用的区域中使用去耦电容器是有益的。此外，MIM电容器包括能够有助于满足CMP和其它工艺的均匀金属密度要求的金属层。
现在参考附图，其中相同的数字表示相同或相似的元件，首先参考图1A和1B，示出了包括伪电极106(即，金属填充形状)的示例半导体器件100。在该示例中，提供半导体晶片或衬底102。示出了半导体集成电路的若干后段制程(BEOL)布线层。在图1A的下部分中形成下层布线线路104和伪电极106。在下层布线线路104和伪电极106上形成覆盖层108。覆盖层108可以由例如AlN、SiN、SiCN、它们的组合或任何其它合适的电介质材料形成。在下覆盖层108上形成层间电介质层110，并且若干金属互连112向上延伸穿过电介质层110以接触上层布线线路114。在上层布线线路114上形成上覆盖层116。上覆盖层116可以由与下覆盖层116相同或相似的材料制成。因为伪电极106在半导体器件中不起作用，所以它们不与下布线线路(未示出)或上布线线路114连接。然而，如上所述，它们确实具有增加在有源金属线(例如，上层布线线路114、金属互连112和下层布线线路104的组合)之间的另外“空”区域中的金属密度的效果。这允许CMP工艺的性能的改进，但是伪电极106利用了半导体晶片上的宝贵空间。
现在参考图1B，该图示出了图1A所示的半导体器件100沿切割线A-A而截取的平面图。图1B示出了伪电极106的布置图案以及它们在相邻下层布线线路104之间的空区域中可以占据多少空间的一个示例。
现在参考图2A至图2C，根据某些实施例，示出了MIM电容器器件200的底部电极(或第一电极202)的若干示例形状。在这些图的每个图中，第一电极202具有不同的形状，其中具有不同图案的开口204。应当理解，第一电极202可以具有满足CMP的均匀金属密度要求并优化在整个半导体晶片衬底102上方的MIM电容器密度的任何合适的形状。
现在参考图3A至图3M，首先参考图3A，示出了说明制造四极板MIM电容器(MIMCap)器件300的方法的示例实施例。如图3A所示，提供了衬底302。在某些实施例中，衬底可以是沉积在不同BEOL层(未示出)上的层间电介质层。在图3A中，示出了在完成若干BEOL处理步骤(例如，蚀刻、沉积、金属填充、平坦化等)之后的示例半导体器件的第一(下)布线层304。在某些实施例中，形成MIMCAP器件300的第一电极306(或底部电极)，而不是如上文关于图1A和1B所描述的那样形成伪电极。如图3B所示，在第一布线层304、第一电极306和周围的层间电介质层或衬底302的顶上形成覆盖层或第一绝缘层308。该第一电极306是MIM电容器的最底部极板。覆盖层(或第一绝缘层308)可以由例如AlN、SiN、SiCN、它们的组合或任何其它合适的电介质材料形成。
现在参考图3C，在第一绝缘层308的顶部上形成金属板310。尽管图3C中未示出，金属板310最初可以通过厚金属板沉积工艺来形成，随后图案化所期望的形状。在某些实施例中，金属板310由TiN、TaN、Al或任何其它合适的电极材料中的至少一者构成。如图3C所示，金属板310的位置相对于第一电极306的位置稍微向左偏移。特别地，金属板310的右侧比第一电极306的右侧更靠左，并且金属板310的左侧也比第一电极306的左侧更靠左。在某些实施例中，金属板310可以与第一电极306对准。
现在参考图3D，在图3C中图案化金属板310之后，形成第一层间电介质层312以覆盖第一绝缘层308和金属板310的表面。然后，使用CMP工艺等来平坦化第一层间电介质层312的表面并暴露金属板310的上表面。
现在参考图3E，通过沉积和图案化工艺在金属板310上形成第二电极314。在某些实施例中，第二电极314的尺寸和位置与厚金属板310的尺寸和位置大致相同。还可以认为金属板310和第二电极314的组合实际上是MIMCAP器件300的第二电极。在某些实施例中，第二电极314由TiN、TaN或任何其它合适的电极材料构成。该第二电极314的材料可以与底下的金属板310的材料相同或不同。应当理解，在第二电极314的材料与底下的金属板310的材料相同的情况下，这两层可以在单个步骤中形成并且被认为是单层。
现在参照图3F，在晶片的整个表面上方保形地沉积第一高K电介质层316。保形的第一高K电介质层316包括高K电介质材料。通常，术语高K是指与二氧化硅相比具有高介电常数(κ，kappa)的材料。高K介电材料用于半导体制造工艺中，其中它们通常用于替代器件的二氧化硅栅极电介质或另一电介质层。因此，本文所用的术语高K是指具有远高于二氧化硅的介电常数的相对介电常数K的材料(例如，针对二氧化铪(HfO2)，介电常数κ＝25，而不是针对二氧化硅的介电常数为4)。合适的高K栅电介质材料的例子包括但不限于HfO2、Al2O3、ZrO2和/或氧化镧(La2O3)。由于保形涂覆第一高K电介质层316，表面具有一定程度的形貌，其中高K电介质层316的上层在第二电极314的区域中更高。然而，应当理解，在其他实施例中，第一高K电介质层316可以被沉积得更厚，然后利用CMP进行平坦化(这将需要附加的处理步骤)。
现在参照图3G，在第一高K电介质层316的顶部上形成第三电极318。尽管图3G中未示出，但最初可以通过沉积工艺来形成第三电极318，接着进行图案化以形成所期望的形状。在某些实施例中，第三电极318由TiN、TaN、Al或任何其它合适的电极材料中的至少一者组成。如图3G所示，第三电极318的位置相对于第二电极314的位置稍微向右偏移。特别地，第三电极318的右侧比第二电极314的右侧更靠右，并且第三电极318的左侧也比第二电极314的左侧更靠右。在图3G所示的示例性实施例中，第三电极318的右侧的位置大致对应于第一电极306的右侧的位置。该大致对准将允许在第一电极306与第三电极318之间的后续电连接，如下面详细讨论的。
现在参照图3H，在晶片的整个表面上方保形沉积第二高K电介质层320。保形的第二高K电介质层320包括高K电介质材料，其可以与第一高K电介质层316的材料相同或不同。同样，由于第一高K电介质层316和第二高K电介质层320的保形涂覆，以及第二电极314和第三电极318的形成，表面具有一定程度的形貌。
现在参照图3I，通过沉积和图案化工艺在第二高K电介质层320上形成第四电极322。该第四电极322的材料可以与底下的电极层的材料相同或不同。在某些实施例中，第四电极322的尺寸和位置与厚金属板310和第二电极314的尺寸和位置大致相同，但这不是严格要求的。该第四电极322的大致对准将允许在第二电极314与第四电极322之间的后续电连接，如下面详细讨论的。
现在参照图3J，在晶片的整个表面上方形成第二层间电介质层324，以覆盖第四电极322和第二高K电介质层320。然后，在第二层间电介质层324上执行CMP工艺以对层的表面进行平坦化。
在该示例中，第四电极322具有与底下的第二高K电介质层320的表面轮廓相对应的阶梯状表面轮廓(即，因为第二高K电介质层320被保形地形成在所有表面上方)，并且第三电极318具有与底下的第一高K电介质层316的表面轮廓相对应的阶梯状表面轮廓(即，因为第一高K电介质层316被保形地形成在所有表面上方)。
现在参考图3K，在晶片上执行蚀刻工艺(例如，RIE)以产生间隔，从而形成后续金属互连和BEOL层的上金属布线线路。同时，在MIMCap器件300附近执行蚀刻，以允许各个MIMCap电极的后续电连接。
现在参考图3L，形成金属互连328A和328B以及第二布线层326(即，上层布线线路)。在不对应于MIMCAP器件300的区域中，金属互连328A将第一布线层304电连接到BEOL层的上层或第二布线层326。然而，在对应于MIMCAP器件300的区域中，金属互连328B将各个电极电连接在一起。具体而言，金属互连328B中的右边的金属互连将第一电极306电连接至第三电极318，并且金属互连328B中的左边的金属互连将第二电极314电连接至第四电极322。
在某些实施例中，所有电极(即，306、310、314、318和322)均竖直对准。在这种情况下，在电极上需要比过孔尺寸更大的通孔，其中在电极与过孔之间没有接触以允许过孔328穿过。在这些实施例中，在需要电极与通孔之间的接触的地方形成通孔。
现在参考图3M，在第二布线层326和周围的第二层间电介质层324的顶上形成另一覆盖层或第二绝缘层330。因此，形成四极板MIMcap器件300，其中四个电极中的两个电极在右侧连接在一起，并且电极中的另外两个电极在左侧连接在一起。此外，在某些实施例中，仅需要一个额外的掩模(即，用于形成金属板310)，并且仅需要四个额外的工艺步骤来将MIMCAP器件300结构并入到在BEOL层中的布线之间的空的空间中。在其他实施例中，可能需要一个以上的额外掩模，其中除了图案化金属板310之外，还必须图案化第三电极318和第二高K电介质层320。在这些实施例中，可以有多于四个的附加处理步骤。
现在参考图4，示出了说明制造五极板MIM电容器(MIMCAP)器件400的方法的示例实施例。图4中的MIMCAP器件400的处理中的许多处理与上文关于图3A至图3M所述的相同，并且此处将不再重复。然而，存在某些差异。首先，金属板310的位置相对于图3A至图3M的实施例向右移位。第二，第一层间电介质层312的一部分被插入在金属板310与第二电极314之间以使这些层彼此电隔离。第三，在对应于MIMCAP器件400的区域中，金属互连428的蚀刻深度是不同的。特别地，在MIMCAP器件的左侧的金属互连428被向下形成至与第一电极306的上表面相对应的深度，由此电连接第一电极306、第二电极314和第四电极322。此外，在MIMCAP器件400的右侧的金属互连428被向下形成至与金属板310的上表面相对应的深度，从而将金属板310电连接至第三电极318。因此，在该MIMCAP器件400中总共有五个导电层，左侧的三个导电层以及右侧的两个导电层。在本实施例中，金属板310可以被认为是第五电极。
在该示例中，第四电极322具有与底下的第二高K电介质层320的表面轮廓相对应的阶梯状表面轮廓(即，因为第二高K电介质层320被保形地形成在所有表面上方)，并且第三电极318具有与底下的第一高K电介质层316的表面轮廓相对应的阶梯状表面轮廓(即，因为第一高K电介质层316被保形地形成在所有表面上方)。
现在参考图5，示出了说明制造另一五极板MIM电容器(MIMCap)器件500的方法的示例实施例。图5中的MIMCAP器件500的处理中的许多处理与上文关于图4所描述的相同，并且此处将不再重复。然而，存在某些差异。具体地，在金属板310与第一层间电介质层312之间形成第三高K电介质层502。在某些实施例中，第二高K电介质层502形成在金属板310的顶部上，并且它们随后被一起图案化。在其它实施例中，第二高K电介质层502未被图案化，并且其覆盖整个表面，类似于本文所述的其他高K电介质层。因此，在图5所示的实施例中，在金属板310与第二电极314之间存在双层电介质结构，并且该双层电介质结构包括第一层间电介质层312和第三高K电介质层502两者。
已经出于说明的目的呈现了对各种实施例的描述，并且不旨在是穷举的或限于所公开的实施例。在不背离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域的普通技术人员将是显而易见的。选择本文所使用的术语以最好地解释实施例的原理、实际应用或对市场上存在的技术改进，或使本领域的其他普通技术人员能够理解本文所公开的实施例。

Claims (20)

1.一种集成电路结构，包括：
后段制程BEOL布线层，包括金属线以及在所述金属线之间的第一区域；以及
金属-绝缘体-金属MIM电容器，形成在所述第一区域中，所述MIM电容器包括：
第一电极；
第一电介质层，形成在所述第一电极上；
第二电极，形成在所述第一电介质层上；
第二电介质层，形成在所述第二电极上；
第三电极，形成在所述第二电介质层上；
第三电介质层，形成在所述第三电极上；
第四电极，形成在所述第三电介质层上；
第一金属互连，将所述第一电极与所述第三电极电连接；以及
第二金属互连，将所述第二电极电连接到所述第四电极。
2.根据权利要求1所述的集成电路结构，
其中所述第一电极和所述第三电极的右侧比所述第二电极和所述第四电极的右侧进一步向右延伸，以及
其中，所述第二电极和所述第四电极的左侧比所述第一电极和所述第三电极的左侧进一步向左延伸。
3.根据权利要求1所述的集成电路结构，其中所述BEOL布线层包括下层布线，并且所述第一电极由与所述下层布线相同的材料形成并与所述下层布线处于相同的层。
4.根据权利要求1所述的集成电路结构，其中所述第一电介质层是覆盖层，所述覆盖层包括从由AlN、SiN和SiCN组成的组中选择的至少一种材料。
5.根据权利要求1所述的集成电路结构，其中所述第三电极具有与底下的所述第二电介质层的表面轮廓相对应的阶梯状表面轮廓，并且所述第四电极具有与底下的所述第三电介质层的表面轮廓相对应的阶梯状表面轮廓。
6.根据权利要求1所述的集成电路结构，其中所述第一电介质层、所述第二电介质层以及所述第三电介质层各自包括：从由HfO2、Al2O3、ZrO2和氧化镧La2O3组成的组中选择的至少一种材料。
7.根据权利要求1所述的集成电路结构，
其中所述第一金属互连竖直延伸穿过所述第三电介质层、所述第三电极、所述第二电介质层和所述第一电介质层，以接触所述第一电极，以及
其中所述第二金属互连竖直延伸穿过所述第四电极、所述第三电介质层和所述第二电介质层，以接触所述第二电极。
8.一种集成电路结构，包括：
后段制程BEOL布线层，包括金属线以及在所述金属线之间的第一区域；以及
金属-绝缘体-金属MIM电容器，形成在所述第一区域中，所述MIM电容器包括：
第一电极；
第一电介质层，形成在所述第一电极上；
第二电极，形成在所述第一电介质层上；
层间电介质层，形成在所述第二电极上；
第三电极，形成在所述层间电介质层上；
第二电介质层，形成在所述第三电极上；
第四电极，形成在所述第二电介质层上；
第三电介质层，形成在所述第四电极上；
第五电极，形成在所述第三电介质层上；
第一金属互连，将所述第一电极、所述第三电极和所述第五电极电连接；以及
第二金属互连，将所述第二电极与所述第四电极电连接。
9.根据权利要求8所述的集成电路结构，还包括第四电介质层，所述第四电介质层形成在所述第二电极与所述层间电介质层之间。
10.根据权利要求8所述的集成电路结构，
其中所述第一电极、所述第三电极和所述第五电极的左侧比所述第二电极和所述第四电极的左侧进一步向左延伸，以及
其中所述第二电极和所述第四电极的右侧比所述第三电极和所述第五电极的右侧进一步向右延伸。
11.根据权利要求8所述的集成电路结构，其中所述BEOL布线层包括下层布线，并且所述第一电极由与所述下层布线相同的材料形成并与所述下层布线处于相同的层。
12.根据权利要求8所述的集成电路结构，其中所述第一电介质层是覆盖层，所述覆盖层包括从由AlN、SiN和SiCN组成的组中选择的至少一种材料。
13.根据权利要求8所述的集成电路结构，其中所述第四电极具有与所述第二电介质层的表面轮廓相对应的阶梯状表面轮廓，并且所述第五电极具有与所述第三电介质层的表面轮廓相对应的阶梯状表面轮廓。
14.根据权利要求8所述的集成电路结构，所述第一电介质层、所述第二电介质层、所述层间电介质层、以及所述第三电介质层各自包括：从由HfO2、Al2O3、ZrO2和氧化镧La2O3组成的组中选择的至少一种材料。
15.根据权利要求8所述的集成电路结构，
其中所述第一金属互连竖直延伸穿过所述第五电极、所述第三电介质层、所述第二电介质层、所述第三电极、所述层间电介质层和所述第一电介质层，以接触所述第一电极，以及
其中所述第二金属互连竖直延伸穿过所述第三电介质层、所述第四电极、所述第三电介质层和所述层间电介质层，以接触所述第二电极。
16.一种制造集成电路结构的方法，所述方法包括：
形成后段制程BEOL布线层，所述后段制程布线层包括金属线以及在所述金属线之间的第一区域；以及
通过以下来在第一区域中形成金属-绝缘体-金属MIM电容器：
形成第一电极；
在所述第一电极上形成第一电介质层；
在所述第一电介质层上形成第二电极；
在所述第二电极上形成第二电介质层；
在所述第二电介质层上形成第三电极；
在所述第三电极上形成第三电介质层；
在所述第三电介质层上形成第四电极；
形成第一金属互连，以将所述第一电极与所述第三电极电连接；以及
形成第二金属互连，以将所述第二电极电连接到所述第四电极。
17.根据权利要求16所述的方法，
其中所述第一电极和所述第三电极的右侧比所述第二电极和所述第四电极的右侧进一步向右延伸，以及
其中所述第二电极和所述第四电极的左侧比所述第一电极和所述第三电极的左侧进一步向左延伸。
18.根据权利要求16所述的方法，其中所述BEOL布线层包括下层布线，并且所述第一电极由与所述下层布线相同的材料并在与所述下层布线相同的处理步骤中形成。
19.根据权利要求16所述的方法，其中所述第三电极具有与底下的所述第二电介质层的表面轮廓相对应的阶梯状表面轮廓，并且所述第四电极具有与底下的所述第三电介质层的表面轮廓相对应的阶梯状表面轮廓。
20.根据权利要求16所述的方法，
其中所述第一金属互连被形成为竖直延伸穿过所述第三电介质层、所述第三电极、所述第二电介质层和所述第一电介质层，以接触所述第一电极，以及
其中所述第二金属互连被形成为竖直延伸穿过所述第四电极、所述第三电介质层和所述第二电介质层，以接触所述第二电极。
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