KR101749055B1 - 반도체 장치 및 반도체 장치의 형성 방법 - Google Patents
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Abstract
반도체 장치 및 그 형성 방법을 제공한다. 본 발명에 따른 반도체 소자는 기판 내에 배치된 트렌치, 상기 트렌치 내에 벌크 전극, 상기 벌크 전극과 상기 트렌치의 내면 사이에 라이너 전극 및 상기 라이너 전극과 상기 트렌치의 내면 사이에 게이트 유전막을 포함할 수 있다. 상기 라이너 전극은 상기 벌크 전극의 측벽 및 상기 트렌치의 측벽 사이에 개재되는 측벽부를 포함할 수 있고, 상기 벌크 전극의 상부면의 레벨은 상기 라이너 전극의 상기 측벽부의 상부면의 레벨보다 높고, 상기 기판의 상부면의 레벨보다는 낮을 수 있다.
Description
본 발명은 반도체 장치 및 반도체 장치의 형성 방법에 관한 것으로서, 더욱 구체적으로는 매립 게이트 전극을 포함하는 반도체 장치 및 그의 형성 방법에 관한 것이다.
최근 휴대폰, 노트북 등의 전자산업에서 제품의 경량화, 소형화, 고속화, 다기능화, 고성능화, 높은 신뢰성 및 저렴한 가격에 대한 요구가 증가하고 있다. 이러한 요구를 충족시키기 위해서, 반도체 장치의 집적도를 증가시키고 반도체 장치의 공정 마진을 확보하는 것이 특히 요구되고 있다.
특히, 반도체 장치에서 상기 요구들을 충족시키기 위해서 집적도 및 유효 채널 길이를 증가시킬 수 있는 다양한 형태를 갖는 워드 라인들에 대한 연구들이 이루어지고 있다.
본 발명의 실시 예들이 해결하고자 하는 일 기술적 과제는 신뢰성 및 전기적 특성이 향상된 반도체 장치를 제공하는데 있다.
본 발명의 실시 예들이 해결하고자 하는 다른 기술적 과제는 신뢰성 및 전기적 특성이 향상된 반도체 장치의 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 장치가 제공된다. 본 발명의 일 실시 예에 따른 반도체 장치는 기판 내에 배치된 트렌치, 상기 트렌치 내에 벌크 전극, 상기 벌크 전극과 상기 트렌치의 내면 사이에 라이너 전극 및 상기 라이너 전극과 상기 트렌치의 내면 사이에 게이트 유전막을 포함할 수 있다. 일 실시 예에 따르면, 상기 라이너 전극은 상기 벌크 전극의 측벽 및 상기 트렌치의 측벽 사이에 개재되는 측벽부를 포함할 수 있고, 상기 벌크 전극의 상부면의 레벨은 상기 라이너 전극의 상기 측벽부의 상부면의 레벨보다 높고, 상기 기판의 상부면의 레벨보다는 낮을 수 있다.
일 실시 예에 따르면, 상기 라이너 전극은 상기 벌크 전극 및 상기 트렌치의 바닥면 사이에 개재되는 바닥부를 더 포함할 수 있다.
일 실시 예에 따르면, 상기 라이너 전극이 상기 벌크 전극보다 비저항이 높은 물질을 포함할 수 있다.
일 실시 예에 따르면, 상기 라이너 전극 및 상기 벌크 전극은 금속 또는 도전성 금속 질화물 중에서 적어도 하나를 포함할 수 있다.
일 실시 예에 따르면, 상기 라이너 전극과 상기 벌크 전극은 서로 식각 선택비를 갖는 물질을 포함할 수 있다.
일 실시 예에 따르면, 상기 라이너 전극은 티타늄 질화물을 포함하고, 상기 벌크 전극은 텅스텐을 포함할 수 있다.
일 실시 예에 따르면, 상기 라이너 전극 및 상기 벌크 전극은 동일한 원소들로 구성된 물질들을 포함하되, 상기 라이너 전극은 PVD-도전성 물질을 포함하고, 상기 벌크 전극은 CVD-도전성 물질을 포함할 수 있다.
일 실시 예에 따르면, 상기 라이너 전극은 PVD-티타늄 질화물을 포함하고, 상기 벌크 전극은 CVD-티타늄 질화물을 포함할 수 있다.
본 발명에 따른 반도체 장치는 상기 라이너 전극 및 상기 벌크 전극상에 배치되는 캐핑 패턴을 더 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 장치의 형성 방법이 제공된다. 본 발명의 일 실시 예에 따른 반도체 장치의 형성 방법은 기판 내에 트렌치를 형성하는 것, 상기 트렌치의 측면 및 바닥면을 콘포말하게 덮는 게이트 유전막을 형성하는 것, 상기 기판상에 콘포말하게 라이너 전극막을 형성하는 것, 상기 라이너 전극막 상에 상기 트렌치 내부를 채우는 벌크 전극막을 형성하는 것 및 상기 벌크 전극막 및 상기 라이너 전극막을 식각하여, 상기 트렌치 내에 라이너 전극 및 벌크 전극을 형성하되, 상기 라이너 전극은 상기 벌크 전극의 측벽 및 상기 트렌치의 측벽 사이에 개재되는 측벽부를 포함하고, 상기 벌크 전극의 상부면의 레벨은 상기 라이너 전극의 상기 측벽부의 상부면의 레벨보다 높고, 상기 기판의 상부면의 레벨보다는 낮은 것을 포함할 수 있다.
본 발명에 따른 반도체 장치의 형성 방법은 상기 라이너 전극 및 벌크 전극 상에 캐핑 패턴을 형성하는 것을 더 포함할 수 있다.
일 실시 예에 따르면, 상기 라이너 전극 및 상기 벌크 전극을 단일 건식 식각 공정에 의해서 형성될 수 있다.
일 실시 예에 따르면, 상기 라이너 전극막은 화학 기상 증착 공정에 의해 형성되고, 상기 벌크 전극막은 화학 기상 증착 공정에 의해 형성될 수 있다.
일 실시 예에 따르면, 상기 벌크 전극막은 상기 라이너 전극막보다 비저항이 낮은 물질로 형성될 수 있다.
일 실시 예에 따르면, 상기 라이너 전극 및 벌크 전극을 형성하는 것은, 상기 라이너 전극막을 식각하여 라이너 전극을 형성하는 것 및 상기 벌크 전극막을 식각하여 벌크 전극을 형성하는 것을 포함할 수 있다.
본 발명에 따른 반도체 장치의 형성 방법은 상기 라이너 전극막을 형성하기 전에, 상기 게이트 유전막의 표면 및 상기 기판의 상부면에 질소화 처리(Nitridation) 또는 오존 처리 중에서 적어도 하나를 수행하는 것을 더 포함할 수 있다.
상술된 반도체 장치에 따르면, 라이너 전극과 소스/드레인 영역이 오버랩(Overlap)되는 영역을 줄일 수 있다. 따라서 게이트 전극에 의한 소스/드레인 영역으로 누설 전류(Gate induced Drain Leakage Current)가 발생하는 것을 최소화할 수 있다.
뿐만 아니라, 라이너 전극으로부터 상기 라이너 전극과 인접한 콘택 플러그까지의 거리를 증가시켜서 상기 라이너 전극과 상기 콘택 플러그들에 전기적으로 쇼트(Short)가 발행하는 것을 최소화할 수 있다. 따라서, 신뢰성 및 전기적 특성이 개선된 반도체 장치를 구현할 수 있다.
도1는 본 발명의 일 실시 예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도2a는 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위해 도1의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도2b는 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위해 도1의 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도2c는 도2a에서 A영역을 확대한 확대도이다.
도3a 및 도3b는 도2a에서 B영역을 확대한 확대도들이다.
도4a는 본 발명의 다른 실시 예에 따른 반도체 장치를 설명하기 위해 도1의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도4b는 본 발명의 다른 실시 예에 따른 반도체 장치를 설명하기 위해 도1의 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도5 내지 도18은 본 발명의 일 실시 예에 따른 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
도19은 본 발명의 실시 예들에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 간략히 도시한 블록도이다.
도20는 본 발명의 실시 예들에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도2a는 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위해 도1의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도2b는 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위해 도1의 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도2c는 도2a에서 A영역을 확대한 확대도이다.
도3a 및 도3b는 도2a에서 B영역을 확대한 확대도들이다.
도4a는 본 발명의 다른 실시 예에 따른 반도체 장치를 설명하기 위해 도1의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도4b는 본 발명의 다른 실시 예에 따른 반도체 장치를 설명하기 위해 도1의 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도5 내지 도18은 본 발명의 일 실시 예에 따른 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
도19은 본 발명의 실시 예들에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 간략히 도시한 블록도이다.
도20는 본 발명의 실시 예들에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
이하, 본 발명의 일 실시 예에 따른 반도체 장치가 설명된다. 도1은 본 발명의 일 실시 예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도2a는 도1의 Ⅰ-Ⅰ'을 따라 취해진 단면도이고, 도2b는 도1의 Ⅱ-Ⅱ'을 따라 취해진 단면도이다. 도2c는 도2a에서 A영역을 확대한 확대도이다.
도1, 도2a 및 도2b를 참조하면, 기판(100) 내에 활성 영역(103)을 정의하는 소자 분리막(101)이 배치된다. 상기 소자 분리막(101)은 얕은 트렌치형 소자 분리막(Shallow Trench Isolation:STI)일 수 있으나, 이에 한정되는 것은 아니다. 상기 소자 분리막(101)은 절연 물질을 포함할 수 있다. 예컨대, 상기 소자 분리막(101)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물을 중에서 적어도 하나를 포함할 수 있다. 상기 기판(100)은 반도체 물질을 포함할 수 있다. 예컨대, 상기 기판(100)은 실리콘 또는 게르마늄 중에서 적어도 하나를 포함할 수 있다.
상기 기판(100) 내에 트렌치(105)가 배치될 수 있다. 도1 및 도2b에 도시된 것처럼, 상기 트렌치(105)는 평면적 관점에서 일 방향으로 연장되어 상기 활성 영역(103) 및 상기 소자 분리막(101)을 가로지르는 라인 형태일 수 있다. 일 실시 예에 따르면, 한 쌍의 트렌치들(105)이 상기 활성 영역(103)을 가로지를 수 있다.
일 실시 예에 따르면, 상기 트렌치(105)는 제1 바닥면(106a) 및 제2 바닥면(106b)를 포함할 수 있다. 상기 제1 바닥면(106a)은 상기 소자 분리막(101)내에 배치된 것일 수 있다. 또한, 상기 제2 바닥면(106b)는 상기 활성 영역(103)내에 배치된 것일 수 있다. 상기 제1 바닥면(106a) 및 상기 제2 바닥면(106b)은 실질적으로 동일한 레벨에 위치할 수 있다.
상기 트렌치(105) 내에 벌크 전극(135)이 배치될 수 있다. 도1 및 도2b에 도시된 것처럼, 상기 벌크 전극(135)은 평면적 관점에서 상기 활성 영역(103) 및 상기 소자 분리막(101)을 가로지르는 라인 형태일 수 있다. 상기 벌크 전극(135)의 상부면의 레벨은 상기 기판(100)의 상부면의 레벨보다 낮을 수 있다. 따라서, 상기 벌크 전극(135)는 상기 트렌치(105) 내에 매몰된 형태일 수 있다. 상기 벌크 전극(135) 및 상기 트렌치(105)의 내면 사이에 라이너 전극(125)이 개재될 수 있다. 도2c에 도시된 것처럼, 상기 라이너 전극(125)은 상기 벌크 전극(135)과 상기 트렌치(105)의 바닥면 사이에 게재된 바닥부(125a), 및 상기 바닥부(125a)의 양단으로부터 각각 위로 연장된 한쌍의 측벽부들(125b)를 포함할 수 있다. 상기 각 측벽부(125b)는 상기 벌크 전극(135) 및 상기 트렌치(105)의 일 측벽에 개재될 수 있다. 일 실시 예에 따르면, 상기 라이너 전극(125)의 단면은 상기 벌크 전극(135)의 측벽 및 하부면을 덮는 U자 형태일 수 있다. 상기 라이너 전극(125)의 상기 측벽부(125b)의 상부면의 레벨은 상기 벌크 전극(135)의 상기 상부면의 레벨보다 낮을 수 있다. 따라서, 상기 벌크 전극(135)은 상기 라이너 전극(125)의 측벽부(125b)의 상부면보다 돌출된 부분을 포함할 수 있다.
상기 각 트렌치(105) 내에 상기 라이너 전극(125) 및 상기 벌크 전극(135)은 게이트 전극에 포함될 수 있다. 일 실시 예에 따르면, 도1에 도시된 것처럼, 상기 한 쌍의 트렌치들(105)이 상기 활성 영역(103)을 가로지름으로써, 상기 라이너 전극(125)및 상기 벌크 전극(135)을 포함하는 한 쌍의 상기 게이트 전극들이 상기 활성 영역(103)을 가로지를 수 있다.상기 벌크 전극(135) 및 상기 라이너 전극(125)은 도전 물질을 포함할 수 있다. 예컨대, 상기 벌크 전극(135) 및 상기 라이너 전극(125)은 도핑된 반도체, 도전성 금속질화물(ex, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(ex, 루세늄, 이리듐, 티타늄, 텅스텐 또는 탄탈늄 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
일 실시 예에 따르면, 상기 벌크 전극(135)은 상기 라이너 전극(125)보다 비저항이 낮은 물질을 포함할 수 있다. 이 경우, 상기 벌크 전극(135)에 포함된 물질과 상기 라이너 전극(125)에 포함된 물질은 서로 식각 선택비를 갖는 것일 수 있다. 예컨대, 상기 라이너 전극(125)은 티타늄 질화물을 포함할 수 있고, 상기 벌크 전극(135)은 텅스텐을 포함할 수 있다.
이와 달리, 상기 라이너 전극(125)과 상기 벌크 전극(135)은 동일한 원소들로 구성된 물질을 포함할 수 있다. 이 경우, 상기 라이너 전극(125)은 PVD-도전성 물질을 포함할 수 있고, 상기 벌크 전극(135)은 CVD-도전성 물질을 포함할 수 있다. 예컨대, 상기 라이너 전극(125)은 PVD-티타늄 질화물을 포함할 수 있고, 상기 벌크 전극(135)은 CVD-티타늄 질화물을 포함할 수 있다. 이에 따르면, 동일한 건식 식각 조건에서, 상기 라이너 전극(125)이 상기 벌크 전극(135)보다 더 빠르게 식각될 수 있다.
상기 라이너 전극(125)은 상기 벌크 전극(135)을 위한 배리어(Barrier) 기능을 수행할 수 있다. 또는 상기 라이너 전극(125)은 상기 벌크 전극(135)의 유효 일함수 조절 기능을 수행할 수 있다.
상기 트렌치들(105) 양측의 활성 영역(103) 내에 소스/드레인 영역들(107a, 107b)이 배치될 수 있다. 일 실시 예에 따르면, 상기 활성 영역(103) 내에 제1 소스/드레인 영역(107a) 및 한 쌍의 제2 소스/드레인 영역들(107b)이 배치될 수 있다. 상기 제1 소스/드레인 영역(107a)은 상기 한쌍의 게이트 전극 사이의 활성 영역(103)내에 배치될 수 있다. 상기 한 쌍의 제2 소스/드레인 영역들(107b) 사이에 상기 한 쌍의 게이트 전극들 및 제1 소스/드레인 영역(107a)이 배치될 수 있다.
상기 소스/드레인 영역들(107a, 107b)의 하부면은 상기 활성 영역(103)의 상부 면으로부터 소정의 깊이에 위치할 수 있다. 상기 소스/드레인 영역들(107a, 107b)은 상기 트렌치(105)의 측벽에 접할 수 있다. 상기 소스/드레인 영역들(107a, 107b)은 불순물로 도핑된 영역을 포함할 수 있다. 예컨대, 상기 불순물은 인(P) 또는 붕소(B)를 포함할 수 있다. 일 실시 예에 따르면, 상기 소스/드레인 영역들(107a, 107b)의 하부면은 상기 트렌치(105)의 바닥면보다 높을 수 있다.
상기 라이너 전극(125)과 상기 트렌치(105)의 내면 사이에 게이트 유전막(110)이 배치될 수 있다. 상기 게이트 유전막(110)은 산화물, 질화물, 산화질화물 또는 고유전 물질 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 고유전 물질은 질화물의 유전상수에 비하여 높은 유전상수를 갖는 절연물질일 수 있다. 예컨대, 상기 고유전 물질은 산화 하프늄 또는 산화알루미늄등과 같은 절연성 금속산화물 중에서 선택된 적어도 하나일 수 있다. 일 실시 예에 따르면, 상기 게이트 유전막(110)은 상기 트렌치(105)의 내면 전체와 접하는 U자 형태일 수 있다.
본 발명의 일 실시 예에 따르면, 도2c에 도시된 것처럼, 상기 라이너 전극(125)의 상기 측벽부(125b)의 상부면의 레벨이 상기 벌크 전극(135)의 상기 상부면의 레벨보다 낮기 때문에, 상기 라이너 전극(125)의 상기 측벽부(125b)와 상기 소스/드레인 영역들(107a, 107b)이 오버랩(Overlap)되는 영역의 높이(H1)는 상기 벌크 전극(135)과 상기 소스/드레인 영역들(107a, 107b)이 오버랩(Overlap)되는 영역의 높이(H2)보다 작을 수 있다. 결과적으로, 상기 라이너 전극(125)과 상기 소스/드레인 영역들(107a, 107b)이 오버랩되는 면적을 줄일 수 있다. 따라서, 상기 라이너 전극(125)에 의한 상기 소스/드레인 영역들(107a, 107b) 의 누설 전류(Gate induced Drain Leakage Current)가 발생하는 것을 최소화할 수 있다.
상기 벌크 전극(135) 및 상기 라이너 전극(125)상에 캐핑 패턴(140)이 배치될 수 있다. 상기 캐핑 패턴(140)은 상기 트렌치(105)의 일부를 채울 수 있다. 상기 캐핑 패턴(140)은 절연 물질을 포함할 수 있다. 예컨대, 상기 캐핑 패턴(140)은 산화물, 질화물 또는 산화질화물 중에서 적어도 하나를 포함할 수 있다.
상기 기판(100)상에 제1 층간 절연막(150)이 배치될 수 있다. 상기 제1 층간 절연막(150)을 관통하는 제1 콘택 플러그(155)이 배치될 수 있다. 상기 제1 콘택 플러그(155)은 상기 트렌치(105)에 인접하게 배치된 상기 제1 소스/드레인 영역(107a)과 접하도록 배치될 수 있다.
제1 층간 절연막(150)상에 상기 제1 콘택 플러그(155)과 전기적으로 연결되는 비트 라인(157)이 배치될 수 있다. 도시되지는 않았지만, 상기 비트 라인(157)은 평면적 관점에서 상기 트렌치(105)가 연장되는 방향과 교차하는 방향으로 연장되는 라인 형태일 수 있다. 상기 비트 라인(157)은 도전 물질을 포함할 수 있다. 예컨대, 상기 비트 라인(157)은 반도체 물질(ex, 다결정 실리콘), 금속-반도체 화합물(ex, 텅스텐 실리사이드), 도전성 금속질화물(ex, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(ex, 티타늄, 텅스텐 또는 탄탈늄 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 제1 층간 절연막(150)상에 상기 비트 라인(157)을 덮는 제2 층간 절연막(160)이 배치될 수 있다. 상기 제1 층간 절연막(150) 및 상기 제2 층간 절연막(160)의 단일층(Single-layered) 또는 다층(Multi-layered)일 수 있다. 상기 제1 층간 절연막(150) 및 상기 제2 층간 절연막(160)은 산화물, 질화물 또는 산화질화물 중에서 적어도 하나를 포함할 수 있다.
상기 제1 층간 절연막(150) 및 상기 제2 층간 절연막(160)내에, 상기 제1 층간 절연막(150)과 상기 제2 층간 절연막(160)을 관통하는 제2 콘택 플러그(170)이 배치될 수 있다. 상기 제2 콘택 플러그(170)은 상기 트렌치(105)에 인접하게 배치된 상기 제2 소스/드레인 영역들(107b)과 접하도록 배치될 수 있다.
상기 제1 콘택 플러그(155) 및 상기 제2 콘택 플러그(170)은 도전 물질을 포함할 수 있다. 예컨대, 상기 제1 콘택 플러그(155) 및 상기 제2 콘택 플러그(170)은 반도체 물질(ex, 다결정 실리콘), 금속-반도체 화합물(ex, 텅스텐 실리사이드), 도전성 금속질화물(ex, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(ex, 티타늄, 텅스텐 또는 탄탈늄 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 도2c에 도시된 것처럼, 상기 라이너 전극(125)의 상기 측벽부(125b)의 상부면의 레벨이 상기 벌크 전극(135)의 상부면의 레벨보다 낮기 때문에, 상기 벌크 전극(135)의 측벽과 상기 게이트 유전막(110)사이에 리세스 영역이 형성될 수 있다. 이 경우, 상기 소스/드레인 영역들(107a, 107b)과 접하는 상기 제1 콘택 플러그(155) 및 상기 제2 콘택 플러그(170)의 바닥면으로부터 상기 라이너 전극(125)의 상기 측벽부(125b)의 상부면까지의 거리를 증가시킬 수 있다. 따라서, 상기 라이너 전극(125)과 상기 제1 콘택 플러그(155) 및 상기 제2 콘택 플러그(170)사이의 쇼트 불량을 최소화할 수 있다.
상기 제2 층간 절연막(160)상에 상기 제2 콘택 플러그(170)와 전기적으로 연결되는 정보 저장 요소(200)가 배치될 수 있다. 상기 정보 저장 요소(200)는 다양한 형태로 구현될 수 있다. 도3a 및 도3b는 도2a의 B영역을 확대한 확대도이다. 도3a는 상기 정보 저장 요소(200)의 일 실시 예를 나타내는 단면도이고, 도3b는 상기 정보 저장 요소(200)의 다른 실시 예를 나타내는 단면도이다.
도3a를 참조하면, 일 실시 예에 따르면, 상기 정보 저장 요소(200)는 캐패시터(Capacitor)일 수 있다. 상기 정보 저장 요소(200)는 상기 제2 콘택 플러그(170)과 접하는 스토리지 노드(210)을 포함할 수 있다. 상기 스토리지 노드(210)는 실린더 형태일 수 있다. 즉, 상기 스토리지 노드(210)는 상기 제2 콘택 플러그(170)과 접하는 평판부와 상기 평판부의 가장자리로부터 위로 연장된 측면부를 포함할 수 있다. 상기 스토리지 노드(210)는 도전 물질을 포함할 수 있다. 예컨대, 상기 스토리지 노드(210)는 도핑된 반도체, 도전성 금속질화물(ex, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등), 금속(ex, 루세늄, 이리듐, 티타늄 또는 탄탈늄 등) 및 도전성 금속산화물(ex, 산화 이리듐 등)등에서 선택된 적어도 하나를 포함할 수 있다.
상기 스토리지 노드(210)의 표면상에 캐패시터 유전막(220)이 콘포말하게 배치될 수 있다. 상기 캐패시터 유전막(220)은 상기 스토리지 노드(210)의 전체 표면을 덮을 수 있다. 또한, 상기 캐패시터 유전막(220)은 상기 제2 층간 절연막(160)의 상부면의 일부를 덮을 수 있다. 상기 캐패시터 유전막(220)은 산화물, 질화물, 산화질화물 또는 고유전물질 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 제2 층간 절연막(160)상에 상기 캐패시터 유전막(220)을 덮는 상부 전극(230)이 배치될 수 있다. 상기 상부 전극(230)은 도전 물질을 포함할 수 있다. 예컨대, 상기 상부 전극(230)은 도핑된 반도체, 금속, 도전성 금속질화물, 금속 실리사이드 중에서 선택된 적어도 하나를 포함할 수 있다.
도3b를 참조하면, 상기 정보 저장 요소(200)는 가변 저항체를 포함할 수 있다. 상기 정보 저장 요소(200)는 제1 전극(250), 가변 저항체(260) 및 제2 전극(270)을 포함할 수 있다. 상기 가변 저항체(260)은 상기 제1 전극(250) 및 상기 제2 전극(270) 사이에 배치될 수 있다. 따라서, 상기 제1 전극(250), 가변 저항체(260) 및 제2 전극(270)은 순차적으로 적층된 형태일 수 있다.
일 실시 예에 따르면, 상기 가변 저항체(260)는 상변화 물질을 포함할 수 있다. 상기 상변화 물질은 칼코게나이드(chalcogenide) 원소인 Te 및 Se 중 선택된 적어도 하나를 포함하고, 또한, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O, N 중에 적어도 하나를 포함하는 화합물일 수 있다. 예컨대, 상기 가변 저항체(260)는 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, Ag-In-Sb-Te, In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se 또는 6A족 원소-Sb-Se 등에서 적어도 하나를 포함할 수 있다.
상기 제1 전극(250) 및 상기 제2 전극(270)은 반응성이 낮은 도전 물질을 포함할 수 있다. 예컨대, 상기 제1 전극(250) 및 상기 제2 전극(270)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈늄 질화물 및/또는 티타늄-알루미늄 질화물 등)을 포함할 수 있다. 본 실시 예에 따르면, 상기 제1 전극(250)은 히트 전극일 수 있다. 상기 제1 전극(250)이 상기 가변 저항체(260)에 열을 전달함으로써, 상기 가변 저항체(260)은 비결정 상태 또는 결정 상태로 변화할 수 있다. 이 때, 상기 정보 저장 요소(200)는 상기 가변 저항체(260)가 비결정 상태에서와 결정 상태에서 비저항의 차이를 갖는 것을 이용하여 정보를 저장할 수 있다.
도시되지는 않았지만, 상기 정보 저정 요소(200)는 상기 제2 콘택 플러그(170)과 상기 제1 전극(250) 사이에 개재되는 오믹층을 더 포함할 수 있다. 상기 오믹층은 금속-반도체 화합물을 포함할 수 있다. 예컨대, 상기 오믹층은 코발트-반도체 화합물(ex, 코발트 실리사이드 등), 니켈-반도체 화합물(ex, 니켈 실리사이드 등) 또는 티타늄-반도체 화합물(ex, 티타늄 실리사이드 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
이와 달리, 상기 가변 저항체(260)는 전이 금속 산화물을 포함할 수 있다. 예컨대, 상기 가변 저항체(260)는 니켈(Ni), 니오븀(Nb), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 코발트(Co), 철(Fe), 구리(Cu), 크롬(Cr) 또는 이들의 화합물 중에서 적어도 하나를 포함할 수 있다.
이 경우, 상기 제1 전극(250) 및 상기 제2 전극(270)은 도전 물질을 포함할 수 있다. 예컨대, 상기 제1 전극(250) 및 상기 제2 전극(270)은 알루미늄(Al), 금(Au), 백금(Pt), 루테늄(Ru), 이리듐(Ir) 또는 티타늄(Ti) 중에서 적어도 하나를 포함할 수 있다. 본 실시 예에 따르면, 상기 정보 저장 요소(200)는, 상기 제1 전극(250) 및 상기 제2 전극(270)에 인가되는 전압에 따라 상기 가변 저항체(260)의 저항이 변화하는 것을 이용하여서 정보를 저장할 수 있다.
이와는 또 달리, 상기 가변 저항체(260)는 자기 터널 접합 패턴(Magnetic Tunnel Junction Pattern: MTJ)일 수 있다. 이 경우, 상기 가변 저항체(260)는 자유층, 기준층 및 상기 자유층 및 기준층 사이에 배치되는 터널 베리어를 포함할 수 있다. 상기 자유층은 자화 방향이 변경될 수 있으며, 상기 기준층은 고정된 자화 방향을 갖을 수 있다.
이하, 본 발명에 따른 반도체 장치의 다른 실시 예에 대해서 설명한다. 도4a는 본 발명의 다른 실시 예를 설명하기 위해 도1의 Ⅰ-Ⅰ'을 따라 취해진 단면도이고, 도4b는 본 발명의 다른 실시 예를 설명하기 위해 도1의 Ⅱ-Ⅱ'을 따라 취해진 단면도이다. 본 실시 예에 따른 반도체 장치의 다른 구성들은 상술된 일 실시 예와 동일할 수 있다. 동일한 구성들에 대한 설명은 생략한다.
도4a 및 4b를 참조하면, 기판(100) 내에 평면적 관점에서 일 방향으로 연장되고, 활성 영역(103) 및 소자 분리막(101)을 가로지르는 트렌치(105')가 배치될 수 있다. 상기 트렌치(105')는 제1 바닥면(106a') 및 제2 바닥면(106b')을 포함할 수 있다. 상기 제1 바닥면(106a')은 상기 소자 분리막(101)내에 배치될 수 있다. 상기 제2 바닥면(106b')는 상기 활성 영역(103)내에 배치될 수 있다. 본 실시 예에 따르면, 상기 제1 바닥면(106a')은 상기 제2 바닥면(106b')보다 낮은 레벨에 위치할 수 있다. 따라서 상기 트렌치(105')는 상기 소자 분리막(101)내에서 상기 활성 영역(103)의 측벽의 일부 및 상기 트렌치(105')의 상기 제1 바닥면(106a')으로 정의되는 리세스 영역을 포함할 수 있다.
상기 트렌치(105') 내에 벌크 전극(135)이 배치될 수 있다. 상기 벌크 전극(135)은 상기 트렌치(105')내에 상기 리세스 영역을 채우도록 배치될 수 있다. 따라서, 상기 벌크 전극(135)의 단면적은 상기 활성 영역(103)내에서보다 상기 소자 분리막(101)내에서 더 넓을 수 있다.
또한, 상기 벌크 전극(135)의 상부면의 레벨은 상기 기판(100)의 상부면의 레벨보다 낮을 수 있다. 따라서, 상기 벌크 전극(135)는 상기 트렌치(105') 내에 매몰된 형태일 수 있다.
상기 벌크 전극(135) 및 상기 트렌치(105')의 내면 사이에 라이너 전극(125)이 개재될 수 있다. 상기 라이너 전극(125)은 상술된 일 실시 예에서 설명한 것처럼, 상기 벌크 전극(135)과 상기 트렌치(105')의 상기 제1 및 제2 바닥면들(106a') 106b') 사이에 게재된 바닥부, 및 상기 바닥부의 양단으로부터 각각 위로 연장된 한쌍의 측벽부들을 포함할 수 있다. 상기 각 측벽부는 상기 벌크 전극(135) 및 상기 트렌치(105')의 일 측벽에 개재될 수 있다. 상기 라이너 전극(125)의 상기 측벽부(125b)의 상부면의 레벨은 상기 벌크 전극(135)의 상기 상부면의 레벨보다 낮을 수 있다. 따라서, 상기 벌크 전극(135)은 상기 라이너 전극(125)의 측벽부의 상부면보다 돌출된 부분을 포함할 수 있다.
상기 라이너 전극(125)의 상기 바닥부는 상기 트렌치(105')의 상기 제1 바닥면(106a'), 상기 제2 바닥면(106b') 및 상기 활성 영역(103)의 측벽의 일부를 따라 콘포말하게 배치될 수 있다. 따라서, 상기 라이너 전극(125)의 바닥부는 굴곡을 갖는 형태일 수 있다.
상기 벌크 전극(135) 및 상기 라이너 전극(125)은 상술된 일 실시 예에서 설명한 것과 동일한 물질을 포함할 수 있다.
상기 라이너 전극(125)은 상기 벌크 전극(135)을 위한 배리어(Barrier) 기능을 수행할 수 있다. 또는 상기 라이너 전극(125)은 상기 벌크 전극(135)의 유효 일함수 조절 기능을 수행할 수 있다.
상기 라이너 전극(125)과 상기 트렌치(105')의 내면 사이에 게이트 유전막(110)이 배치될 수 있다.
본 실시 예에 따르면, 상술된 일 실시 예와 동일하게, 상기 라이너 전극(125)의 상기 측벽부의 상부면의 레벨이 상기 벌크 전극(135)의 상기 상부면의 레벨보다 낮기 때문에, 상기 라이너 전극(125)과 상기 소스/드레인 영역들(107a, 107b)이 오버랩되는 면적을 줄일 수 있다. 따라서, 상기 라이너 전극(125)에 의한 상기 소스/드레인 영역들(107a, 107b) 의 누설 전류(Gate induced Drain Leakage Current)가 발생하는 것을 최소화할 수 있다.
또한, 상기 라이너 전극(125)의 상기 측벽부의 상부면의 레벨이 상기 벌크 전극(135)의 상부면의 레벨보다 낮기 때문에, 상기 라이너 전극(125)과 상기 제1 콘택 플러그(155) 및 상기 제2 콘택 플러그(170)사이의 쇼트 불량을 최소화할 수 있다.
이에 더하여, 본 실시 예에 따르면, 상기 활성 영역(103)이 핀(Fin)으로써의 역할을 할 수 있다. 따라서, 본 발명에 따른 반도체 장치의 채널 폭을 증가시킬 수 있고, 전기적 특성을 향상시킬 수 있다.
이하, 본 발명의 일 실시 예에 따른 반도체 장치의 형성 방법이 설명된다. 도5 내지 도18은 본 발명의 일 실시 예에 따른 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
도5를 참조하면, 활성 영역(103) 및 상기 활성 영역(103)을 정의하는 소자 분리막(101)을 포함하는 기판(100)이 준비된다. 상기 기판(100)은 반도체 물질을 포함할 수 있다. 예컨대, 상기 기판(100)은 실리콘 또는 게르마늄 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 소자 분리막(101)은 상기 기판(100) 내에 그루브(Groove)를 형성하고, 상기 기판(100)의 전면에 상기 그루부 내부를 채우는 절연막을 형성하고, 상기 기판(100)의 상부면을 노출하도록 상기 절연막을 식각하는 것에 의해 형성될 수 있다. 상기 소자 분리막(101)은 절연물질을 포함할 수 있다. 예컨대, 상기 소자 분리막(101)은 산화물, 질화물 또는 산화질화물 중에서 적어도 하나를 포함할 수 있다.
도6를 참조하면, 상기 기판(100)내에 트렌치(105)를 형성할 수 있다. 도시되지는 않았지만, 상기 트렌치(105)는 평면적 관점에서 일 방향으로 연장되고, 상기 활성 영역(103) 및 소자 분리막(101)을 가로지르는 라인 형태로 형성될 수 있다. 일 실시 예에 따르면, 한 쌍의 트렌치들(105)이 상기 활성 영역(103)을 가로지를 수 있다.
상기 트렌치(105)는 상기 기판(100)상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 식각하는 것에 의해 형성될 수 있다. 상기 식각 공정은 건식 식각 공정을 포함할 수 있다.
도7을 참조하면, 상기 기판(100)의 상부면 및 상기 트렌치(105)의 내면상에 콘포말하게 게이트 유전막(110)을 형성할 수 있다. 상기 게이트 유전막(110)은 산화 공정(Oxidation Process)에 의해 형성될 수 있다. 이 경우에, 상기 산화 공정은 적어도 1회 이상 수행될 수 있다. 다시 말해서, 상기 게이트 유전막(110)은 상기 산화 공정을 1회 수행하는 것에 의해 형성될 수도 있고, 복수 회 반복하여 수행하는 것에 의해서 형성될 수 있다.
이와 달리, 상기 게이트 유전막(110)은 화학 기상 증착 공정(Chemical Vapor Deposition Process:CVD) 또는 원자층 증착 공정(Atomic Layer Deposition Process:ALD)에 의해 형성될 수 있다. 상기 게이트 유전막(110)은 고유전물질, 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 고유전 물질은 질화물의 유전상수에 비하여 높은 유전상수를 갖는 절연물질일 수 있다. 예컨대, 상기 고유전 물질은 산화 하프늄 또는 산화알루미늄등과 같은 절연성 금속산화물 중에서 선택된 적어도 하나일 수 있다.
도8을 참조하면, 상기 기판(100)의 상부면 및 상기 트렌치(105)의 내면상에 콘포말하게 라이너 전극막(120)을 형성할 수 있다. 상기 라이너 전극막(120)은 물리 기상 증착 공정(Physical Vapor Deposition Process:PVD), 화학 기상 증착 공정(Chemical Vapor Deposition Process:CVD) 또는 원자층 증착 공정(Atomic Layer Deposition Process:ALD)에 의해 형성될 수 있다. 상기 라이너 전극막(120)은 도핑된 반도체, 도전성 금속질화물(ex, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(ex, 루세늄, 이리듐, 티타늄, 텅스텐 또는 탄탈늄 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
도9를 참조하면, 상기 기판(100)의 전면상에 상기 트렌치(105) 내부를 채우는 벌크 전극막(130)을 형성할 수 있다. 상기 벌크 전극막(130)은 물리 기상 증착 공정(Physical Vapor Deposition Process:PVD), 화학 기상 증착 공정(Chemical Vapor Deposition Process:CVD) 또는 원자층 증착 공정(Atomic Layer Deposition Process:ALD)에 의해 형성될 수 있다. 상기 벌크 전극막(130)은 도핑된 반도체, 도전성 금속질화물(ex, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(ex, 루세늄, 이리듐, 티타늄, 텅스텐 또는 탄탈늄 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 라이너 전극막(120)을 형성하기 전에, 상기 게이트 유전막(110)이 형성된 상기 기판(100)상에 질소화 처리(Nitridation) 또는 오존 처리에 의한 표면 처리 공정을 수행할 수 있다. 이러한 표면 처리 공정에 의해서, 상기 게이트 유전막(110)과 상기 라이너 전극막(120)사이의 계면에 이물질에 의한 막들이 발생하는 것을 최소화하여 반도체 장치의 신뢰성 및 전기적 특성을 향상시킬 수 있다.
도10을 참조하면, 상기 벌크 전극막(130)을 식각하여 벌크 전극(135)을 형성할 수 있다. 상기 식각 공정에 의해서 상기 기판(100)의 상부면 상에 형성된 상기 라이너 전극막(120)을 노출시킬 수 있다. 상기 벌크 전극(135)의 상부면의 레벨은 상기 기판(100)의 상부면의 레벨보다 낮게 형성될 수 있다. 따라서, 상기 벌크 전극(135)은 상기 트렌치(105)의 내부에 배치되도록 형성될 수 있다. 상기 벌크 전극(135)은 건식 식각 공정 또는 화학적 기계적 평탄화 공정(Chemical Mechanical Polishing Process: CMP) 중에서 선택된 적어도 하나에 의해서 형성될 수 있다.
도11을 참조하면, 상기 라이너 전극막(120)을 식각하여 라이너 전극(125)을 형성할 수 있다.
상기 라이너 전극(125)은 도1e에 도시된 것처럼, 상기 벌크 전극(135)과 상기 트렌치(105)의 바닥면 사이에 게재된 바닥부(125a), 및 상기 바닥부(125a)의 양단으로부터 각각 위로 연장된 한쌍의 측벽부들(125b)을 갖도록 형성될 수 있다. 상기 각 측벽부(125b)는 상기 벌크 전극(135) 및 상기 트렌치(105)의 일 측벽에 개재될 수 있다. 일 실시 예에 따르면, 상기 라이너 전극(125)은 상기 벌크 전극(135)의 측벽과 바닥면을 덮는 U자 형태의 단면을 갖도록 형성될 수 있다.
상기 각 트렌치(105) 내에 형성된 상기 라이너 전극(125) 및 상기 벌크 전극(135)은 게이트 전극에 포함될 수 있다. 일 실시 예에 따르면, 상기 한 쌍의 트렌치들(105)이 상기 활성 영역(103)을 가로지름으로써, 상기 라이너 전극(125)및 상기 벌크 전극(135)을 포함하는 한 쌍의 상기 게이트 전극들이 상기 활성 영역(103)을 가로지를 수 있다.
상기 라이너 전극(125)은 상기 라이너 전극(125)의 측벽부(125b)의 상부면의 레벨이 상기 벌크 전극(135)의 상부면의 레벨보다 낮게 형성될 때까지 식각하는 것에 의해 형성될 수 있다. 즉, 상기 트렌치(105)의 측벽과 상기 벌크 전극(135)의 측벽 사이에 리세스 영역이 형성되도록 상기 라이너 전극막(120)을 식각할 수 있다. 상기 라이너 전극(125)을 형성하는 것은 건식 식각 공정 또는 화학적 기계적 평탄화 공정(Chemical Mechanical Polishing Process: CMP) 중에서 선택된 적어도 하나에 의해서 형성될 수 있다.
본 실시 예에 따르면, 상기 라이너 전극막(120)은 상기 벌크 전극막(130)보다 비저항이 높은 물질을 포함할 수 있다. 이 경우, 상기 라이너 전극막(120)과 상기 벌크 전극막(130)은 서로 식각 선택비를 갖는 물질을 포함할 수 있다. 예컨대, 상기 라이너 전극막(120)은 티타늄 질화막을 포함할 수 있고, 상기 벌크 전극막(130)은 텅스텐을 포함할 수 있다.
라이너 전극(125) 및 상기 벌크 전극(135)은 상술된 것과 다른 방법에 의해 형성될 수 있다.
도9를 참조하여 설명된 것처럼, 상기 기판(100)상에 상기 라이너 전극막(120) 및 상기 벌크 전극막(130)이 형성될 수 있다.
도11을 참조하면, 상기 라이너 전극(125) 및 상기 벌크 전극(135)은 동일한 식각 공정에 의해 형성될 수 있다. 이 경우, 상기 라이너 전극막(120) 및 상기 벌크 전극막(130)은 동일한 원소를 포함하는 물질을 포함할 수 있다. 즉, 상기 라이너 전극막(120)은 PVD-도전성 물질을 포함할 수 있고, 상기 벌크 전극막(130)은 CVD-도전성 물질을 포함할 수 있다. 예컨대, 상기 라이너 전극막(120)은 물리 기상 증착 공정에 의한 티타늄 질화물을 포함할 수 있고, 상기 벌크 전극막(130)은 화학 기상 증착 공정에 의한 티타늄 질화물을 포함할 수 있다.
본 실시 예에 따르면, 상기 상기 라이너 전극막(120)은 동일한 식각 공정 조건에 대하여 상기 벌크 전극막(130)보다 빠른 식각 속도를 가질 수 있다. 따라서, 동일한 공정 시간 동안, 상기 라이너 전극막(120)이 더 빠르게 식각되어, 상기 트렌치(105)의 측벽과 상기 벌크 전극(135)의 측벽 사이에 리세스 영역이 형성될 수 있다. 결과적으로, 트렌치(105)의 측벽과 상기 벌크 전극(135)의 측벽 사이에 형성된 상기 라이너 전극(125)의 상부면의 레벨이 상기 벌크 전극(135)의 상부면의 레벨보다 낮게 형성될 수 있다.
도12를 참조하면, 상기 벌크 전극(135) 및 상기 라이너 전극(125)상에 캐핑 패턴(140)을 형성할 수 있다. 상기 캐핑 패턴(140)은 상기 기판(100)의 전면상에 캐핑층을 형성하고, 상기 캐핑층을 상기 기판(100)의 상부면에 형성된 상기 게이트 유전막(110)이 노출될 때까지 식각하여 형성될 수 있다. 상기 캐핑층은 화학 기상 증착 공정에 의해 형성될 수 있다. 상기 식각 공정은 화학적 기계적 평탄화 공정, 건식 식각 공정 또는 습식 식각 공정 중에서 선택된 적어도 하나에 의해 수행될 수 있다. 상기 캐핑 패턴(140)은 절연 물질을 포함할 수 있다. 예컨대, 상기 캐핑 패턴(140)은 산화물, 질화물 또는 산화질화물 중에서 적어도 선택된 적어도 하나를 포함할 수 있다.
일 실시 예에 따르면, 도시되지는 않았지만, 상기 벌크 전극(135) 및 상기 라이너 전극(125)과 상기 캐핑 패턴(140) 사이에 절연막이 개재될 수 있다.
도13을 참조하면, 상기 트렌치들(105) 양측의 상기 활성 영역(103) 내에 상기 트렌치(105)와 인접한 소스/드레인 영역들(107a, 107b)을 형성할 수 있다. 일 실시 예에 따르면, 상기 활성 영역(103) 내에 제1 소스/드레인 영역(107a) 및 한 쌍의 제2 소스/드레인 영역들(107b)이 형성될 수 있다. 상기 제1 소스/드레인 영역(107a)은 상기 한 쌍의 게이트 전극 사이의 활성 영역(103)내에 형성될 수 있다. 상기 한 쌍의 제2 소스/드레인 영역들(107b) 사이에 상기 한 쌍의 게이트 전극들 및 제1 소스/드레인 영역(107a)이 배치되도록 형성될 수 있다.
상기 소스/드레인 영역들(107a, 107b)의 하부면은 상기 활성 영역(103)의 상부면으로부터 소정의 깊이에 형성될 수 있다. 상기 소스/드레인 영역들(107a, 107b)은 상기 트렌치(105)의 측벽에 접할 수 있다. 상기 소스/드레인 영역들(107a, 107b)은 상기 활성 영역(103)에 불순물을 주입하는 공정에 의해서 형성될 수 있다. 예컨대, 상기 불순물은 인(P) 또는 붕소(B)를 포함할 수 있다. 일 실시 예에 따르면, 상기 소스/드레인 영역들(107a, 107b)의 하부면은 상기 트렌치(105)의 바닥면보다 높을 수 있다.
도14를 참조하면, 상기 기판(100)상에 제1 층간 절연막(150)을 형성할 수 있다. 상기 제1 층간 절연막(150)은 산화물, 질화물 또는 산화질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 제1 층간 절연막(150) 내에 제1 층간 절연막(150)을 관통하여, 상기 제1 소스/드레인 영역(107a)을 노출시키는 제1 관통홀(153)을 형성할 수 있다. 상기 제1 관통홀(153)은 상기 제1 층간 절연막(150)상에 마스크 패턴을 형성하고, 상기 제1 층간 절연막(150)에 상기 마스크 패턴을 이용하는 건식 식각 공정을 수행하는 것에 의해서 형성될 수 있다.
도15를 참조하면, 상기 제1 관통홀(153)내에 제1 콘택 플러그(155)을 형성할 수 있다. 상기 제1 콘택 플러그(155)은 도전 물질을 포함할 수 있다. 예컨대, 상기 제1 콘택 플러그(155)은 반도체 물질(ex, 다결정 실리콘), 금속-반도체 화합물(ex, 텅스텐 실리사이드), 도전성 금속질화물(ex, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(ex, 티타늄, 텅스텐 또는 탄탈늄 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 제1 콘택 플러그(155)은 상기 제1 층간 절연막(150)상에 상기 제1 관통홀(153)을 채우는 도전막을 형성하고, 상기 도전막을 상기 제1 층간 절연막(150)의 상부면이 노출될 때까지 식각하여서 형성할 수 있다. 상기 도전막을 형성하는 것은 화학 기상 증착 공정 또는 물리 기상 증착 공정에 의해 수행될 수 있다. 상기 식각 공정은 건식 식각 공정 또는 화학적 기계적 평탄화 공정 중에서 적어도 하나에 의해 수행될 수 있다.
도16을 참조하면, 상기 제1 층간 절연막(150)상에 상기 제1 콘택 플러그(155)과 전기적으로 연결되는 비트 라인(157)을 형성할 수 있다. 도시되지는 않았지만, 상기 비트 라인(157)은 평면적 관점에서 상기 트렌치(105)가 연장되는 방향과 교차되는 방향으로 연장되는 라인 형태로 형성될 수 있다. 상기 비트 라인(157)은 도전 물질을 포함할 수 있다. 예컨대, 상기 제1 콘택 플러그(155) 및 상기 제2 콘택 플러그(170)은 반도체 물질(ex, 다결정 실리콘), 금속-반도체 화합물(ex, 텅스텐 실리사이드), 도전성 금속질화물(ex, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(ex, 티타늄, 텅스텐 또는 탄탈늄 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 비트 라인(157)은 상기 제1 층간 절연막(150)상에 도전막을 형성하고, 상기 도전막을 패터닝하는 것에 의해서 형성될 수 있다. 이와 달리, 상기 비트 라인(157)은 다마신 공정(Damascene Process)에 의해 형성될 수 있다. 즉, 상기 비트 라인(157)은 상기 제1 층간 절연막(150)상에 개구부가 포함된 절연막을 형성하고, 상기 개구부를 도전 물질로 채우는 것에 의해서 형성될 수 있다.
상기 제1 층간 절연막(150) 에 상기 비트 라인(157)을 덮는 제2 층간 절연막(160)이 형성될 수 있다. 상기 제2 층간 절연막(160)은 화학 기상 증착 공정에 의해서 형성될 수 있다. 상기 제2 층간 절연막(160)은 산화물, 질화물 또는 산화질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
도17을 참조하면, 상기 제1 층간 절연막(150) 및 상기 제2 층간 절연막(160) 내에, 상기 제1 층간 절연막(150) 및 상기 제2 층간 절연막(160)을 관통하여 상기 제2 소스/드레인 영역들(107b)을 노출시키는 제2 관통홀(165)을 형성할 수 있다. 상기 제2 관통홀(165)은 상기 제2 층간 절연막(160)상에 마스크 패턴을 형성하고, 제1 층간 절연막(150) 및 상기 제2 층간 절연막(160)에 상기 마스크 패턴을 이용하는 건식 식각 공정을 수행하는 것에 의해서 형성될 수 있다.
도18을 참조하면, 상기 제2 관통홀(165)내에 제2 콘택 플러그(170)을 형성할 수 있다. 상기 제2 콘택 플러그(170)은 도전 물질을 포함할 수 있다. 예컨대, 상기 제2 콘택 플러그(170)은 반도체 물질(ex, 다결정 실리콘), 금속-반도체 화합물(ex, 텅스텐 실리사이드), 도전성 금속질화물(ex, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(ex, 티타늄, 텅스텐 또는 탄탈늄 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 제2 콘택 플러그(170)은 상기 제2 층간 절연막(160)상에 상기 제2 관통홀(165)을 채우는 도전막을 형성하고, 상기 도전막을 상기 제2 층간 절연막(160)의 상부면이 노출될 때까지 식각하여서 형성될 수 있다. 상기 도전막을 형성하는 것은 화학 기상 증착 공정 또는 물리 기상 증착 공정에 의해 수행될 수 있다. 상기 식각 공정은 건식 식각 공정 또는 화학적 기계적 평탄화 공정 중에서 적어도 하나에 의해 수행될 수 있다.
도19는 본 발명의 기술적 사상에 기초한 반도체 장치를 포함하는 전자 시스템의 일 예를 도시한 블록도 이다.
도19를 참조하면, 본 발명의 일 실시 예에 따른 반도체 장치를 포함하는 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시 예들에 개시된 반도체 장치들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 장치(ex,비휘발성 기억 소자 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도20은 본 발명의 기술적 사상에 기초한 반도체 장치를 포함하는 메모리 카드의 일 예를 도시한 블록도 이다.
도20을 참조하면, 본 발명의 일 실시 예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시 예들에 개시된 반도체 장치들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 장치(ex, 비휘발성 기억 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
상술된 실시 예들에서 개시된 반도체 장치들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시 예들에 따른 반도체 장치들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시 예들에 따른 반도체 장치가 실장된 패키지는 상기 반도체 장치를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 101: 소자 분리막
103: 활성 영역 107: 소스/드레인 영역
125: 라이너 전극 135: 벌크 전극
140: 캐핑 패턴 155: 제1 콘택 플러그
157: 비트 라인 170: 제2 콘택 플러그
103: 활성 영역 107: 소스/드레인 영역
125: 라이너 전극 135: 벌크 전극
140: 캐핑 패턴 155: 제1 콘택 플러그
157: 비트 라인 170: 제2 콘택 플러그
Claims (10)
- 기판 내에 배치되어 활성 영역을 정의하는 소자 분리막;
상기 활성 영역을 가로질러 상기 소자 분리막 상으로 연장되는 트렌치, 상기 트렌치는 상기 소자 분리막 내에 배치되는 제1 바닥면 및 상기 활성 영역 내에 배치되는 제2 바닥면을 갖는 것;
상기 트렌치 내에 벌크 전극;
상기 벌크 전극과 상기 트렌치의 내면 사이에 라이너 전극; 및
상기 라이너 전극과 상기 트렌치의 내면 사이에 게이트 유전막을 포함하되,
상기 라이너 전극은 상기 벌크 전극의 측벽과 상기 트렌치의 측벽 사이에 개재되는 측벽부를 포함하되, 상기 측벽부는 상기 벌크 전극과 상기 트렌치의 상기 측벽 사이에서 노출되는 상부면을 가지고,
상기 벌크 전극의 상부면의 레벨은 상기 라이너 전극의 상기 측벽부의 상기 상부면의 레벨보다 높고, 상기 기판의 상부면의 레벨보다는 낮으며,
상기 제1 바닥면은 상기 제2 바닥면보다 낮은 레벨에 위치하는 반도체 장치. - 제1항에 있어서,
상기 라이너 전극은 상기 벌크 전극과 상기 트렌치의 바닥면 사이에 개재되는 바닥부를 더 포함하는 반도체 장치. - 제1항에 있어서,
상기 라이너 전극이 상기 벌크 전극보다 비저항이 높은 물질을 포함하는 반도체 장치. - 제1항에 있어서,
상기 라이너 전극과 상기 벌크 전극은 서로 식각 선택비를 갖는 물질을 포함하는 반도체 장치. - 기판 내에 배치된 트렌치;
상기 트렌치 내에 벌크 전극;
상기 벌크 전극과 상기 트렌치의 내면 사이에 라이너 전극; 및
상기 라이너 전극과 상기 트렌치의 내면 사이에 게이트 유전막을 포함하되,
상기 라이너 전극은 상기 벌크 전극의 측벽과 상기 트렌치의 측벽 사이에 개재되는 측벽부를 포함하되, 상기 측벽부는 상기 벌크 전극과 상기 트렌치의 상기 측벽 사이에서 노출되는 상부면을 가지고,
상기 벌크 전극의 상부면의 레벨은 상기 라이너 전극의 상기 측벽부의 상기 상부면의 레벨보다 높고, 상기 기판의 상부면의 레벨보다는 낮으며,
상기 라이너 전극 및 상기 벌크 전극은 동일한 원소들로 구성된 물질들을 포함하되, 상기 라이너 전극은 PVD-도전성 물질을 포함하고, 상기 벌크 전극은 CVD-도전성 물질을 포함하는 반도체 장치. - 기판 내에 트렌치를 형성하는 것;
상기 트렌치의 측면 및 바닥면을 콘포말하게 덮는 게이트 유전막을 형성하는 것;
상기 기판상에 콘포말하게 라이너 전극막을 형성하는 것;
상기 라이너 전극막 상에 상기 트렌치 내부를 채우는 벌크 전극막을 형성하는 것; 및
상기 벌크 전극막 및 상기 라이너 전극막을 식각하여, 상기 트렌치 내에 라이너 전극 및 벌크 전극을 형성하는 것을 포함하되,
상기 라이너 전극 및 상기 벌크 전극을 형성하는 것은 상기 라이너 전극막 및 상기 벌크 전극막에 건식 식각 공정을 수행하는 것을 포함하고,
상기 건식 식각 공정에 의하여, 상기 라이너 전극의 상부면의 레벨은 상기 벌크 전극의 상부면의 레벨보다 낮아지는 반도체 장치의 형성 방법. - 제6항에 있어서,
상기 건식 식각 공정에 대하여, 상기 라이너 전극막은 상기 벌크 전극막보다 빠른 식각 속도를 갖는 반도체 장치의 형성 방법. - 제7항에 있어서,
상기 라이너 전극막은 물리 기상 증착 공정에 의해 형성되고, 상기 벌크 전극막은 화학 기상 증착 공정에 의해 형성되는 반도체 장치의 형성 방법. - 제6항에 있어서,
상기 벌크 전극막은 상기 라이너 전극막보다 비저항이 낮은 물질로 형성되는 반도체 장치의 형성 방법. - 제6항에 있어서,
상기 라이너 전극 및 상기 벌크 전극을 형성하는 것은:
상기 라이너 전극막을 식각하여 상기 라이너 전극을 형성하는 것; 및
상기 벌크 전극막을 식각하여 상기 벌크 전극을 형성하는 것을 포함하는 반도체 장치의 형성 방법.
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