KR20210105047A - 임베디드 소자 및 그 제조 방법 - Google Patents

임베디드 소자 및 그 제조 방법 Download PDF

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Abstract

임베디드 소자는 제1 영역 및 제2 영역을 포함하는 기판이 구비된다. 제1 영역의 기판 상에 하부 전극 콘택이 구비된다. 상기 하부 전극 콘택 상부면과 접하고, 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극이 적층되는 제1 구조물이 구비된다. 상기 제2 영역의 기판 상에 구비되고, 상기 제1 구조물보다 높은 상부면을 갖는 제1 금속 배선 구조물이 구비된다. 상기 제1 구조물의 상부 전극과 접촉하는 비트 라인 구조물이 구비된다. 상기 제1 금속 배선 구조물과 접촉하는 제2 금속 배선 구조물을 포함한다. 상기 비트 라인 구조물과 상기 제2 금속 배선 구조물은 서로 다른 수직 방향의 높이를 갖는다. 상기 임베디드 소자는 배치 설계 자유도가 높고 우수한 전기적 특성을 가질 수 있다.

Description

임베디드 소자 및 그 제조 방법{EMBEDDED DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 자세하게는 자기 저항 메모리를 포함하는 임베디드 소자 및 그 제조 방법에 관한 것이다.
MTJ 모듈이 로직 제품의 BEOL(Back end of line) 배선에 삽입하도록 설계된 임베디드 소자가 제공된다. 이 때, 로직 제품의 변경없이 MTJ모듈이 추가되기 위해서는 배선의 배치가 중요할 수 있다.
본 발명의 일 과제는 설계 자유도를 갖고 높은 신뢰성 및 우수한 전기적 특성을 갖는 임베디드 소자를 제공하는 것이다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 임베디드 소자는, 제1 영역 및 제2 영역을 포함하는 기판 상에 제1 몰드 절연막이 구비된다. 상기 제1 몰드 절연막 상에 제2 몰드 절연막이 구비된다. 상기 제1 영역의 제1 몰드 절연막 내에 하부 전극 콘택이 구비된다. 상기 제1 영역의 제2 몰드 절연막 내에 구비되고, 상기 하부 전극 콘택 상부면과 접하고, 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극이 적층되는 제1 구조물이 구비된다. 상기 제2 영역의 제1 및 제2 몰드 절연막을 관통하는 제1 금속 배선 구조물이 구비된다. 상기 제2 몰드 절연막 상에 제3 몰드 절연막이 구비된다. 상기 제1 영역의 제3 몰드 절연막 및 제2 몰드 절연막의 상부를 관통하여 상기 상부 전극과 접촉하는 비트 라인 구조물이 구비된다. 상기 제2 영역의 제3 몰드 절연막을 관통하여 상기 제1 금속 배선 구조물과 접촉하는 제2 금속 배선 구조물을 포함한다. 상기 제2 금속 배선 구조물은 수직 방향으로 제2 높이를 갖고, 상기 비트 라인 구조물은 수직 방향으로 상기 제2 높이보다 높은 제1 높이를 가질 수 있다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 임베디드 소자는, 제1 영역 및 제2 영역을 포함하는 기판 상에 제1 몰드 절연막이 구비된다. 상기 제1 몰드 절연막 상에 제2 몰드 절연막이 구비된다. 상기 제1 영역의 제1 몰드 절연막 내에 하부 전극 콘택이 구비된다. 상기 제1 영역의 제2 몰드 절연막 내에, 상기 하부 전극 콘택 상부면과 접하고, 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극이 적층되는 제1 구조물이 구비된다. 상기 제2 영역의 제1 및 제2 몰드 절연막을 관통하는 제1 금속 배선 구조물이 구비된다. 상기 제2 몰드 절연막 상에 구비되는 제3 몰드 절연막이 구비된다. 상기 제1 영역의 제3 몰드 절연막 및 제2 몰드 절연막의 상부를 관통하여 상기 상부 전극과 접촉하는 비트 라인 구조물이 구비된다. 상기 제2 영역의 제3 몰드 절연막을 관통하여 상기 제1 금속 배선 구조물과 접촉하는 제2 금속 배선 구조물을 포함한다. 상기 비트 라인 구조물 및 제2 금속 배선 구조물은 서로 다른 수직 방향의 높이를 갖고, 상기 비트 라인 구조물과 상기 금속 배선 구조물은 서로 다른 형상을 갖는다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 임베디드소자는, 제1 영역 및 제2 영역을 포함하는 기판이 구비된다. 제1 영역의 기판 상에 하부 전극 콘택이 구비된다. 상기 하부 전극 콘택 상부면과 접하고, 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극이 적층되는 제1 구조물이 구비된다. 상기 제2 영역의 기판 상에 구비되고, 상기 제1 구조물보다 높은 상부면을 갖는 제1 금속 배선 구조물이 구비된다. 상기 제1 구조물의 상부 전극과 접촉하는 비트 라인 구조물이 구비된다. 상기 제1 금속 배선 구조물과 접촉하는 제2 금속 배선 구조물을 포함한다. 상기 비트 라인 구조물과 상기 제2 금속 배선 구조물은 서로 다른 수직 방향의 높이를 갖는다.
상기 임베디드 소자는 비트 라인 구조물의 하부에 금속이 충분히 매립되지 않아 발생되는 불량이 감소될 수 있다. 상기 임베디드 소자는 설계 자유도를 갖고 높은 신뢰성 및 우수한 전기적 특성을 갖는다.
도 1 및 도 2는 예시적인 실시예들에 따른 임베디드 소자를 설명하기 위한 단면도이다.
도 3은 임베디드 소자의 비트 라인 구조물 및 금속 배선 구조물을 각각 나타내는 사시도이다.
도 4는 임베디드 소자의 비트 라인 구조물 및 금속 배선 구조물의 상부면을 나타내는 평면도이다.
도 5는 예시적인 실시예들에 따른 임베디드 소자의 각 영역들을 나타내는 평면도이다.
도 6 내지 도 18은 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 19 및 도 20은 예시적인 실시예들에 따른 임베디드 소자를 설명하기 위한 단면도이다.
도 21은 상기 임베디드 소자의 비트 라인 구조물 및 금속 배선 구조물을 각각 나타내는 사시도이다.
도 22 내지 도 23은 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 24는 예시적인 실시예들에 따른 임베디드 소자를 설명하기 위한 단면도이다.
도 25 내지 도 29는 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
이하에서, 기판에 평행하면서 서로 수직한 2방향을 각각 제1 방향 및 제2 방향이라고 한다. 이하에서는, 임베디드 소자의 비트 라인의 연장 방향을 제2 방향으로 설명한다.
도 1 및 도 2는 예시적인 실시예들에 따른 임베디드 소자를 설명하기 위한 단면도이다. 도 3은 상기 임베디드 소자의 비트 라인 구조물 및 금속 배선 구조물을 각각 나타내는 사시도이다. 도 4는 상기 임베디드 소자의 비트 라인 구조물 및 금속 배선 구조물의 상부면을 나타내는 평면도이다. 도 5는 예시적인 실시예들에 따른 임베디드 소자의 각 영역들을 나타내는 평면도이다.
도 1은 제1 방향으로 절단한 단면도이고, 도 2는 제2 방향으로 절단한 단면도이다.
도 5를 참조하면, 임베디드 소자(10)는 MRAM 영역(3) 및 로직 소자 영역(4)을 포함할 수 있다. 상기 MRAM 영역(3) 내에는 MRAM 셀 영역(1) 및 코아 페리 영역(2)을 포함할 수 있다. 이하에서, 상기 MRAM 셀 영역(1)은 MTJ모듈을 포함하는 제1 영역이고, 상기 로직 소자 영역(4) 및 코아 페리 영역(2)은 MTJ모듈을 포함하지 않는 제2 영역이라 하면서 설명한다.
도 1 및 도 2를 참조하면, 제1 영역(I) 및 제2 영역(II)을 포함하는 기판(100) 상에 회로 패턴들(도시안됨)이 구비되고, 상기 회로 패턴들을 덮는 하부 절연막(102)이 구비된다. 상기 하부 절연막(102) 내에 제1 하부 배선들(도시안됨)이 구비된다.
상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
상기 제1 영역(I)의 기판(100)에 형성되는 회로 패턴은 메모리 셀을 구성하는 선택 소자들(예컨대, 선택 트랜지스터)을 포함할 수 있고, 제2 영역(II)의 기판(100)에 형성되는 회로 패턴은 로직 회로 또는 주변 회로를 구성하는 복수 개의 로직 트랜지스터들을 포함할 수 있다.
예시적인 실시예에서, 상기 하부 절연막(102)은 복수의 층간 절연막을 포함할 수 있고, 상기 제1 하부 배선들은 각 층간 절연막들 내에 복수의 층으로 구비될 수 있다. 상기 하부 절연막(102)은 실리콘 산화물을 포함할 수 있다. 일부 예시적인 실시예에서, 상기 복수의 층간 절연막 사이에는 식각 저지막이 더 포함될 수 있다. 상기 제1 하부 배선들은 콘택 플러그 및 도전 패턴을 포함할 수 있다. 상기 제1 하부 배선은 폴리실리콘 또는 금속을 포함할 수 있다.
상기 하부 절연막(102) 상에는 상부 절연막(104)이 구비될 수 있다. 상기 제1 및 제2 영역(I,II) 상의 상기 상부 절연막(104) 내에는 제2 하부 배선(109)이 구비될 수 있다. 상기 제2 하부 배선(109)은 콘택 플러그(109a) 및 콘택 플러그(109a) 상에 구비되는 하부 도전 패턴(109b)을 포함할 수 있다. 상기 상부 절연막(104) 및 제2 하부 배선(109)의 상면은 실질적으로 동일한 평면에 위치할 수 있다.
예시적인 실시예에서, 상기 제2 하부 배선(109)에 포함되는 하부 도전 패턴(109b)은 MTJ 모듈의 하부 전극 콘택(116)과 직접 접촉하는 패턴일 수 있다. 상기 제2 하부 배선(109)은 금속 물질을 포함할 수 있다.
예시적인 실시예에서, 상기 제2 하부 배선(109)은 제1 베리어 패턴(108a) 및 제1 도전 패턴(108b)을 포함할 수 있다. 상기 제1 베리어 패턴(108a)은 상기 제1 도전 패턴(108b)의 측벽 및 저면을 둘러싸도록 형성될 수 있다. 상기 제1 베리어 패턴(108a)은 예를 들어, 텅스텐 질화물, 탄탈륨 질화물, 티타늄 질화물 등과 같은 금속 질화물 및/또는 탄탈륨, 티타늄 등과 같은 금속을 포함할 수 있다. 상기 제1 도전 패턴(108b)은 구리를 포함할 수 있다.
상기 콘택 플러그(109a)는 원통 형상을 가질 수 있다. 예시적인 실시예에서, 단면에서 볼 때, 상기 콘택 플러그(109a)는 제1 방향으로 제1 폭(W1)을 가질 수 있고, 상기 제2 방향으로도 동일하게 제1 폭(W1)을 가질 수 있다. 상기 콘택 플러그(109a)의 상부면은 상기 제1 폭(W1)의 직경을 갖는 원형일 수 있다. 이하에서, 제1 방향 또는 제2 방향의 폭은, 단면도에서 볼 때 제1 방향 또는 제2 방향으로의 최대 폭을 의미한다.
상기 하부 도전 패턴(109b)은 상기 제1 방향으로 상기 제1 폭(W1)보다 넓은 제2 폭(W2)을 가질 수 있다. 예시적인 실시예에서, 상기 하부 도전 패턴(109b)은 라인 형상을 가질 수 있다. 상기 제2 하부 배선(109)의 수직 방향의 높이는 제2 높이(h2)일 수 있다.
이와 같이, 상기 콘택 플러그(109a)는 상기 제1 폭(W1)을 가지고, 상기 하부 도전 패턴(109b)의 제2 폭(W2)을 가질 수 있다. 또한, 상기 제2 하부 배선(109)은 제2 높이(h2)를 가질 수 있다. 예시적인 실시예에서, 상기 제2 높이는 500Å 내지 5000Å일 수 있다. 상기 제1 폭 및 제2 폭의 비는 1: 1.05 내지 1.5일 수 있다. 상기 제1 폭은 200Å 내지 5000Å일 수 있다.
이러한 상기 제2 하부 배선(109)의 배선 수치는 제1 디자인 룰이라 할 수 있다.
상기 제1 영역(I) 및 제2 영역(II)의 상부 절연막(104), 제2 하부 배선(109) 상에 제1 식각 저지막(112) 및 제1 몰드 절연막(114)이 적층될 수 있다. 상기 제1 몰드 절연막(114)은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 상기 제1 식각 저지막(112)은 실리콘 질화물 또는 실리콘 탄화질화물을 포함할 수 있다.
상기 제1 영역(I)의 제1 몰드 절연막(114) 및 제1 식각 저지막(112)을 관통하여 제2 하부 배선들(109)과 접하는 하부 전극 콘택들(BEC, 116)이 구비될 수 있다. 예시적인 실시예에서, 상기 하부 전극 콘택(116)은 베리어 패턴(116a) 및 도전 패턴(116b)을 포함할 수 있다.
상기 하부 전극 콘택(116) 상에는 제1 구조물(138)이 구비될 수 있다. 상기 제1 구조물(138)은 상기 하부 전극 콘택(116) 상부면을 덮으면서 상기 하부 전극 콘택(116)과 인접하는 제1 몰드 절연막(114) 상에 구비될 수 있다.
상기 제1 구조물(138)은 상기 하부 전극(118), MTJ 구조물(132), 중간 전극(124a) 및 상부 전극(126a)이 순차적으로 적층된 필러 형상을 가질 수 있다. 상기 하부 전극 콘택(116) 및 제1 구조물(138)은 MTJ 모듈로 제공될 수 있다.
일부 예시적인 실시예에서, 상기 제1 구조물(138)내에 상기 중간 전극이 포함되지 않을 수도 있다.
예시적인 실시예에서, 상기 제1 구조물(138)의 측벽은 하방으로 갈수록 폭이 증가되도록 경사를 가질 수 있다. 일부 실시예에서, 상기 제1 구조물(138)의 측벽은 수직일 수도 있다.
예시적인 실시예에서, 상기 제1 몰드 절연막(114)의 상부면은 평탄하지 않을 수 있다. 상기 제1 구조물들(138) 사이에 배치되는 상기 제1 몰드 절연막(114)의 상부면은 상기 하부 전극 콘택(116)의 상기 제1 구조물(138)의 저면보다 낮을 수 있다. 따라서, 상기 제1 구조물들(138) 사이에 배치되는 상기 제1 몰드 절연막(114)의 상부면에는 리세스부를 포함할 수 있다. 예시적인 실시예에서, 상기 제2 영역(II) 상의 제1 몰드 절연막(114)의 상부면은 상기 제1 영역(I)의 제1 몰드 절연막(114)의 상부면보다 낮을 수 있다.
상기 하부 전극(118)은 티타늄, 탄탈륨 등과 같은 금속 또는 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물 중의 적어도 하나를 포함할 수 있다.
상기 MTJ 구조물(132)은 적층된 제1 자성 패턴(132a), 터널 베리어 패턴(132b) 및 제2 자성 패턴(132c)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 자성 패턴(132a)은 자화방향이 고정된 고정층으로 제공될 수 있다. 예시적인 실시예에서, 상기 제1 자성 패턴(132a)은 고정 패턴, 하부 강자성 패턴, 반강자성 커플링 스페이서 패턴, 상부 강자성 패턴을 포함할 수 있다. 이 때, 상기 고정 패턴은 예를 들어, 망간철(FeMn), 망간이리듐(IrMn), 망간백금(PtMn), 산화망간(MnO), 황화망간(MnS), 텔루르망간(MnTe), 불화망간(MnF2), 불화철(FeF2), 염화철(FeCl2), 산화철(FeO), 염화코발트(CoCl2), 산화코발트(CoO), 염화니켈(NiCl2), 산화니켈(NiO), 크롬(Cr) 등을 포함하도록 형성할 수 있다. 상기 상부 및 하부 강자성 패턴들은 예를 들어, 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 강자성체를 포함하도록 형성할 수 있다. 상기 반강자성 커플링 스페이서 패턴은 예를 들어, 루테늄(Ru), 이리듐(Ir) 또는 로듐(Rh) 중 적어도 하나를 포함하도록 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 자성 패턴(132c)은 자화방향이 가변적인 자유층으로 제공될 수 있다. 이 경우, 제2 자성 패턴(132c)은 철(Fe), 코발트(Co), 니켈(Ni), 크롬(Cr), 백금(Pt) 등과 같은 강자성체를 포함할 수 있다. 제2 자성 패턴(132c)은 붕소(B) 또는 실리콘(Si)을 더 포함할 수도 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다. 예를 들면, 제2 자성 패턴(132c)은 CoFe, NiFe, FeCr, CoFeNi, PtCr, CoCrPt, CoFeB, NiFeSiB, CoFeSiB 등과 같은 복합 물질을 포함할 수 있다.
상기 터널 베리어 패턴(132b)은 제1 및 제2 자성 패턴들(132a, 132c) 사이에 배치될 수 있다. 이에 따라, 제1 및 제2 자성 패턴들(132a, 132c)은 서로 직접적으로 접촉하지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 터널 베리어 패턴(132b)은 절연성을 갖는 금속 산화물을 포함할 수 있다. 예를 들어, 상기 터널 베리어 패턴(132b)은 마그네슘 산화물(MgOx) 또는 알루미늄 산화물(AlOx)을 포함할 수 있다.
상기 중간 전극(124a)은 티타늄, 탄탈륨 등과 같은 금속 또는 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물 중의 적어도 하나를 포함할 수 있다.
상기 상부 전극(126a)은 텅스텐, 구리, 백금, 니켈, 은, 금 등을 포함할 수 있다. 일 예로, 상기 상부 전극(126a)은 텅스텐으로 형성될 수 있다.
상기 제1 및 제2 영역(I, II)의 상기 제1 구조물(138) 및 상기 제1 몰드 절연막(114)의 표면상에 컨포멀하게 캡핑막(140)이 구비될 수 있다. 상기 캡핑막(140)은 상기 제1 구조물(138)의 측벽 및 제1 몰드 절연막(114)의 상부면을 덮을 수 있다. 상기 캡핑막(140)은 실질적으로 균일한 두께를 가질 수 있다. 상기 캡핑막(140)은 상기 제1 구조물(138)의 측벽과 접촉하여 상기 제1 구조물(138)을 보호할 수 있다. 상기 캡핑막(140)은 예를들어, 실리콘 질화물 또는 실리콘 산 질화물을 포함할 수 있다.
상기 제1 몰드 절연막(114) 상에 형성된 캡핑막(140)의 상부면은 상기 제1 구조물(138)의 저면보다 낮게 리세스된 형상을 가질 수 있다. 즉, 상기 제1 몰드 절연막(114) 상부면의 리세스부에 의해, 상기 캡핑막(140) 상에도 리세스부가 포함될 수 있다.
상기 제1 및 제2 영역(I, II)의 상기 캡핑막(140) 상에는 제2 몰드 절연막(142)이 구비될 수 있다. 상기 제2 몰드 절연막(142)은 상기 제1 구조물(138)들 사이의 갭을 채울 수 있다. 상기 제2 몰드 절연막(142)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 제2 몰드 절연막(142)의 상부면은 상기 제1 구조물(138)의 최상부면보다 높을 수 있다. 예시적인 실시예에서, 상기 제1 구조물(138)의 상부면 상에 형성되는 제2 몰드 절연막(142)의 두께는 100Å 내지 800Å일 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 영역(I, II)의 제2 몰드 절연막(142)은 서로 평탄한 상부면을 가질 수 있다. 일부 실시예에서, 상기 제2 영역(II)의 제2 몰드 절연막(142)의 상부면은 상기 제1 영역(I)의 제2 몰드 절연막(142)의 상부면보다 낮을 수 있다.
상기 제2 영역(II)의 상기 제2 몰드 절연막(142)의 일부분에는 제1 트렌치(144)가 구비될 수 있다. 또한, 상기 제1 트렌치(144) 저면과 연통하고, 상기 제2 몰드 절연막(142) 및 제1 식각 저지막(112)을 관통하여 상기 제2 하부 배선(109)의 상부면을 노출하는 제1 비아홀(146)이 구비될 수 있다. 상기 제1 트렌치(144)는 상기 제1 방향으로 상기 제2 폭(W2)을 가질 수 있고, 상기 제1 비아홀(146)은 상기 제1 방향으로 상기 제1 폭(W1)을 가질 수 있다.
상기 제1 비아홀(146) 및 제1 트렌치(144) 내부에는 제2 베리어 패턴(152a) 및 제2 도전 패턴(152b)이 구비될 수 있다.
상기 제2 베리어 패턴(152a)은 상기 제1 트렌치(144) 및 제1 비아홀(146)의 측벽 및 저면을 따라 컨포멀하게 구비될 수 있다. 상기 제2 도전 패턴(152b)은 상기 제2 베리어 패턴(152a) 상에서 상기 제1 비아홀(146) 및 제1 트렌치(144) 내부를 채우도록 구비될 수 있다. 상기 제1 비아홀(146) 내부에 형성되는 도전 물질은 제1 비아 콘택(153a)으로 제공될 수 있다. 상기 제1 트렌치(144) 내부에 형성되는 도전 물질은 제1 금속 배선(153b)으로 제공될 수 있다. 상기 제2 베리어 패턴(152a)은 상기 제1 베리어 패턴(108a)에 예시된 물질들을 포함할 수 있다. 상기 제2 도전 패턴(152b)은 구리를 포함할 수 있다. 상기 제1 비아 콘택(153a)은 상기 제2 하부 배선(109)과 접촉하여, 상기 제2 하부 배선(109)과 전기적으로 연결될 수 있다.
상기 제1 비아 콘택(153a) 및 제1 금속 배선(153b)은 제1 금속 배선 구조물(153)로 제공될 수 있다. 상기 제2 몰드 절연막(142) 및 상기 제1 금속 배선(153b)의 상부면은 서로 동일한 평면 상에 위치할 수 있으며, 동일한 상부면 높이를 가질 수 있다. 따라서, 상기 제1 몰드 절연막(114), 캡핑막(140) 및 제2 몰드 절연막(142)이 적층된 구조물의 높이는 상기 제1 금속 배선 구조물(153)의 높이와 동일할 수 있다.
상기 제1 비아 콘택(153a)은 원기둥 형상을 가질 수 있다. 예시적인 실시예에서, 상기 제1 비아 콘택(153a)의 상부면은 상기 제1 및 제2 방향으로 각각 상기 제1 폭(W1)을 가질 수 있다. 상기 제1 비아 콘택(153a)의 상부면은 상기 제1 폭(W1)의 직경을 갖는 원형일 수 있다.
상기 제1 금속 배선(153b)은 제1 방향으로 상기 제2 폭(W2)을 가질 수 있다. 상기 제1 금속 배선(153b)은 라인 형상을 가질 수 있다. 또한, 상기 제1 금속 배선 구조물(153)은 수직 방향으로 상기 제2 높이(h2)를 가질 수 있다. 즉, 상기 제1 금속 배선 구조물(153)은 상기 제1 디자인 룰을 가질 수 있다.
예시적인 실시예에서, 상기 MTJ 모듈의 상부면은 상기 제1 금속 배선 구조물(153)의 상부면보다 낮을 수 있다. 상기 MTJ 모듈의 수직 방향 높이는 상기 제1 금속 배선 구조물(153)의 수직 방향 높이(h2)보다 낮을 수 있다. 상기 MTJ 모듈 상에는 상기 제2 몰드 절연막(142)이 구비될 수 있다.
설명한 것과 같이, 상기 제1 영역(I) 상의 상기 제1 몰드 절연막(114), 캡핑막(140) 및 제2 몰드 절연막(142) 내에는 상기 MTJ 모듈이 구비되고, 상기 제2 영역 상의 상기 제1 몰드 절연막(114), 캡핑막(140) 및 제2 몰드 절연막(142) 내에는 상기 제1 비아 콘택(153a) 및 제1 금속 배선(153b)을 포함하는 제1 금속 배선 구조물(153)이 구비될 수 있다.
상기 제1 및 제2 영역(I, II)의 제2 몰드 절연막(142) 및 제1 금속 배선 구조물(153)의 상부면을 덮는 제2 식각 저지막(154)이 구비될 수 있다. 상기 제2 식각 저지막(154) 상에 제3 몰드 절연막(156)이 적층될 수 있다.
상기 제3 몰드 절연막(156)은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 상기 제2 식각 저지막(154)은 실리콘 질화물, 실리콘 탄화 질화물 등을 포함할 수 있다. 상기 제1 및 제2 영역 상의 상기 제3 몰드 절연막(156)은 평탄한 상부면을 가질 수 있다.
상기 제2 영역(II) 상의 상기 제3 몰드 절연막(156)의 일부분에는 제2 트렌치(164)가 구비될 수 있다. 또한, 상기 제2 트렌치(164) 저면과 연통하여, 상기 제3 몰드 절연막(156) 및 제2 식각 저지막(154)을 관통하여 상기 제1 금속 배선(153b)의 상부면을 노출하는 제2 비아홀(166)을 포함한다.
상기 제2 트렌치(164)는 상기 제1 방향으로 상기 제2 폭(W2)을 가질 수 있다. 상기 제2 비아홀(166)은 상기 제1 및 제2 방향으로 제1 폭(W1)을 가질 수 있다. 상기 제2 트렌치(164)는 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다.
상기 제2 비아홀(166) 및 제2 트렌치(164) 내부에는 제3 베리어 패턴(180a) 및 제3 도전 패턴(180b)이 구비될 수 있다. 상기 제3 베리어 패턴(180a)은 상기 제2 트렌치(164) 및 제2 비아홀(166)의 측벽 및 저면을 따라 컨포멀하게 구비될 수 있다. 상기 제3 도전 패턴(180b)은 상기 제3 베리어 패턴(180a) 상에서 상기 제2 비아홀(166) 및 제2 트렌치(164) 내부를 채우도록 구비될 수 있다. 상기 제2 비아홀(166) 내부에 형성되는 금속 물질은 제2 비아 콘택(186a)으로 제공될 수 있다. 상기 제2 트렌치(164) 내부에 형성되는 금속 물질은 제2 금속 배선(186b)으로 제공될 수 있다.
상기 제2 비아 콘택(186a)및 제2 금속 배선(186b)은 제2 금속 배선 구조물(186)로 제공될 수 있다. 상기 제2 비아 콘택(186a)은 상기 제1 금속 배선(153b)과 접촉하여 상기 제1 금속 배선(153b)과 전기적으로 연결될 수 있다. 상기 제1 및 제2 금속 배선 구조물(153, 186)은 전기적으로 연결될 수 있다.
도 3 및 도 4에서, 오른쪽에 도시된 것이 상기 제2 비아 콘택(186a)을 나타낸다.
도 3 및 도 4를 참조하면, 상기 제2 비아 콘택(186a)의 상부면은 상기 제1 및 제2 방향으로 제1 폭(W1)을 가질 수 있다. 즉, 상기 제2 비아 콘택(186a) 의 상부면은 상기 제1 폭(W1)의 직경을 갖는 원형일 수 있다. 상기 제2 비아 콘택(186a)은 원기둥 형상을 가질 수 있다. 상기 제2 비아 콘택(186a)은 상기 제1 및 제2 방향으로 상기 제1 폭(W1)을 갖고, 상기 제2 금속 배선(186b)은 상기 제1 방향으로 상기 제2 폭(W2)을 가질 수 있다. 상기 제2 금속 배선 구조물(186)은 수직 방향으로 상기 제2 높이(h2)를 가질 수 있다. 즉, 상기 제2 금속 배선 구조물(186)은 상기 제1 디자인룰을 가질 수 있다. 상기 제2 비아 콘택(186a)은 제2 하부 높이(h2b)를 가지고, 상기 제2 금속 패턴(186b)은 제2 상부 높이(h2a)를 가질 수 있다.
상기 제1 영역(I) 상의 상기 제3 몰드 절연막(156)의 일부분에는 제3 트렌치(160)가 구비될 수 있다. 또한, 상기 제3 트렌치(160) 저면과 연통하여, 상기 제3 몰드 절연막(156), 제2 식각 저지막(154), 제2 몰드 절연막(142) 및 캡핑막(140)을 관통하여 상기 상부 전극(126a)의 상부면을 노출하는 비트 라인 콘택홀(162)이 구비될 수 있다.
상기 제3 트렌치(160)는 상기 제1 방향으로 상기 제2 폭(W2)을 가질 수 있다. 상기 비트 라인 콘택홀(162)은 상기 제1 방향으로 상기 제1 폭(W1)을 가지고, 상기 제2 방향으로 상기 제1 폭(W1)보다 큰 제3 폭(W3)을 가질 수 있다.
상기 비트 라인 콘택홀(162) 및 제3 트렌치(160) 내부에는 상기 제4 베리어 패턴(180c) 및 상기 제4 도전 패턴(180d)이 구비될 수 있다. 상기 제4 베리어 패턴(180c)은 상기 제3 트렌치(160) 및 비트 라인 콘택홀(162)의 측벽 및 저면을 따라 컨포멀하게 구비될 수 있다. 상기 제4 도전 패턴(180d)은 상기 제4 베리어 패턴(180c) 상에서 상기 비트 라인 콘택홀(162) 및 제3 트렌치(160) 내부를 채우도록 구비될 수 있다. 상기 비트 라인 콘택홀(162) 내부에 형성되는 도전 물질은 비트 라인 콘택(182a)으로 제공될 수 있다. 상기 제3 트렌치(160) 내부에 형성되는 도전 물질은 비트 라인(182b)으로 제공될 수 있다. 상기 비트 라인 콘택(182a) 및 비트 라인(182b)은 비트 라인 구조물(182)로 제공될 수 있다.
상기 제4 베리어 패턴(180c)은 상기 제3 베리어 패턴(180a)과 동일한 공정을 통해 형성되므로, 상기 제3 베리어 패턴(180a)과 동일한 물질을 포함할 수 있다. 상기 제4 도전 패턴(180d)은 상기 제3 도전 패턴(180b)과 동일한 공정을 통해 형성되므로, 상기 제3 도전 패턴(180b)과 동일한 물질을 포함할 수 있다. 상기 제4 도전 패턴(180d)은 구리를 포함할 수 있다.
상기 비트 라인 콘택(182a)은 상기 상부 전극(126a)과 접촉하여, 상기 상부 전극(126a)과 전기적으로 연결될 수 있다.
도 3 및 도 4에서, 왼쪽에 도시된 것이 상기 비트 라인 콘택(182a)을 나타낸다.
도 3 및 도 4를 참조하면, 상기 비트 라인 콘택(182a)의 상부면은 상기 제1 방향으로 상기 제1 폭(W1)을 가지고, 상기 제2 방향으로 상기 제3 폭(W3)을 가질 수 있다. 즉, 상기 비트 라인 콘택(182a)의 상부면은 제2 방향으로 더 긴 타원 형상을 가질 수 있다. 상기 비트 라인 콘택(182a)의 상부면이 타원형인 기둥 형상을 가질 수 있다.
상기 비트 라인(182b)은 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 비트 라인(182b)은 상기 제1 방향으로 상기 제2 폭(W2)을 가질 수 있다.
상기 비트 라인 구조물(182)은 수직 방향으로 제1 높이(h1)를 가질 수 있다. 상기 제1 높이(h1)는 상기 제2 높이(h2)보다 높을 수 있다. 상기 비트 라인 콘택(182a)은 제1 하부 높이(h1b)를 가지고, 상기 비트 라인(182b)은 제1 상부 높이(h1a)를 가질 수 있다. 상기 비트 라인 콘택(182a)의 제1 하부 높이(h1b)는 상기 제2 비아 콘택(186a)의 제2 하부 높이(h1a)보다 더 높을 수 있다. 또한, 상기 비트 라인 구조물(182)의 저면은 상기 제2 금속 배선 구조물(186)의 저면보다 낮을 수 있다.
설명한 것과 같이, 상기 비트 라인 구조물(182)은 동일 레벨에 형성되는 제2 금속 배선 구조물(186)과는 서로 다른 형상을 가질 수 있다. 또한, 상기 비트 라인 구조물과 제2 금속 배선 구조물은 서로 다른 높이를 가질 수 있다. 상기 비트 라인 콘택(182a)은 상기 제2 비아 콘택(186a)은 서로 다른 형상을 가질 수 있다. 구체적으로, 상기 비트 라인 콘택(182a)은 상기 제2 비아 콘택(186a)보다 더 높게 형성될 수 있다. 상기 비트 라인 콘택(182a)의 저면은 상기 제2 비아 콘택(186a)의 저면보다 더 낮을 수 있다. 이 때, 상기 비트 라인 콘택(182a)은 상기 제2 비아 콘택(186a)보다 제2 방향으로 더 넓은 폭을 가질 수 있다. 즉, 상기 비트 라인 콘택(182a)의 용적은 상기 제2 비아 콘택(186a)의 용적보다 더 클 수 있다.
따라서, 상기 비트 라인 콘택(182a)과 상기 제2 비아 콘택(186a)을 동시에 형성할 때, 상기 비트 라인 콘택(182a)에 금속 물질이 용이하게 채워질 수 있어서 상기 비트 라인 콘택(182a)의 불량이 감소될 수 있다.
설명한 것과 같이, 상기 MTJ 모듈의 상부면 높이는 상기 제1 금속 배선 구조물(153)의 상부면 높이보다 낮을 수 있다. 따라서, 상기 MTJ 모듈은 상기 제1 금속 배선 구조물(153)이 형성되는 높이 내에 형성될 수 있다. 따라서, MTJ 모듈의 형성에 따라 적층되는 상기 배선 구조물들의 배치 설계를 변경하지 않아도 될 수 있다.
또한, 상기 MTJ 모듈 및 상기 비트 라인 구조물(182)의 적층 구조는 제1 및 제2 금속 배선 구조물(153, 186)이 적층되는 높이 내에 형성될 수 있다. 때문에, 상기 비트 라인(182b)의 형성에 따라 배선 구조물의 배치 설계를 변경하지 않아도 될 수 있다. 그러므로, 상기 로직 공정(예컨대, 로직 구조물의 배선 형성 공정)의 변화를 최소화 하면서 상기 MTJ 모듈 및 비트 라인 구조물(182)을 구현할 수 있다.
도 6 내지 도 18은 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 6을 참조하면, 제1 영역(I)의 기판(100) 상에 메모리 셀을 구성하는 선택 소자들(도시안됨)을 형성하고, 제2 영역(II)의 기판(100) 상에 로직 회로 또는 주변 회로를 구성하는 복수 개의 로직 트랜지스터들(도시안됨)을 형성한다.
상기 제1 및 제2 영역들(I, II)의 기판(100) 상에 상기 선택 소자 및 로직 트랜지스터를 덮는 하부 절연막(102)을 형성한다. 도시하지는 않았지만, 상기 하부 절연막(102) 내에 콘택 플러그 및 도전 패턴을 포함하는 제1 하부 배선을 형성하는 공정이 더 포함될 수 있다.
상기 하부 절연막(102) 상에 상부 절연막(104)을 형성한다. 상기 제1 및 제2 영역(I, II) 상의 상기 상부 절연막(104) 내에 콘택 플러그(109a) 및 하부 도전 패턴(109b)을 포함하는 제2 하부 배선(109)을 형성한다.
예시적인 실시예에서, 상기 콘택 플러그(109a) 및 하부 도전 패턴(109b)은 다마신 공정을 통해 형성할 수 있다. 예를들어, 상기 상부 절연막(104)의 일부를 식각하여 트렌치 및 상기 트렌치와 연통하면서 상기 제1 하부 배선의 도전 패턴을 노출하는 비아홀을 형성할 수 있다. 상기 트렌치와 비아홀의 형성 순서는 한정되지 않으며, 트렌치를 먼저 형성하거나 또는 비아홀을 먼저 형성할 수 있다. 상기 트렌치 및 비아홀 내부 및 상기 상부 절연막(104) 상에 제1 베리어막 및 제1 금속막을 형성한다. 그 다음, 상기 제1 금속막 및 제1 베리어막을 상기 상부 절연막(104)이 노출되도록 평탄화함으로써 상기 제2 하부 배선(109)을 형성할 수 있다. 각각의 상기 제2 하부 배선(109)은 제1 베리어 패턴(108a) 및 제1 도전 패턴(108b)을 포함할 수 있다.
상기 제1 및 제2 영역(I, II) 상의 상기 상부 절연막(104) 및 제2 하부 배선(109) 상에 제1 식각 저지막(112)을 형성한다.
도 7을 참조하면, 상기 제1 식각 저지막(112) 상에 제1 몰드 절연막(114)을 형성한다. 상기 제1 영역(I) 상의 상기 제1 몰드 절연막(114) 및 상기 제1 식각 저지막(112)의 일부를 식각하여, 상기 제1 몰드 절연막(114) 및 제1 식각 저지막(112)을 관통하는 하부 전극 콘택홀을 형성한다. 상기 하부 전극 콘택홀 내에 하부 전극 콘택(116)을 형성한다. 상기 하부 전극 콘택(116)은 상기 제1 영역(I) 상의 상기 제2 하부 배선(109)과 접촉할 수 있다.
도 8을 참조하면, 상기 제1 몰드 절연막(114) 및 하부 전극 콘택(116) 상에 하부 전극막(117), MTJ막(120) 및 중간 전극막(124)을 순차적으로 형성한다. 상기 중간 전극막(124) 상에, 상부 전극막(126) 및 접착막(128)을 순차적으로 형성한다. 상기 접착막(128) 상에 마스크 패턴(130)을 형성한다.
상기 MTJ막(120)은 적층된 제1 자성막(120a), 터널 베리어막(120b) 및 제2 자성막(120c)을 포함할 수 있다.
일부 예시적인 실시예에서, 상기 중간 전극막(124)은 형성되지 않을 수도 있다.
상기 접착막(128)은 상부에 마스크 패턴(130)을 용이하게 접착시키기 위하여 제공될 수 있다. 예시적인 실시예에서, 상기 접착막(128)은 실리콘 질화물, 실리콘 산 질화물 등과 같은 질화물을 포함할 수 있다.
상기 마스크 패턴(130)은 상기 하부 전극 콘택(116)과 대향하도록 배치될 수 있다. 상기 제1 영역(I) 상에만 상기 마스크 패턴(130)이 구비되며, 상기 제2 영역(II) 상에는 마스크 패턴(130)이 구비되지 않을 수 있다.
상기 마스크 패턴(130)은 필러 형상을 가질 수 있다. 예시적인 실시예에서, 복수개의 마스크 패턴들(130)이 규칙적으로 배치될 수 있다. 예시적인 실시예에서, 상기 마스크 패턴(130)은 실리콘 산화물을 포함할 수 있다.
도 9를 참조하면, 상기 마스크 패턴(130)을 식각 마스크로 사용하여 상기 접착막(128) 및 상부 전극막(126)을 이방성 식각한다. 상기 이방성 식각 공정은 반응성 이온 식각(RIE, reactive ion etching) 공정을 포함할 수 있다. 상기 식각 공정을 수행하면, 상기 중간 전극막(124) 상에 상부 전극(126a) 및 접착막 패턴이 형성될 수 있다.
계속하여, 상기 상부 전극(126a), 접착막 패턴 및 마스크 패턴(130)이 적층된 구조를 식각 마스크로 이용하여 상기 중간 전극막(124), MTJ막(120) 및 하부 전극막(117)을 순차적으로 식각한다. 계속하여, 상기 제1 몰드 절연막(114)의 상부가 일부 식각되도록 오버 에치한다.
상기 식각 공정을 통해, 상기 제1 몰드 절연막(114) 상에는 하부 전극(118), MTJ 구조물(132), 중간 전극(124a) 및 상부 전극(126a)의 적층되는 제1 구조물(138)이 형성될 수 있다. 또한, 상기 제1 구조물(138) 사이의 제1 몰드 절연막(114)의 상부면에는 리세스부가 형성될 수 있다.
예시적인 실시예에서, 상기 식각 공정을 수행할 때, 상기 마스크 패턴(130)이 형성되지 않은 상기 제2 영역(II)의 상기 제1 몰드 절연막(114)의 식각율이 상기 제1 영역(I)의 제1 몰드 절연막(114)의 식각율보다 더 높을 수 있다. 따라서, 상기 제2 영역(II)의 상기 제1 몰드 절연막(114)의 상부면은 상기 제1 영역(I)의 상기 제1 몰드 절연막(114)의 상부면보다 더 낮을 수 있다.
상기 식각 공정에서, 상기 마스크 패턴(130) 및 접착막 패턴은 모두 제거될 수 있다. 예시적인 실시예에서, 상기 상부 전극(126a)의 상부도 일부 식각될 수 있다.
도 10을 참조하면, 상기 제1 구조물(138) 및 제1 몰드 절연막(114)의 표면 상에 컨포멀하게 캡핑막(140)을 형성한다. 상기 캡핑막(140) 상에 제2 몰드 절연막(142)을 형성한다.
상기 캡핑막(140)은 상기 제1 구조물(138) 및 제1 몰드 절연막(114)의 상부면을 덮을 수 있다. 상기 캡핑막(140)은 균일한 두께를 가지면서 형성될 수 있다. 예시적인 실시예에서, 상기 캡핑막(140)은 원자층 적층법 또는 화학 기상 증착법으로 형성할 수 있다.
예시적인 실시예에서, 상기 제1 몰드 절연막(114) 상에 형성된 캡핑막(140)의 상부면은 상기 제1 구조물(138)의 저면보다 낮아서, 리세스된 형상을 가질 수 있다. 일부 예시적인 실시예에서, 상기 제2 영역(II) 상에 형성되는 캡핑막(140)의 상부면은 상기 제1 영역(I) 상의 제1 몰드 절연막(114) 상에 형성되는 캡핑막(140)의 상부면과 동일한 높이를 갖거나 또는 더 낮을 수 있다.
상기 제2 몰드 절연막(142)은 상기 제1 구조물(138)들 사이의 갭을 채우도록 형성할 수 있다.
상기 제2 몰드 절연막(142)은 후속의 연마 공정을 수행할 때 일부 두께만큼 소모될 수 있으며, 이 경우 상기 제1 구조물(138)의 상부면이 노출되는 불량이 발생될 수 있다. 따라서, 상기 제2 몰드 절연막(142)이 상기 제1 구조물을 충분히 덮을 수 있도록 형성될 수 있다. 예시적인 실시예에서, 상기 제2 몰드 절연막(142)의 상부면은 상기 제1 구조물의 최상부면보다 높게 형성될 수 있다. 예시적인 실시예에서, 상기 제1 구조물의 최상부면 상에 형성되는 제2 몰드 절연막(142)의 두께는 100Å 내지 800Å일 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 영역(I, II)의 상기 제2 몰드 절연막(142)의 상부면은 실질적으로 평탄할 수 있다. 일부 실시예에서, 도시하지는 않았지만, 상기 제1 영역(I)의 상기 제2 몰드 절연막(142)의 상부면은 제2 영역(II) 상의 제2 몰드 절연막(142)의 상부면보다 높을 수도 있다.
도 11을 참조하면, 제2 영역(II) 상의 상기 제2 몰드 절연막(142)의 상부에 제1 트렌치(144)를 형성하고, 상기 제1 트렌치(144) 하부의 제2 몰드 절연막(142), 캡핑막(140), 제1 몰드 절연막(114) 및 제1 식각 저지막(112)을 관통하여 제1 비아홀(146)을 형성한다.
예시적인 실시예에서, 상기 제2 영역(II) 상의 상기 제2 몰드 절연막(142)의 상부를 일부 식각하여, 일 방향으로 연장되는 제1 트렌치(144)를 형성할 수 있다. 상기 제1 트렌치(144)는 상기 제1 방향으로 상기 제2 폭(W2)을 가질 수 있다.
상기 제1 트렌치(144) 일부를 노출하는 식각 마스크를 형성하고, 상기 식각 마스크를 이용하여 상기 제1 트렌치(144) 아래의 제2 몰드 절연막(142), 캡핑막(140), 제1 몰드 절연막(114) 및 제1 식각 저지막(112)을 순차적으로 식각함으로써 제1 비아홀(146)을 형성할 수 있다. 상기 제1 비아홀(146)은 상기 제1 방향 및 제2 방향으로 각각 상기 제1 폭(W1)을 가질 수 있다. 상기에서는 제1 트렌치(144)를 먼저 형성하는 것으로 설명하였지만, 상기 제1 비아홀(146)을 먼저 형성한 다음 제1 트렌치(144)를 형성할 수도 있다.
도 12를 참조하면, 상기 제1 트렌치(144) 및 제1 비아홀(146)의 표면과 상기 제2 몰드 절연막(142)의 상부면을 따라 제2 베리어막(150a)을 형성한다. 상기 제2 베리어막(150a) 상에 상기 제1 트렌치(144) 및 제1 비아홀(146)을 채우도록 제2 도전막(150b)을 형성한다.
도 13을 참조하면, 상기 제2 도전막(150b)을 상기 제2 몰드 절연막(142)의 상부면이 노출되도록 평탄화함으로써, 상기 제1 트렌치(144) 및 제1 비아홀(146) 내부에 제2 베리어 패턴(152a) 및 제2 도전 패턴(152b)을 형성한다.
상기 평탄화 공정은 화학 기계적 연마 공정을 포함할 수 있다. 상기 화학 기계적 연마 공정에서, 상기 제1 영역(I) 상의 상부 전극(126a)이 노출되지 않아야 한다. 예시적인 실시예에서, 상기 제1 영역(I) 상에는 상기 제2 몰드 절연막(142)의 상부면 만이 노출될 수 있다. 예를들어, 상기 제1 구조물의 최상부면 상에 형성되는 제2 몰드 절연막(142)의 두께는 100Å 내지 800Å일 수 있다.
일부 예시적인 실시예에서, 상기 제1 영역(I) 상에는 상기 제2 몰드 절연막(142)의 상부면 및 상기 캡핑막(140)의 일부가 노출될 수도 있다.
상기 공정에 의해, 상기 제1 비아홀(146) 내에는 제1 비아 콘택(153a)이 형성되고, 상기 제1 트렌치(144) 내에는 제1 금속 배선(153b)이 형성될 수 있다. 상기 제1 비아 콘택(153a) 및 제1 금속 배선(153b)은 제1 금속 배선 구조물(153)로 제공될 수 있다. 상기 제1 금속 배선 구조물(153)은 예를들어 500Å 내지 5000Å의 수직 높이를 가질 수 있다.
도 14를 참조하면, 상기 제2 몰드 절연막(142) 및 제1 금속 배선(153b) 상에 제2 식각 저지막(154)을 형성한다. 상기 제2 식각 저지막(154) 상에 제3 몰드 절연막(156)을 형성한다.
도 15 및 16을 참조하면, 상기 제1 영역(I) 및 제2 영역(II) 상의 제3 몰드 절연막(156)의 상부에 제3 트렌치(160) 및 제2 트렌치(164)를 각각 형성한다. 그리고, 상기 제1 영역(I) 상의 상기 제3 트렌치(160) 아래의 제3 몰드 절연막(156), 제2 식각 저지막(154), 제2 몰드 절연막(142) 및 캡핑막(140)을 관통하여 상부 전극(126a)을 노출하는 비트 라인 콘택홀(162)을 형성한다. 또한, 상기 제2 영역(II) 상의 상기 제2 트렌치(164) 아래의 제2 몰드 절연막(142) 및 제2 식각 저지막(154)을 관통하여 제1 금속 배선(153b)을 노출하는 제2 비아홀(166)을 형성한다.
상기 비트 라인 콘택홀(162)은 상기 제1 방향으로 상기 제1 폭(W1)을 가지고, 상기 제2 방향으로 상기 제3 폭(W3)을 가질 수 있다. 평면도에서 볼 때, 상기 비트 라인 콘택홀(162)은 상기 제2 방향으로 더 넓은 폭을 갖는 타원 형상을 가질 수 있다. 한편, 상기 제2 비아홀(166)은 상기 제1 및 제2 방향으로 상기 제1 폭(W1)을 가질 수 있다. 평면도에서 볼 때, 상기 제2 비아홀(166)은 원형을 가질 수 있다. 또한, 상기 비트 라인 콘택홀(162)은 상기 제2 비아홀(166)보다 더 깊게 형성될 수 있다.
예시적인 실시예에서, 상기 제1 영역(I) 및 제2 영역(II) 상의 상기 제3 몰드 절연막(156) 상에 상기 비트 라인 콘택홀(162) 및 제2 비아홀(166)을 식각하기 위한 식각 마스크를 형성할 수 있다. 상기 식각 마스크에서 상기 비트 라인 콘택홀(162)을 형성하기 위한 노출 부위는 상기 제2 비아홀(166)을 형성하기 위한 노출 부위보다 더 클 수 있다.
상기 식각 마스크를 사용하여, 상기 제3 몰드 절연막(156), 제2 식각 저지막(154), 제2 몰드 절연막(142) 및 캡핑막(140)을 순차적으로 식각함으로써, 상기 제1 영역(I)에는 상기 상부 전극을 노출하는 상기 비트 라인 콘택홀(162)을 형성하고, 상기 제2 영역(II)에는 상기 제1 금속 배선(153b)을 노출하는 제2 비아홀(166)을 형성할 수 있다. 상기 식각 공정에서, 상기 제1 금속 배선(153b)은 거의 식각되지 않으므로, 상기 제2 영역(II)의 제2 몰드 절연막(142)은 식각되지 않을 수 있다. 따라서, 상기 비트 라인 콘택홀(162)의 저면은 상기 제2 비아홀(166)의 저면보다 더 낮을 수 있다.
이 후, 상기 제1 및 제2 영역(I, II) 상의 제3 몰드 절연막(156)의 일부를 식각하여 상기 제1 영역(I)에는 제3 트렌치(160)를 형성하고, 상기 제2 영역(II)에는 제2 트렌치(164)를 형성한다. 상기 제2 및 제3 트렌치(164, 160)는 상기 제2 방향으로 연장될 수 있다. 각각의 상기 제2 및 제3 트렌치(164, 160)는 상기 제1 방향으로 상기 제2 폭(W2)을 가질 수 있다. 상기 제2 및 제3 트렌치(164, 160)의 저면에는 상기 제3 몰드 절연막(156)이 노출될 수 있다.
상기에서는 비트 라인 콘택홀(162) 및 제2 비아홀(166)을 먼저 형성한 다음, 상기 제2 및 제3 트렌치(164, 160)를 형성하였으나, 공정 순서는 이에 한정되지 않을 수 있다.
도 17 및 도 18을 참조하면, 상기 제3 트렌치(160), 제2 트렌치(164), 비트 라인 콘택홀(162) 및 제2 비아홀(166) 표면과 상기 제2 몰드 절연막(142)의 상부면을 따라 제3 베리어막(168a)을 형성한다. 상기 제3 베리어막(168a) 상에 상기 제3 트렌치(160), 제2 트렌치(164), 비트 라인 콘택홀(162) 및 제2 비아홀(166) 내부를 채우도록 제3 도전막(168b)을 형성한다.
상기 제3 도전막(168b)은 금속 물질, 예를들어 구리를 포함할 수 있다. 상기 구리는 전기 도금 방식으로 형성될 수 있다.
상기 제1 영역(I)에 형성되는 비트 라인 콘택홀(162)은 상기 제2 비아홀(166)에 비해 더 깊게 형성되어 있으므로, 상기 비트 라인 콘택홀(162) 내부에 금속을 포함하는 제3 도전막(168b)을 완전히 채워넣기가 어려울 수 있다. 동일한 금속 형성 공정을 통해 상기 제3 금속 배선을 형성할 때, 상기 제2 비아홀(166)에 금속이 완전하게 채워지더라도 상기 비트 라인 콘택홀(162) 내에는 금속이 완전히 채워지지 못하거나 또는 시임 또는 보이드 부위가 생길 수 있다. 이 경우, 임베디드 메모리 소자의 동작 불량 또는 신뢰성 불량이 발생될 수 있다.
그러나, 상기 비트 라인 콘택홀(162)은 상기 제2 방향으로 폭이 확장되어 내부 용적이 증가될 수 있다. 그러므로, 상기 비트 라인 콘택홀(162) 내에 상기 금속을 채워넣기가 용이할 수 있다. 상기 비트 라인 콘택홀(162) 내에 금속이 완전하게 채워질 수 있고, 이에 따라 임베디드 메모리 소자의 동작 불량 또는 신뢰성 불량이 감소될 수 있다.
다시, 도 1 및 도 2를 참조하면, 상기 제3 도전막(168b)을 상기 제2 몰드 절연막(142)의 상부면이 노출되도록 평탄화함으로써, 제2 트렌치(164), 및 제2 비아홀(166) 내부에 제3 베리어 패턴(180a) 및 제3 도전 패턴(180b)을 형성하고, 상기 제3 트렌치(160) 및 비트 라인 콘택홀에 제4 베리어 패턴(180c) 및 제4 도전 패턴(180d)을 형성한다.
상기 평탄화 공정은 화학 기계적 연마 공정을 포함할 수 있다.
상기 공정에 의해, 상기 제1 영역(I)의 상기 비트 라인 콘택홀(162) 내에는 비트 라인 콘택(182a)이 형성되고, 상기 제3 트렌치(160) 내에는 비트 라인(182b)이 형성될 수 있다. 또한, 상기 제2 영역(II)의 제2 비아홀(166) 내에는 제2 비아 콘택(186a)이 형성되고, 상기 제2 트렌치(164) 내에는 제2 금속 배선(186b)이 형성될 수 있다.
상기 비트 라인 콘택(182a) 및 비트 라인(182b)은 비트 라인 구조물(182)로 제공되고, 상기 비트 라인 콘택(182a) 및 제2 금속 배선(186b)은 제2 금속 배선 구조물(186)로 제공될 수 있다.
상기 공정에 의해, 임베디드 소자가 제조될 수 있다. 상기 임베디드 소자는 상기 비트 라인 구조물(182)에 금속이 정상적으로 형성되지 않아서 발생되는 불량이 감소될 수 있다.
도 19 및 도 20은 예시적인 실시예들에 따른 임베디드 소자를 설명하기 위한 단면도이다. 도 21은 상기 임베디드 소자의 비트 라인 구조물 및 금속 배선 구조물을 각각 나타내는 사시도이다.
도 19는 제1 방향으로 절단한 단면도이고, 도 20은 제2 방향으로 절단한 단면도이다.
도 19에 도시된 임베디드 소자는 비트 라인 구조물(182)을 제외하고는 도 1 및 도 2에 도시된 임베디드 소자와 동일하다. 그러므로, 동일한 설명은 생략하고, 비트 라인 구조물(182)에 대해 주로 설명한다.
도 19 내지 도 21을 참조하면, 상기 제1 영역(I) 상의 상기 제3 몰드 절연막(156) 및 그 하부의 제2 식각 저지막(154), 제2 몰드 절연막(142) 및 캡핑막(140)을 관통하여 상부 전극(126a)을 노출하는 제3 트렌치(160a)가 구비될 수 있다. 즉, 제3 트렌치(160a)와 연통하는 비트 라인 콘택홀은 구비되지 않을 수 있다.
상기 제3 트렌치(160a)는 상기 제1 방향으로 상기 제2 폭(W2)을 가질 수 있다. 즉, 상기 제3 트렌치(160a)는 제2 영역(II)의 동일 레벨에 형성되는 제2 트렌치(164)와 실질적으로 동일한 폭을 가질 수 있다. 상기 제3 트렌치(160a)는 상기 제2 방향으로 연장될 수 있다.
상기 제3 트렌치(160a) 내부에는 제4 베리어 패턴(180c) 및 제4 도전 패턴(180d)이 구비될 수 있다. 상기 제3 트렌치(160a) 내부에 형성되는 제4 베리어 패턴(180c) 및 제4 도전 패턴(180d)은 비트 라인(182)으로 제공될 수 있다. 상기 비트 라인(182)의 하부면은 상기 상부 전극(126a)과 직접 접촉될 수 있다. 상기 비트 라인(182)은 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다.
본 실시예에서, 상기 비트 라인(182)은 비트 라인 구조물로 제공될 수 있으므로, 동일한 참조 부호를 사용한다. 상기 비트 라인 구조물(182)은 상기 제2 영역(II)에서 동일 레벨에 형성되는 제2 금속 배선 구조물(186)과 동일한 공정을 통해 형성되므로, 상기 비트 라인 구조물(182)과 상기 제2 금속 배선 구조물(186)은 동일한 물질을 포함할 수 있다.
상기 비트 라인 구조물(182)은 동일 레벨에 형성되는 제2 금속 배선 구조물(186)과는 다른 형상을 가질 수 있다.
구체적으로, 상기 비트 라인 구조물(182)의 제1 높이는 상기 제2 금속 배선 구조물(186)의 제2 높이보다 더 높을 수 있다. 상기 비트 라인 구조물(182)은 상기 제2 금속 배선 구조물(186)의 제2 비아 콘택(186a)보다 제1 방향으로 더 넓은 제2 폭(W2)을 가질 수 있다. 즉, 상기 비트 라인 구조물(182)의 제1 방향의 폭은 상기 제2 금속 배선 구조물(186)의 제2 금속 배선(186b)과 실질적으로 동일할 수 있다.
이와 같이 비트 라인 구조물(182)의 폭이 확장됨에 따라, 상기 비트 라인 구조물(182)과 상기 제2 비아 콘택(186a)및 제2 금속 배선(186b)을 동시에 형성할 때, 상기 비트 라인 구조물(182)에 금속 물질이 용이하게 채워질 수 있어서 상기 비트 라인 구조물(182)의 불량이 감소될 수 있다.
도 22 내지 도 23은 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
먼저, 도 6 내지 도 14를 참조로 설명한 것과 동일한 공정을 수행한다. 이 후, 도 22 및 23을 참조하면, 상기 제1 영역(I) 상의 제3 몰드 절연막(156), 제2 식각 저지막(154) 및 제2 몰드 절연막(142) 및 캡핑막(140)을 관통하는 제3 트렌치(160a)를 형성한다. 또한, 상기 제2 영역(II) 상의 제3 몰드 절연막(156)의 상부에 제2 트렌치(164)를 형성하고, 상기 제2 영역(II) 상의 상기 제2 트렌치(164) 아래의 제2 몰드 절연막(142) 및 제2 식각 저지막(154)을 관통하여 제1 금속 배선(153b)을 노출하는 제2 비아홀(166)을 형성한다. 상기 제2 식각 저지막(154)은 금속의 확산을 방지하기 위하여 제공될 수 있다.
상기 제2 트렌치(164) 및 제3 트렌치(160a)는 상기 제1 방향으로 상기 제2 폭(W2)을 가질 수 있다. 상기 제3 트렌치(160a)의 저면은 상기 제2 비아홀(166)의 저면보다 더 낮을 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 영역(I, II)의 상기 제3 몰드 절연막(156) 상에 상기 제3 트렌치(160a) 및 제2 비아홀(166)을 식각하기 위한 식각 마스크를 형성할 수 있다. 상기 제1 영역(I)에서 상기 식각 마스크의 노출 부위는 상기 제2 방향으로 연장되는 형상을 가지고, 상기 제2 영역(II)에서 상기 식각 마스크의 노출 부위의 상부면은 원형을 가질 수 있다.
상기 식각 마스크를 사용하여, 상기 제3 몰드 절연막(156), 제2 식각 저지막(154), 제2 몰드 절연막(142) 및 캡핑막(140)을 순차적으로 식각함으로써, 상기 제1 영역(I)에는 상기 상부 전극을 노출하는 상기 제3 트렌치(160a)를 형성하고, 상기 제2 영역(II)에는 상기 제1 금속 배선(153b)을 노출하는 제2 비아홀(166)을 형성할 수 있다. 상기 식각 공정에서, 상기 제1 금속 배선(153b)은 거의 식각되지 않으므로, 상기 제2 영역(II)의 제2 몰드 절연막(142)은 식각되지 않을 수 있다. 따라서, 상기 제3 트렌치(160a)의 저면은 상기 제2 비아홀(166)의 저면보다 더 낮을 수 있다.
이 후, 상기 제2 영역(II) 상의 제3 몰드 절연막(156)의 상부를 식각하여 상기 제2 영역(II)에는 상기 제2 비아홀(166)과 연통하는 제2 트렌치(164)를 형성한다. 상기 제2 및 제3 트렌치(164, 160a)는 상기 제2 방향으로 연장될 수 있다.
각각의 상기 제2 및 제3 트렌치(164, 160a)는 상기 제1 방향으로 상기 제2 폭(W2)을 가질 수 있다.
다시, 도 19 및 도 20을 참조하면, 상기 제3 트렌치(160a), 제2 트렌치(164) 및 제2 비아홀(166) 표면과 상기 제2 몰드 절연막(142)의 상부면을 따라 제3 베리어막을 형성한다. 상기 제3 베리어막 상에 상기 제3 트렌치(160a), 제2 트렌치(164) 및 제2 비아홀(166) 내부를 채우도록 제3 도전막을 형성한다.
상기 제1 영역(I)에 형성되는 제3 트렌치(160a)는 상기 제2 비아홀(166)에 비해 더 깊게 형성되어 있다. 그러나, 상기 제3 트렌치(160a)는 상기 제2 방향으로 폭이 확장되어 내부 용적이 증가될 수 있다. 그러므로, 상기 제3 트렌치(160a) 내에 금속을 채워넣기가 용이할 수 있다. 상기 제3 트렌치(160a) 내에 금속이 완전하게 채워질 수 있고, 이에 따라 임베디드 메모리 소자의 동작 불량 또는 신뢰성 불량이 감소될 수 있다.
이 후, 상기 제2 몰드 절연막(142)의 상부면이 노출되도록 상기 제3 도전막을 평탄화함으로써, 상기 제3 트렌치(160a)에 비트 라인 구조물(182)을 형성하고, 상기 제2 트렌치(164) 및 제2 비아홀(166) 내부에 제2 금속 배선 구조물(186)을 형성한다.
상기 공정에 의해, 임베디드 메모리 소자를 제조할 수 있다.
도 24는 예시적인 실시예들에 따른 임베디드 소자를 설명하기 위한 단면도이다.
도 24에 도시된 임베디드 소자는 비트 라인 구조물(182)을 제외하고는 도 1 및 도 2에 도시된 임베디드 소자와 동일하다. 그러므로, 동일한 설명은 생략하고, 비트 라인 구조물(182)에 대해 주로 설명한다.
도 24를 참조하면, 도 1을 참조로 설명한 것과 동일하게, 제1 및 제2 영역(II)의 기판 상에 하부 절연막(102) 및 제1 하부 배선(도시안됨)이 구비될 수 있다. 상기 하부 절연막(102) 상에는 상부 절연막(104)이 구비될 수 있다. 상기 제1 및 제2 영역(I, II) 상의 상기 상부 절연막(104) 내에는 제2 하부 배선(109)이 구비될 수 있다. 또한, 상기 제1 영역(I) 및 제2 영역(II)의 상부 절연막(104), 제2 하부 배선(109) 상에 제1 식각 저지막(112) 및 제1 몰드 절연막(114)이 적층될 수 있다.
상기 제2 영역(II)의 상기 제1 몰드 절연막(114)을 관통하여 상기 제1 비아 콘택(153a) 및 상기 제1 금속 배선(153b)이 구비될 수 있다. 상기 제1 비아 콘택(153a) 및 상기 제1 금속 배선(153b)은 제1 금속 배선 구조물(153)로 제공될 수 있다.
상기 제1 금속 배선 구조물(153)은 도 1에 도시된 것과 동일한 형상을 가질 수 있다. 즉, 상기 제1 금속 배선(153b)은 상기 제2 폭(W2)을 가지고, 상기 제1 비아 콘택(153a)은 상기 제1 폭(W1)을 가질 수 있다. 다만, 도 1에 도시된 것과는 달리, 상기 제1 금속 배선 구조물(153)의 양 측으로 캡핑막(140)이 구비되지 않을 수 있다.
상기 제1 몰드 절연막(114) 및 상기 제1 금속 배선 구조물(153) 상에 제2 식각 저지막(190)이 구비될 수 있다. 예시적인 실시예에서, 상기 제1 영역(I) 상에 형성되는 제2 식각 저지막(190a)은 제1 두께를 갖고, 상기 제2 영역(II) 상에 형성되는 제2 식각 저지막(190b)은 상기 제1 두께보다 얇은 제2 두께를 가질 수 있다.
상기 제1 영역(I) 상의 상기 제2 식각 저지막(190), 제1 몰드 절연막(114) 및 제1 식각 저지막(112)을 관통하여 하부 전극 콘택(116)이 구비될 수 있다. 즉, 상기 하부 전극 콘택(116)의 전체 높이는 상기 제1 몰드 절연막(114)의 두께보다 더 클 수 있다. 또한, 상기 하부 전극 콘택(116)의 상부면 높이는 상기 제1 금속 배선 구조물(153)의 상부면 높이보다 더 높을 수 있다.
상기 하부 전극 콘택(116) 상에는 제1 구조물(138)이 구비될 수 있다. 상기 제1 구조물(138)은 도 1을 참조로 설명한 것과 동일한 구조를 가질 수 있다.
상기 제1 및 제2 영역(I, II)의 상기 제1 구조물(138) 및 상기 제2 식각 저지막(154) 상부면 상에 컨포멀하게 캡핑막(140)이 형성될 수 있다.
상기 제1 및 제2 영역(I, II)의 상기 캡핑막(140) 상에는 제2 몰드 절연막(142)이 구비될 수 있다. 예시적인 실시예에서, 상기 제1 및 제2 영역(I, II) 상의 제2 몰드 절연막(142)의 상부면은 실질적으로 평탄할 수 있다. 상기 제2 몰드 절연막(142) 내에 금속 배선 구조물이 배치되도록 충분한 높이를 가질 수 있다. 예시적인 실시예에서, 상기 제2 몰드 절연막(142)은 500Å 내지 5000Å의 두께를 가질 수 있다.
상기 제1 영역(I) 상의 상기 제2 몰드 절연막(142)의 상부를 관통하여 상기 제1 구조물(138)의 상부 전극(126a)을 노출하는 제3 트렌치(160b)가 구비될 수 있다. 상기 제3 트렌치(160b)는 상기 제1 방향으로 상기 제2 폭(W2)을 가질 수 있고, 상기 제2 방향으로 연장될 수 있다.
상기 제3 트렌치(160b) 내부에는 제4 베리어 패턴 및 제4 도전 패턴이 구비될 수 있다. 상기 제3 트렌치(160b) 내부에 형성되는 도전 물질은 비트 라인(182)으로 제공될 수 있다. 이 경우, 비트 라인(182)의 저면은 상기 제1 구조물(138)의 상부 전극(126a)과 직접 접촉할 수 있다. 상기 비트 라인(182)은 비트 라인 구조물(182)로 제공될 수 있다. 또한, 비트 라인 콘택은 구비되지 않을 수 있다.
상기 제2 영역(II) 상의 상기 제2 몰드 절연막(142)의 상부를 관통하는 제2 트렌치(164)가 구비될 수 있다. 또한, 상기 제2 트렌치(164) 저면과 연통하고, 상기 제2 몰드 절연막(142), 제2 식각 저지막(154) 및 캡핑막(140)을 관통하여 상기 제1 금속 배선(153b)의 상부면을 노출하는 제2 비아홀(166)을 포함한다.
상기 제2 비아홀(166) 내부에 제2 비아 콘택(186a)이 구비되고, 상기 제2 트렌치(164) 내부에 형성되는 금속 물질은 제2 금속 배선(186b)으로 제공될 수 있다. 상기 제2 비아 콘택(186a)및 제2 금속 배선(186b)은 제2 금속 배선 구조물(186)로 제공될 수 있다. 상기 제2 비아 콘택(186a)은 상기 제1 금속 배선(153b)과 접촉하여 상기 제1 금속 배선(153b)과 전기적으로 연결될 수 있다. 상기 제1 및 제2 금속 배선 구조물(153, 186)은 전기적으로 연결될 수 있다.
상기 제2 몰드 절연막(142), 제2 금속 배선 구조물(186) 및 비트 라인 구조물(182)의 상부면은 동일한 평면 상에 위치할 수 있다. 상기 비트 라인 구조물(182)의 높이는 제2 금속 배선 구조물(186)의 전체 높이보다 작을 수 있다. 일 예로, 상기 비트 라인 구조물(182)의 높이는 상기 제2 금속 배선(186b)의 높이와 실질적으로 동일할 수 있다. 또한, 상기 비트 라인 구조물(182)의 제1 방향의 폭은 상기 제2 비아 콘택(186a)의 제1 방향의 폭보다 클 수 있다. 상기 비트 라인 구조물(182)은 상기 제1 방향으로 상기 제2 폭을 가질 수 있다. 따라서, 상기 비트 라인 구조물(182)을 형성하기 위한 금속 물질이 용이하게 상기 제3 트렌치(160b) 내에 채워질 수 있다. 따라서, 상기 비트 라인 구조물(182)의 불량이 감소될 수 있다.
도 25 내지 도 29는 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 25를 참조하면, 먼저 도 6을 참조로 설명한 공정을 수행한다. 이후, 상기 제1 식각 저지막(112) 상에 제1 몰드 절연막(114)을 형성한다.
제2 영역(II) 상의 상기 제1 몰드 절연막(114)의 일부를 식각하여 제1 트렌치를 형성하고, 상기 제1 트렌치와 연통하여 상기 제2 하부 배선(109)의 상부면을 노출하는 제1 비아홀을 형성한다.
상기 제1 트렌치 및 제1 비아홀 내에 제1 베리어막 및 제1 도전막을 형성한다. 이 후, 상기 제1 도전막을 상기 제1 몰드 절연막(114)의 상부면이 노출되도록 평탄화함으로써, 상기 제1 트렌치 및 제1 비아홀 내부에 제1 베리어 패턴 및 제1 도전 패턴을 형성한다.
상기 공정에 의해, 상기 제1 비아홀(146) 내에는 제1 비아 콘택(153a)이 형성되고, 상기 제1 트렌치(144) 내에는 제1 금속 배선(153b)이 형성될 수 있다.
도 26을 참조하면, 상기 제1 몰드 절연막(114) 및 제1 금속 배선(153b) 상에 제2 식각 저지막(190)을 형성한다.
상기 제1 영역(I)의 상기 제2 식각 저지막(190), 제1 몰드 절연막(114) 및 제1 식각 저지막(112)의 일부를 식각하여, 상기 제2 하부 배선(109)을 노출하는 하부 전극 콘택홀을 형성한다. 상기 하부 전극 콘택홀 내에 하부 전극 콘택(116)을 형성한다.
도 27을 참조하면, 상기 제1 몰드 절연막(114) 및 하부 전극 콘택(116) 상에 하부 전극막(117), MTJ막(120) 및 중간 전극막(122)을 순차적으로 형성한다. 상기 중간 전극막(124) 상에, 상부 전극막(126) 및 접착막(128)을 순차적으로 형성한다. 이 후, 상기 접착막(128) 상에 마스크 패턴(130)을 형성하고, 이를 식각 마스크로 이용하여 상기 중간 전극막(122), MTJ막(120) 및 하부 전극막(117)을 순차적으로 식각한다. 따라서, 상기 하부 전극 콘택(116) 상에 상에는 하부 전극(118), MTJ 구조물(132), 중간 전극(124a) 및 상부 전극(126a)의 적층되는 제1 구조물(138)이 형성될 수 있다.
상기 식각 공정에서, 상기 제1 및 제2 영역(I, II)의 제2 식각 저지막(190)이 완전히 제거되지 않도록 할 수 있다. 또한, 상기 제2 영역(II)의 제2 식각 저지막(190b)이 상기 제1 영역(I)의 제2 식각 저지막(190a)보다 더 많이 식각될 수 있다.
도 28을 참조하면, 상기 제1 구조물(138) 및 제1 몰드 절연막(114)의 표면 상에 컨포멀하게 캡핑막(140)을 형성한다. 상기 캡핑막(140) 상에 제2 몰드 절연막(142)을 형성한다.
도 29를 참조하면, 상기 제1 영역(I)의 상기 제2 몰드 절연막(142)의상부를 관통하여 상부 전극(126a)을 노출하는 제3 트렌치(160b)를 형성한다. 또한, 상기 제2 영역(II) 상의 상기 제2 몰드 절연막(142)의 상부를 관통하는 제2 트렌치(164)를 형성하고, 상기 제2 영역(II) 상의 상기 제2 트렌치(164) 아래의 제2 몰드 절연막(142), 캡핑막(140) 및 제2 식각 저지막(190)을 관통하여 제1 금속 배선(153b)을 노출하는 제2 비아홀(166)을 형성한다.
상기 제2 트렌치(164) 및 제3 트렌치(160b)는 상기 제1 방향으로 상기 제2 폭(W2)을 가질 수 있다. 상기 제3 트렌치(160b)의 저면은 제2 비아홀(166)의 저면보다 더 높을 수 있다.
다시, 도 24를 참조하면, 상기 제3 트렌치(160b), 제2 트렌치(164) 및 제2 비아홀(166) 표면과 상기 제2 몰드 절연막(142)의 상부면을 따라 제3 베리어막을 형성한다. 상기 제3 베리어막 상에 상기 제3 트렌치(160b), 제2 트렌치(164) 및 제2 비아홀(166) 내부를 채우도록 제3 도전막을 형성한다. 이 후, 상기 제2 몰드 절연막(142)의 상부면이 노출되도록 상기 제3 베리어막 및 제3 도전막을 평탄화한다. 따라서, 상기 제3 트렌치(160b) 내에 비트 라인 구조물(182)을 형성하고, 상기 제2 트렌치(164) 및 제2 비아홀(166) 내부에 제2 금속 배선 구조물(186)을 형성한다.
상기 공정에 의해, 임베디드 메모리 소자를 제조할 수 있다.
본 발명의 각 실시예들의 자기 저항 메모리 소자는 모바일 기기, 메모리 카드, 컴퓨터 등의 전자 제품에 포함되는 메모리로 사용될 수 있다.
100 : 기판 109 : 제2 하부 배선
153 : 제1 금속 배선 구조물 186 : 제2 금속 배선 구조물
182 : 비트 라인 구조물 132 : MTJ 구조물
138 : 제1 구조물

Claims (20)

  1. 제1 영역 및 제2 영역을 포함하는 기판 상에 구비되는 제1 몰드 절연막;
    상기 제1 몰드 절연막 상에 구비되는 제2 몰드 절연막;
    상기 제1 영역의 제1 몰드 절연막 내에 구비되는 하부 전극 콘택;
    상기 제1 영역의 제2 몰드 절연막 내에 구비되고, 상기 하부 전극 콘택 상부면과 접하고, 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극이 적층되는 제1 구조물;
    상기 제2 영역의 제1 및 제2 몰드 절연막을 관통하는 제1 금속 배선 구조물;
    상기 제2 몰드 절연막 상에 구비되는 제3 몰드 절연막;
    상기 제1 영역의 제3 몰드 절연막 및 제2 몰드 절연막의 상부를 관통하여 상기 상부 전극과 접촉하는 비트 라인 구조물; 및
    상기 제2 영역의 제3 몰드 절연막을 관통하여 상기 제1 금속 배선 구조물과 접촉하는 제2 금속 배선 구조물을 포함하고,
    상기 제2 금속 배선 구조물은 수직 방향으로 제2 높이를 갖고, 상기 비트 라인 구조물은 수직 방향으로 상기 제2 높이보다 높은 제1 높이를 갖는 임베디드 소자.
  2. 제1항에 있어서, 상기 비트 라인 구조물과 상기 제2 금속 배선 구조물은 서로 다른 형상을 갖는 임베디드 소자.
  3. 제1항에 있어서, 상기 비트 라인 구조물은 비트 라인 콘택 및 비트 라인을 포함하고, 상기 제2 금속 배선 구조물은 제2 비아 콘택 및 제2 금속 배선을 포함하고, 상기 비트 라인 콘택은 상기 제2 비아 콘택과 다른 형상을 갖는 임베디드 소자.
  4. 제3항에 있어서, 상기 제2 비아 콘택의 상부면은 서로 수직한 제1 및 제2 방향으로 각각 제1 폭을 갖는 원형이고, 상기 비트 라인 콘택의 상부면은 상기 제1 방향으로 제1 폭을 갖고, 상기 제2 방향으로 상기 제1 폭보다 넓은 제3 폭을 갖는 타원형인 임베디드 소자.
  5. 제1항에 있어서, 상기 비트 라인 콘택의 수직 방향의 높이는 상기 제2 비아 콘택의 수직 방향의 높이보다 더 높은 임베디드 소자.
  6. 제1항에 있어서, 상기 비트 라인 구조물은 제2 방향으로 연장되고, 상기 상부 전극과 직접 접촉하는 비트 라인을 포함하고, 상기 제2 금속 배선 구조물은 제2 비아 콘택 및 제2 금속 배선을 포함하는 임베디드 소자.
  7. 제6항에 있어서, 상기 제2 비아 콘택은 상기 제2 방향과 수직한 제1 방향으로 제1 폭을 갖고, 상기 비트 라인 구조물은 상기 제1 방향으로 상기 제1 폭보다 넓은 제2 폭을 갖는 임베디드 소자.
  8. 제7항에 있어서, 상기 비트 라인 구조물의 제1 방향의 폭과 상기 제2 금속 배선의 제1 방향의 폭은 서로 동일한 임베디드 소자.
  9. 제1항에 있어서, 상기 비트 라인 구조물의 저면은 상기 제2 비아 콘택의 구조물의 저면보다 낮은 임베디드 소자.
  10. 제1항에 있어서, 제1 구조물의 상부면 상에는 상기 제2 몰드 절연막이 구비되고, 상기 제1 금속 배선 구조물의 상부면은 상기 제2 몰드 절연막의 상부면과 동일 평면에 위치하는 임베디드 소자.
  11. 제1항에 있어서, 상기 제2 몰드 절연막의 상부면 및 제1 금속 배선의 상부면을 덮는 식각 저지막이 더 포함되는 임베디드 소자.
  12. 제1항에 있어서, 상기 제1 몰드 절연막의 상부면 및 제1 구조물의 측벽을 덮는 캡핑막이 더 포함되는 임베디드 소자.
  13. 제1 영역 및 제2 영역을 포함하는 기판 상에 구비되는 제1 몰드 절연막;
    상기 제1 몰드 절연막 상에 구비되는 제2 몰드 절연막;
    상기 제1 영역의 제1 몰드 절연막 내에 구비되는 하부 전극 콘택;
    상기 제1 영역의 제2 몰드 절연막 내에 구비되고, 상기 하부 전극 콘택 상부면과 접하고, 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극이 적층되는 제1 구조물;
    상기 제2 영역의 제1 및 제2 몰드 절연막을 관통하는 제1 금속 배선 구조물;
    상기 제2 몰드 절연막 상에 구비되는 제3 몰드 절연막;
    상기 제1 영역의 제3 몰드 절연막 및 제2 몰드 절연막의 상부를 관통하여 상기 상부 전극과 접촉하는 비트 라인 구조물;
    상기 제2 영역의 제3 몰드 절연막을 관통하여 상기 제1 금속 배선 구조물과 접촉하는 제2 금속 배선 구조물을 포함하고,
    상기 비트 라인 구조물 및 제2 금속 배선 구조물은 서로 다른 수직 방향의 높이를 갖고,
    상기 비트 라인 구조물과 상기 금속 배선 구조물은 서로 다른 형상을 갖는 임베디드 소자.
  14. 제13항에 있어서, 상기 비트 라인 구조물은 비트 라인 콘택 및 비트 라인을 포함하고, 상기 제2 금속 배선 구조물은 제2 비아 콘택 및 제2 금속 배선을 포함하고, 상기 비트 라인 콘택의 수직 방향의 높이는 상기 제2 비아 콘택의 수직 방향의 높이보다 더 높은 임베디드 소자.
  15. 제14항에 있어서, 상기 제2 비아 콘택의 상부면은 서로 수직한 제1 및 제2 방향으로 각각 제1 폭을 갖는 원형이고, 상기 비트 라인 콘택의 상부면은 상기 제1 방향으로 제1 폭을 갖고, 상기 제2 방향으로 상기 제1 폭보다 넓은 제3 폭을 갖는 타원형인 임베디드 소자.
  16. 제14항에 있어서, 상기 제2 금속 배선 구조물은 수직 방향으로 제2 높이를 갖고, 상기 비트 라인 구조물은 수직 방향으로 상기 제2 높이보다 높은 제1 높이를 갖는 임베디드 소자.
  17. 제13항에 있어서, 상기 비트 라인 구조물은 제2 방향으로 연장되고, 상기 상부 전극과 직접 접촉하는 비트 라인을 포함하고, 상기 제2 금속 배선 구조물은 제2 비아 콘택 및 제2 금속 배선을 포함하는 임베디드 소자.
  18. 제16항에 있어서 상기 제2 비아 콘택은 상기 제2 방향과 수직한 제1 방향으로 제1 폭을 갖고, 상기 비트 라인 구조물은 상기 제1 방향으로 상기 제1 폭보다 넓은 제2 폭을 갖는 임베디드 소자.
  19. 제1 영역 및 제2 영역을 포함하는 기판 상에 하부 절연막;
    제1 영역의 기판 상에 구비되는 하부 전극 콘택;
    상기 하부 전극 콘택 상부면과 접하고, 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극이 적층되는 제1 구조물;
    상기 제2 영역의 기판 상에 구비되고, 상기 제1 구조물보다 높은 상부면을 갖는 제1 금속 배선 구조물;
    상기 제1 구조물의 상부 전극과 접촉하는 비트 라인 구조물;
    상기 제1 금속 배선 구조물과 접촉하는 제2 금속 배선 구조물을 포함하고,
    상기 비트 라인 구조물과 상기 제2 금속 배선 구조물은 서로 다른 수직 방향의 높이를 갖는 임베디드 소자.
  20. 제19항에 있어서, 상기 비트 라인 구조물은 비트 라인 콘택 및 비트 라인을 포함하고, 상기 제2 금속 배선 구조물은 제2 비아 콘택 및 제2 금속 배선을 포함하고, 상기 비트 라인 콘택의 용적은 상기 제2 비아 콘택의 용적보다 더 큰 임베디드 소자.
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