KR20160077330A - 자기 메모리 소자의 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 자기 메모리 소자의 제조 방법은 기판 상에 하부 자성층, 터널 배리어층 및 상부 자성층을 형성하는 단계; 상기 하부 자성층, 상기 터널 배리어층 및 상기 상부 자성층을 패터닝하여 자기 터널 접합(magnetic tunnel junction) 패턴을 형성하는 단계; 상기 자기 터널 접합 패턴의 상면이 노출되도록 제1 절연층을 형성하는 단계; 상기 자기 터널 접합 패턴의 상면에 고분자 패턴을 형성하는 단계; 상기 고분자 패턴의 상면이 노출되도록 제2 절연층을 형성하는 단계; 상기 자기 터널 접합 패턴의 상면이 노출되도록 상기 고분자 패턴을 제거하는 단계; 및 상기 고분자 패턴이 제거된 공간에 도전성 금속을 충전하여 금속 배선을 형성하는 단계;를 포함할 수 있다.

Description

자기 메모리 소자의 제조 방법{METHOD OF MANUFACTURING MAGNETIC MEMORY DEVICE}
본 발명은 자기 메모리 소자의 제조 방법에 관한 것이다.
자기 메모리 소자는 두 개의 자성체와 그 사이에 개재된 절연층을 포함하는 자기 터널 접합 패턴(magnetic tunnel junction pattern)을 사용하여 데이터를 읽고 쓰는 비휘발성 메모리 장치이다. 두 자성체의 자화(magnetization) 방향에 따라 상기 자기 터널 접합 패턴의 저항값이 달라질 수 있는데, 이러한 저항값의 차이를 이용하여 데이터를 프로그래밍 또는 소거(erasing)할 수 있다. 그 중, 스핀 트랜스퍼 토크(spin transfer torque: STT)현상을 이용한 자기 메모리 소자는 한쪽 방향으로 스핀(spin)이 분극화(polarized)된 전류를 흘려줄 때, 전자의 스핀 전달에 의해 자성체의 자화 방향이 달라지는 방식을 이용한다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 자기 메모리 소자의 자기 터널 접합 특성이 개선된 자기 메모리 소자의 제조 방법을 제공하는 것이다.
본 발명의 일 측면은, 기판 상에 하부 자성층, 터널 배리어층 및 상부 자성층을 형성하는 단계; 상기 하부 자성층, 상기 터널 배리어층 및 상기 상부 자성층을 패터닝하여 자기 터널 접합(magnetic tunnel junction) 패턴을 형성하는 단계; 상기 자기 터널 접합 패턴의 상면이 노출되도록 제1 절연층을 형성하는 단계; 상기 자기 터널 접합 패턴의 상면에 고분자 패턴을 형성하는 단계; 상기 고분자 패턴의 상면이 노출되도록 제2 절연층을 형성하는 단계; 상기 자기 터널 접합 패턴의 상면이 노출되도록 상기 고분자 패턴을 제거하는 단계; 및 상기 고분자 패턴이 제거된 공간에 도전성 금속을 충전하여 금속 배선을 형성하는 단계;를 포함하는 자기 메모리 소자의 제조 방법을 제공한다.
본 발명의 일 실시예에서, 상기 제1 절연층을 형성하는 단계에서, 상기 터널 배리어층의 측면 및 상기 하부 자성층의 측면이 모두 상기 제1 절연층으로 덮일 수 있다.
본 발명의 일 실시예에서, 상기 제1 절연층을 형성하는 단계에서, 상기 자기 터널 접합 패턴의 상면을 노출하는 것은 에치 백(etch back) 공정에 의해 수행될 수 있다.
본 발명의 일 실시예에서, 상기 고분자 패턴을 형성하는 단계는, 상기 상면이 노출된 자기 터널 접합 패턴 및 상기 제1 절연층 상에 고분자층을 형성하는 단계; 상기 고분자층 상면에 마스크 패턴을 형성하는 단계; 및 상기 마스크 패턴을 마스크로 하여 상기 고분자층을 패터닝하는 단계;를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 고분자층을 형성하는 단계 전에, 상기 상면이 노출된 자기 터널 접합 패턴 및 상기 제1 절연층 상에 SiN층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 금속 배선을 형성하는 단계 후, 상기 금속 배선의 상면 및 상기 제2 절연층의 상면이 공면을 이루도록 평탄화하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 고분자 패턴을 제거하는 단계 이후에, 상기 고분자 패턴이 제거된 공간의 상면의 면적이 하면의 면적보다 크도록 상기 제2 절연층의 일부를 제거하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 고분자 패턴을 제거하는 단계에서, 상기 터널 배리어층의 측면 및 상기 하부 자성층의 측면이 모두 상기 제1 절연층으로 덮일 수 있다.
본 발명의 일 실시예에서, 상기 고분자 패턴을 제거하는 단계는 에싱(ashing) 공정에 의해 수행될 수 있다.
본 발명의 일 실시예에서, 상기 에싱 공정은 산소 플라즈마 에싱일 수 있다.
본 발명의 일 실시예에서, 상기 고분자 패턴은 스핀-온-하드마스크(spin-on-hardmask, SOH)일 수 있다.
본 발명의 일 실시예에서, 상기 스핀-온-하드마스크는 Si-SOH 또는 C-SOH 일 수 있다.
본 발명의 일 실시예에서, 상기 상부 자성층 상에 배치된 상부 전극을 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 상부 전극의 두께는 10 Å 내지 200 Å 일 수 있다.
본 발명이 일 실시예에서, 상기 자기 터널 접합 패턴의 측면과 상기 기판의 상면이 이루는 각도는 60도 내지 80도 일 수 있다.
본 발명의 다른 측면은, 기판 상에 하부 자성층, 터널 배리어층 및 상부 자성층을 형성하는 단계; 상기 하부 자성층, 상기 터널 배리어층 및 상기 상부 자성층을 패터닝하는 단계; 상기 상부 자성층의 상면에 상기 패터닝된 상부 자성층의 상면의 폭보다 넓은 폭을 갖는 고분자 패턴을 형성하는 단계; 상기 고분자 패턴을 모두 덮는 하부 절연층을 형성하는 단계; 상기 하부 절연층의 일부를 제거하여 상기 고분자 패턴의 상면을 노출하는 단계; 상기 상부 자성층의 상면이 노출되도록 상기 고분자 패턴을 제거하는 단계; 및 상기 고분자 패턴이 제거된 공간에 도전성 금속을 충전하여 상부 전극을 형성하는 단계;를 포함하는 자기 메모리 소자의 제조 방법을 제공한다.
본 발명의 일 실시예에서, 상기 고분자 패턴을 제거하는 단계는 에싱(ashing) 공정에 의해 수행될 수 있다.
본 발명의 일 실시예에서, 상기 상부 전극 상에 상부 절연층을 형성하는 단계; 상기 상부 절연층의 상면에 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각 마스크로 하여 상기 상부 전극의 상면이 노출되도록 상기 상부 절연층을 식각하는 단계; 및 상기 상부 절연층이 식각된 공간에 도전성 금속을 충전하여 금속 배선을 형성하는 단계;를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 금속 배선을 형성하는 단계 후, 상기 금속 배선의 상면 및 상기 상부 절연층의 상면이 공면을 이루도록 평탄화하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 측면은, 기판 상에 순차적으로 배치된 하부 자성층, 터널 배리어층 및 상부 자성층을 패터닝하여 복수의 자기 터널 접합(magnetic tunnel junction) 패턴을 형성하는 단계; 상기 복수의 자기 터널 접합 패턴 사이를 상기 복수의 자기 터널 접합 패턴의 상면이 노출되도록 절연 물질로 매립하는 단계; 상기 복수의 자기 터널 접합 패턴의 상면에 각각 복수의 고분자 패턴을 형성하는 단계; 상기 복수의 고분자 패턴 사이를 절연 물질로 매립하는 단계; 및 상기 복수의 고분자 패턴을 제거하고 도전성 금속을 충전하여 금속 배선을 형성하는 단계;를 포함하는 자기 메모리 소자의 제조 방법을 제공한다.
본 발명의 기술적 사상에 따른 자기 메모리 소자의 제조 방법은 자기 터널 접합 패턴의 제조 과정 중 서브-트렌치(sub-trench)의 발생으로 인한 자기 터널 접합 패턴의 단락 현상을 방지하는 효과가 있다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 자기 메모리 소자의 셀 어레이를 나타내는 회로도이다.
도 2는 본 발명의 일 실시예에 따른 자기 메모리 소자의 평면도이다.
도 3은 본 발명의 일 실시예에 따른 자기 메모리 소자의 단면도로서, 도 2의 Ⅰ-Ⅰ`선 및 Ⅱ-Ⅱ`선을 따라 자른 단면을 나타낸다.
도 4a 내지 4j는 각각 본 발명의 일 실시예에 따른 자기 메모리 소자의 제조 방법을 단계 별로 나타낸 도면으로서, 도 2의 Ⅰ-Ⅰ`선 을 따라 자른 단면을 나타낸다.
도 5는 본 발명의 일 실시예에 따른 자기 메모리 소자의 단면도로서, 도 2의 Ⅰ-Ⅰ`선 및 Ⅱ-Ⅱ`선을 따라 자른 단면을 나타낸다.
도 6a 내지 도 6i는 각각 본 발명의 일 실시예에 따른 자기 메모리 소자의 제조 방법을 단계 별로 나타낸 도면으로서, 도 2의 Ⅰ-Ⅰ`선 을 따라 자른 단면을 나타낸다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 자기 메모리 소자를 포함하는 전자 장치를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
본 발명의 실시예는 여러 가지 다른 형태로 변형되거나 여러 가지 실시예가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
특별히 다른 설명이 없는 한, 본 명세서에서, `상(on)`, `상면(upper surface)`, `하(below)`, `하면(lower surface)`, `위 방향(upward)`, `아래 방향(downward)`, `측면(lateral surface)`, `높은(high)` 및 `낮은(low)` 등의 용어는 도면을 기준으로 한 것이며, 실제로는 발광 소자가 배치되는 방향에 따라 달라질 수 있을 것이다. 또한, `상(on)`과 `아래(under)`는 `직접(directly)` 또는 `다른 구성요소를 개재하여 (indirectly)` 형성되는 것을 모두 포함한다.
도 1은 본 발명의 일 실시예에 따른 자기 메모리 소자의 셀 어레이를 나타내는 회로도이다.
도 1을 참조하면, 자기 메모리 소자의 어레이 셀은 매트릭스 형태로 배열된 복수의 자기 메모리 소자의 단위 셀들(MC)들을 포함한다. 복수의 자기 메모리 소자의 단위 셀들(MC)은 선택 소자(select element, SE)와 자기 메모리 요소(magnetic memory element, ME)를 포함한다. 복수의 자기 메모리 소자의 단위 셀들(MC)은 워드 라인(WL)과 비트 라인(BL)에 전기적으로 연결된다. 또한, 도 1에 도시된 바와 같이 선택 소자(SE)가 트랜지스터인 경우에는, 선택 소자(SEⅠ)의 소스 영역과 전기적으로 연결되는 소스 라인(SL)을 더 포함할 수 있다. 워드 라인(WL)과 비트 라인(BL)은 일정한 각도로, 예를 들어 수직으로 2차원적으로 배열될 수 있다. 또한, 워드 라인(WL)과 소스 라인(SL)은 일정한 각도로, 예를 들어 서로 평행하게 배열될 수 있다.
자기 메모리 요소(ME)는 자기 터널 접합(magnetic tunnel junction, MTJ)을 포함할 수 있다. 또한, 자기 메모리 요소(ME)는 입력되는 전류에 의하여 자성체의 자화 방향이 가변되는 STT(spin torque transfer) 현상을 이용하여 메모리 기능을 수행할 수 있다. 선택 소자(SE)는 자기 터널 접합을 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 예를 들면, 선택 소자(SE)는 다이오드, 피엔피 바이폴라 트랜지스터(PNP bipolar transistor), 엔피엔 바이폴라 트랜지스터(NPN bipolar transistor), 엔모스 전계 효과 트랜지스터(NMOS field effect transistor) 및 피모스 전계 효과 트랜지스터(PMOS field effect transistor) 중의 하나일 수 있다.
도 2는 본 발명의 일 실시예에 따른 자기 메모리 소자의 평면도이다. 도 3은 본 발명의 일 실시예에 따른 자기 메모리 소자의 단면도로서, 도 2의 Ⅰ-Ⅰ`선 및 Ⅱ-Ⅱ`선을 따라 자른 단면을 나타내는 도면이다.
도 2 및 도 3을 참조하면, 활성 패턴들(ACT)을 정의하는 소자 분리 패턴들(102)이 기판(100)에 형성될 수 있다. 기판(100)은 실리콘 기판, 게르마늄 기판 및/또는 실리콘-게르마늄 기판 등일 수 있다.
활성 패턴들(ACT)은 복수의 행들 및 복수의 열들을 따라 2차원적으로 배열될 수 있으며, 활성 패턴들(ACT) 각각은 서로 수직하는 제1 및 제2 방향(D2)들에 대해 사선 방향으로 연장된 장방형(또는 바 형태)일 수 있다. 활성 패턴들(ACT)은 제1 방향(D1)을 따라 배열되어 각 행을 구성 할 수 있으며, 제2 방향(D2)을 따라 배열되어 각 열을 구성할 수 있다. 활성 패턴들(ACT)은 제1 도전형의 도펀트로 도핑될 수 있다.
기판(100) 상에 워드 라인(WL)을 이루는 게이트(106)가 배치될 수 있다. 게이트(106)은 순차적으로 적층된 게이트 절연층 패턴(104), 워드 라인(WL) 및 게이트 마스크(106)를 포함한다. 한편, 게이트(106) 측벽 상에 스페이서(107)가 배치될 수 있다.
기판(100)에서 게이트(106)에 인접한 영역에 제1 불순물 영역(110a) 및 제2 불순물 영역(110b)이 형성될 수 있다.
제1 층간 절연층(120)이 기판(100) 전면 상에 배치될 수 있다. 제1 및 제2 콘택 플러그들(123, 125)이 제1 층간 절연층(120)을 관통할 수 있다. 각 제1 콘택 플러그(123)는 제1 불순물 영역들(110a)과 전기적으로 접속될 수 있다. 각 제2 콘택 플러그(125)는 제2 불순물 영역(110b)에 전기적으로 접속될 수 있다.
제1 및 제2 콘택 플러그들(123, 125)은 도펀트로 도핑된 반도체 물질(예를 들어, 도핑된 실리콘 등), 금속(예를 들어, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(예를 들어, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
제1 층간 절연층(120) 상에 제1 방향(D1)으로 연장되는 소스 라인들(SL)이 배치될 수 있다. 소스 라인들(SL)은 워드 라인들(WL)을 가로질러 배치될 수 있다. 소스 라인들(SL)은 제1 방향(D1)으로 배열된 제1 콘택 플러그들(123)과 접속될 수 있다.
제1 층간 절연층(120) 상에 제2 층간 절연층(130)이 배치되며, 제2 층간 절연층(130)은 제2 콘택 플러그들(125) 및 소스 라인들(SL)을 덮을 수 있다.
하부 콘택들(135)이 제2 층간 절연층(130)을 관통하여 배치되며, 각 하부 콘택(135)은 제2 콘택 플러그(125)와 전기적으로 접속될 수 있다. 일 실시예에서, 하부 콘택들(135)은 평면적 관점에서, 제1 방향(D1) 및 제2 방향(D2)으로 서로 이격되어 배열될 수 있다. 하부 콘택들(135)은 평면적 관점에서, 지그재그 형태로 배열될 수도 있다.
하부 콘택들(135) 상에 하부 전극(145)이 배치될 수 있다. 하부 전극(145)은 티타늄, 탄탈륨, 루테늄, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 등 도전성 물질을 포함할 수 있다. 이들은 단독으로 혹은 조합하여 사용될 수 있다. 예를 들어, 하부 전극(145)은 루테늄/티타늄, 루테늄/탄탈륨, 루테늄/티타늄 질화물, 루테늄/탄탈륨 질화물, 티타늄 질화물/텅스텐 등의 이중막 구조를 가질 수 있다.
하부 전극(145) 상에 자기 터널 접합 패턴(150)이 배치될 수 있다. 자기 접합 터널 패턴(150)은 하부 자성층(152) 및 하부 자성층(152) 상에 순차적으로 배치된 터널 배리어층(154) 및 상부 자성층(156)을 포함할 수 있다.
하부 전극(145)의 적어도 일부는 자기 접합 터널 패턴(150)과 동시에 패터닝될 수 있다.
본 실시예에서는 하부 자성층(152)이 고정층(pinned layer)으로, 상부 자성 층(156)이 자유층(free layer)으로 기능하는 수직 자화형 자기 터널 접합 소자에 대하여 예시적으로 설명하나, 이와는 달리 하부 자성층(152)이 자유층으로, 상부 자성층(156)이 고정층으로 기능하는 수직 자화형 자기 터널 접합 소자가 형성될 수도 있다.
하부 자성층(152)은 반강자성 물질층(antiferromagnetic material layer)을 포함할 수 있다. 반강자성 물질층은 기판에 실질적으로 평행한 방향으로 자화 방향이 고정된다. 반강자성 물질층은, 예를 들어, Pt-Mn 합금, Ir-Mn 합금, Ni-Mn 합금, Fe-Mn 합금 등을 포함할 수 있다.
하부 자성층(152)의 반강자성 물질층 상에 강자성 물질층(ferromagnetic material layer)이 배치될 수 있다. 강자성 물질층은 반강자성 물질층에 의해 자화 방향이 고정될 수 있다. 예를 들어, 강자성 물질층은 코발트(Co), 철(Fe), 백금(Pt), 팔라듐(Pd) 등을 포함할 수 있고, SAF(synthetic antiferromagnet) 구조를 가질 수 있다. 상기 SAF 구조는 복수의 자성층들(magnetic layer)과 적어도 하나 이상의 중간층들이 순차적으로 적층된 다층막 구조일 수 있다. 예를 들면, 상기 SAF 구조는 제1 자성층, 중간층 및 제2 자성층이 순차적으로 적층된 다층막 구조일 수 있다. 상기 SAF 구조는 제1 자성층, 제1 중간층, 제2 자성층, 제2 중간층 및 제3 자성층이 순차적으로 적층된 다층막 구조일 수 있다. 예를 들어, 제1 자성층은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금, Ni-Fe 합금, Co-Fe 합금, Ni-Fe-B 합금, Co-Fe-B 합금, Ni-Fe-Si-B 합금 또는 Co-Fe-Si-B 등을 포함할 수 있다. 제2 및 제3 자성층들은 코발트(Co), 철(Fe), 백금(Pt), 팔라듐(Pd) 등의 단일막, 또는 이들의 다중막을 포함할 수 있고, 상기 중간층은 루테늄(Ru), 탄탄륨(Ta), 크롬(Cr), 구리(Cu) 등을 포함할 수 있다.
터널 배리어층(154)은 하부 자성층(152) 상에 배치될 수 있다. 상기 터널 배리어층(154)은 산화 마그네슘(MgO), 산화 알루미늄(Al2O3), 산화 실리콘(SiO2) 및 산화 붕소(B2O3)로 이루어진 군에서 선택되는 어느 하나를 포함할 수 있다.
상부 자성층(156)은 터널 배리어층(154) 상에 배치될 수 있다. 상부 자성층(156)은 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pd) 및 백금(Pt)으로 이루어지는 군에서 선택되는 적어도 하나를 포함할 수 있다. 예를 들면, 상부 자성 층(156)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금 및 Co-Ni-Pt 합금 등을 포함할 수 있다. 다른 실시예들에 있어서, 상부 자성층(156)은 붕소(B), 탄소(C), 구리(Cu), 은(Ag), 금(Au) 및 크롬(Cr)으로 이루어지는 군에서 선택되는 적어도 하나를 포함할 수 있다.
자기 터널 접합 패턴(150)의 측면은 경사진 것일 수 있다. 자기 터널 접합 패턴(150)의 측면과 기판(100)의 상면이 이루는 각도(θ)는 60도 내지 80도 일 수 있다.
자기 터널 접합 패턴(150) 상에 상부 전극(160)이 배치될 수 있다. 상부 전극(160)은 티타늄, 탄탈륨, 루테늄, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 등 도전성 물질의 단일층 또는 다중층을 포함할 수 있다.
자기 터널 접합 패턴(150) 상에 배치되며, 상부 전극(160)과 접촉하는 금속 배선으로서 비트 라인(BL)이 형성될 수 있다. 비트 라인(BL)은 비저항(resistivity)이 작은 금속으로 이루어질 수 있으며, 예를 들어, 구리(Cu)일 수 있다. 비트 라인(BL)은 상부의 폭이 하부의 폭보다 클 수 있다.
제2 층간 절연층(130) 상에 자기 터널 접합 패턴(150)의 모든 측면 및 상부 전극(160)의 측면의 일부를 덮는 제1 절연층(170)이 배치될 수 있다. 상부 전극(160)의 상면은 제1 절연층(170)의 상면보다 더 높이 위치할 수 있다.
제1 절연층(170) 상에 비트 라인(BL)의 모든 측면 및 상부 전극(160)의 측면의 일부를 덮는 제2 절연층(175)이 배치될 수 있다. 제2 절연층(175)의 상면 및 비트 라인(BL)의 상면은 공면을 이룰 수 있다.
제1 및 제2 층간 절연층들(120, 130)과 제1 및 제2 절연층들(170, 175)은 에싱(ashing) 공정에 의해 제거되지 않는 물질일 수 있으며, 예를 들어, BPSG (boro-phospho-silicate glass), TOSZ (tonen silazene), USG (undoped silicate glass), SOG (spin-on glass), FOX (flowable oxide), TEOS (tetraethyl orthosilicate) 및 HDP-CVD (high density plasma chemical vapor deposition) 산화물로 이루어지는 군에서 선택되는 적어도 하나를 포함할 수 있다.
도 4a 내지 도 4j는 각각 도 3에 도시된 자기 메모리 소자의 제조 방법을 단계 별로 나타낸 도면들로서, 도 2의 Ⅰ-Ⅰ`선 을 따라 자른 단면을 나타낸다.
도 4a를 참조하면, 기판(100)에 소자 분리막(102)을 형성한다. 소자 분리막(102)은 트렌치 소자 분리(shallow trench isolation, STI) 공정을 통해 형성할 수 있다.
기판(100) 상에 게이트 절연층(104), 워드 라인(WL) 및 게이트 마스크층(105)을 순차적으로 배치하고, 사진 식각 공정을 통해 이들을 패터닝하여, 기판(100) 상에 게이트들(106)을 형성할 수 있다. 게이트 절연층(104)은 실리콘 산화물 혹은 금속 산화물을 사용하여 형성할 수 있다. 워드 라인(WL)은 도핑된 폴리실리콘 혹은 금속을 사용하여 형성할 수 있다. 게이트 마스크층(105)은 실리콘 질화물을 사용하여 형성할 수 있다.
이후, 기판(100)에서 게이트들(106)을 이온 주입 마스크로 사용하는 이온 주입 공정을 통해 게이트들(106)에 인접한 영역에 제1 및 제2 불순물 영역들(110a, 110b)을 형성할 수 있다. 제1 및 제2 불순물 영역들(110a, 110b)은 게이트들(106)로 구성되는 트랜지스터의 소스/드레인 영역으로 기능할 수 있다.
게이트(106) 및 제1 및 제2 불순물 영역(110a, 110b)은 트랜지스터를 구성할 수 있다. 한편, 게이트들(106)의 측벽들에는 실리콘 질화물을 사용하여 스페이서들(107)을 형성할 수 있다.
이후, 게이트들(106) 및 스페이서들(107)을 둘러싸는 제1 층간 절연층(120)을 기판(100) 상에 형성할 수 있다. 제1 층간 절연층(120)을 부분적으로 식각하여 불순물 영역들(110a, 110b)을 노출시키는 제1 홀들을 형성할 수 있다.
이후, 상기 제1 홀들을 매립하는 제1 도전층을 제1 층간 절연층(120) 상에 형성하고, 화학 기계적 연마 공정(chemical mechanicla polishing) 및/또는 에치 백(etch-back) 공정을 통해 제1 층간 절연층(120)이 노출될 때까지 상기 제1 도전층 상부를 제거함으로써, 상기 제1 홀들 내에 형성된 제1 콘택 플러그(123) 및 제2 콘택 플러그(125)를 형성한다. 제1 콘택 플러그(123)는 제1 불순물 영역(110a)에 접촉할 수 있고, 제2 콘택 플러그(125)는 제2 불순물 영역(110b)에 접촉할 수 있다. 상기 제1 도전층은 도핑된 폴리실리콘, 금속 등을 사용하여 형성할 수 있다. 제1 콘택 플러그(123)는 소스 라인(SL) 콘택으로 기능할 수 있다.
제1 콘택 플러그(123)에 접촉하는 제2 도전층을 제1 층간 절연층(120) 상에 형성하고 이를 패터닝함으로써 소스 라인(SL)을 형성할 수 있다. 상기 제2 도전층은 도핑된 폴리 실리콘, 금속 등을 사용하여 형성할 수 있다. 이후, 상기 소스 라인(SL)을 커버하는 제2 층간 절연층(130)을 제1 층간 절연층(120) 상에 형성할 수 있다. 제2 층간 절연층(130)을 부분적으로 식각하여 제2 콘택 플러그(125)를 노출시키는 제2 홀들을 형성하고, 상기 제2 홀들을 매립하는 제3 도전층을 제2 콘택 플러그(125) 및 제2 층간 절연층(130) 상에 형성할 수 있다. 기계 화학적 연마 공정 및/또는 에치 백 공정을 통해 제2 층간 절연층(170)이 노출될 때까지 상기 제3 도전층 상부를 제거함으로써, 상기 제2 홀들 내에 형성된 하부 콘택들(135)을 형성할 수 있다.
도 4b를 참조하면, 제2 층간 절연층(130) 및 하부 콘택들(135) 상에 하부 전극층(145`)을 형성할 수 있다. 하부 전극층(145`)은 티타늄, 탄탈륨, 루테늄, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 등 도전성 물질을 사용하여 원자층 적층 공정, 화학 기상 증착 공정 등에 의해 형성될 수 있다. 예를 들어, 하부 전극층(145`)은 루테늄/티타늄, 루테늄/탄탈륨, 루테늄/티타늄 질화물, 루테늄/탄탈륨 질화물, 티타늄 질화물/텅스텐 등의 이중층 구조를 가질 수 있다.
하부 전극층(145`) 상에 순차적으로 하부 자성층(152`), 터널 배리어층(154`), 상부 자성층(156`) 및 상부 전극층(160`)을 형성할 수 있다. 하부 자성층(152`), 터널 배리어층(154`), 상부 자성층(156`) 및 상부 전극층(160`)은 화학 기상 증착 공정 또는 원자층 적층 공정으로써 형성할 수 있다.
상부 전극층(160`) 상에 하부 콘택(135)의 위치에 상응하도록 마스크 패턴(190a)을 형성할 수 있다. 마스크 패턴(190a)은 포토레지스트 패턴일 수 있고, 실리콘 산화물, 실리콘 질화물 등을 포함하는 하드 마스크 패턴일 수도 있다.
도 4c를 참조하면, 도 4b에 도시된 마스크 패턴(190a)을 식각 마스크로 사용하여 패터닝함으로써 하부 자성층(152), 터널 배리어층(154) 및 상부 자성층(156)으로 이루어진 자기 터널 접합 패턴(150) 및 상부 전극(160)을 형성할 수 있다. 이때, 하부 전극(145)의 적어도 일부가 패터닝될 수도 있다. 자기 터널 접합 패턴(150)을 패터닝한 후, 제2 층간 절연층(130) 상에 하부 전극(145), 자기 터널 접합 패턴(150) 및 상부 전극(160)의 측면과 상부 전극(160)의 상면을 모두 덮는 제1 절연층(170)을 형성할 수 있다.
상부 전극(160)의 두께는 10 Å 내지 200 Å 일 수 있다. 상부 전극(160)의 두께가 얇을 수록 비트 라인(BL)(도 3 참조)과 자기 터널 접합 패턴(150)의 상부 자성층(156)과의 거리가 가까와진다. 상부 자성층(156)이 자유층이라면, 상기 거리가 가까와 질수록 라이트 프로세스(write process) 중 자유층의 자화 방향의 전환 효율(the efficiency of switching the magnetization direction)이 증가하는 효과가 있다. 구체적으로, 상부 전극(160)의 두께가 10 Å 내지 200 Å일 때 자화 방향의 전환 효율이 증가할 수 있다.
상기 패터닝은 건식 식각(dry etching)에 의해 수행될 수 있다. 구체적으로, 상기 패터닝은 경원소 이온 식각 공정 또는 경원소 이온 플라즈마 에칭에 의해 수행될 수 있다. 상기 경원소는, 예를 들어, 수소(H2), 헬륨(He), 질소(N2), 아르곤(Ar) 및 네온(Ne) 중 적어도 어느 하나 이상의 가스를 사용하여 수행할 수 있다. 식각 공정이 수행되는 동안 자기 터널 접합 패턴(150) 사이에 노출되는 제2 층간 절연층(130)의 상부면이 함몰될 수도 있다.
도 4d를 참조하면, 제1 절연층(170)의 일부를 제거하여 상부 전극(160)의 상면을 노출할 수 있다. 제1 절연층(170)의 일부를 제거하는 것은 에치-백(etch-back) 공정에 의해 수행될 수 있다. 이때, 상부 전극(160)의 상면은 제1 절연층(170)의 상면으로부터 돌출될 수 있다.
도 4e를 참조하면, 제1 절연층(170)의 상면, 상부 전극(160)의 상면 및 상부 전극(160)의 돌출된 부분의 측면을 모두 덮는 실리콘 나이트라이드(SiN)층(171`)을 형성할 수 있다. 상기 SiN층(171`) 상에 고분자층(172`)을 형성할 수 있다. 고분자층(172`) 상에 상부 전극(160)의 위치에 상응하도록 마스크 패턴(190b)을 형성할 수 있다. 고분자층(172`)은 스핀-온-하드마스크(spin-on-hardmask, SOH)일 수 있으며, 구체적으로, 실리콘(Si)-SOH 또는 탄소(C)-SOH 일 수 있다. 마스크 패턴(190b)은 도 4b에 도시된 마스크 패턴(190a)와 동일한 물질일 수 있다.
도 4f를 참조하면, 도 4e에 도시된 마스크 패턴(190b)을 식각 마스크로 사용하여 패터닝함으로써 SiN 패턴(171) 및 고분자 패턴(172)을 형성할 수 있다. SiN 패턴(171)은 선폭이 작고 높은 종횡비를 갖는 고분자 패턴(172)이 쓰러지지 않고 상부 전극(160) 상에 서 있을 수 있도록 할 수 있다. 상기 패터닝은 건식 식각(dry etching)에 의해 수행될 수 있다. 고분자 패턴(172)의 상부의 폭은 하부의 폭보다 작을 수 있다. 자기 터널 접합 패턴(150)의 형성과 별개의 공정으로 고분자 패턴(172)을 형성함으로써 동시에 형성하는 공정보다 선폭(critical dimension)이 작고 종횡비(aspect ratio)가 높은 고분자 패턴(172)을 형성할 수 있다. 이는 미세 패턴의 자기 메모리 소자 제작을 더욱 용이하게 할 수 있다.
도 4g를 참조하면, 제1 절연층(170)의 상면, 상부 전극(160)의 일부 측면, SiN 패턴(171)의 측면 및 고분자 패턴(172)의 상면과 측면을 덮는 제2 절연층(172)를 형성할 수 있다.
도 4h를 참조하면, 제2 절연층(172)의 상면을 평탄화 하여 고분자 패턴(172)의 상면이 노출되도록 할 수 있다. 이때, 고분자 패턴(172)의 상면과 제2 절연층(172)의 상면은 공면을 이룰 수 있다. 상기 평탄화 하는 공정은 에치-백 공정에 의해 수행될 수 있다.
도 4i를 참조하면, 도 4h에 도시된 상기 고분자 패턴(172)을 에싱 공정에 의해 제거할 수 있다. 상기 에싱 공정은 플라즈마에 의해 발생한 산소 또는 불소 라디칼이 고분자 패턴(172)을 이루는 유기 화합물을 분해하여 제거되는 것일 수 있다. 상기 에싱 공정 중 고분자 패턴(172)만을 선택적으로 제거하고 제2 절연층(175)은 제거되지 않을 수 있다. 고분자 패턴(172)을 제거한 후, 도 4h에 도시된 SiN 패턴(171)을 제거할 수 있다. SiN 패턴(171)을 제거하는 것은 자기 터널 접합 패턴(150)의 측면에 서브-트렌치가 발생하지 않도록 습식 식각에 의해 수행될 수 있다.
도 4j를 참조하면, 고분자 패턴(172)(도 4h 참조)이 제거된 빈 공간에 비트 라인(BL)(도 3 참조)을 이루는 금속 배선을 형성하기 위하여 상기 빈 공간의 상면의 폭을 넓힐 수 있다. 상기 빈 공간의 상면의 폭이 넓으면 도전성 금속의 충전이 용이할 수 있다.
에싱 공정에 의해 생성된 빈 공간에 도전성 금속을 충전시키지 않고 건식 식각에 의해 자기 터널 접합 패턴(150) 상에 빈 공간을 형성한다면, 자기 터널 접합 패턴(150)의 측면에 서브-트렌치(sub-trench)가 발생할 수 있고 상기 서브-트렌치가 상부 자성층(156) 및 하부 자성층(152)을 모두 노출시킬 수 있다. 상기 서브-트렌치에 도전성 금속이 충전되면 자기 터널 접합 패턴(150)의 단락이 발생할 수 있다. 이러한 현상은 상부 전극(160)의 두께가 얇을수록(구체적으로, 상부 전극(160)의 두께가 200 Å 이하) 더 많이 발생할 수 있다. 그러나, 에싱 공정에 의해 자기 터널 접합 패턴(150) 상에 빈 공간을 형성한다면 상부 전극(160)의 두께가 얇아도 서브-트렌치가 발생하지 않아 자기 터널 접합 패턴(150)의 단락 현상이 방지될 수 있다.
또한, 건식 식각에 의해 자기 터널 접합 패턴(150) 상에 빈 공간을 형성한다면, 자기 터널 접합 패턴(150)의 측면이 경사질수록 자기 터널 접합 패턴(150)의 측면에 서브-트렌치가 발생할 가능성이 높아질 수 있다. 그러나, 에싱 공정에 의해 자기 터널 접합 패턴(150) 상에 빈 공간을 형성한다면 자기 터널 접합 패턴(150)의 측면이 경사지더라도(구체적으로, 자기 터널 접합 패턴(150)의 측면과 기판(100)의 상면이 이루는 각도가 60도 내지 80도일 때) 서브-트렌치가 발생하지 않아 자기 터널 접합 패턴(150)의 단락 현상이 방지될 수 있다.
도 5는 본 발명의 일 실시예에 따른 자기 메모리 소자의 단면도로서, 도 2의 Ⅰ-Ⅰ`선 및 Ⅱ-Ⅱ`선을 따라 자른 단면을 나타내는 도면이다. 이하, 도 2 및 도 3과 중복되는 설명은 생략한다.
도 5 및 도 2를 참조하면, 활성 패턴들(ACT)을 정의하는 소자 분리 패턴들(202)이 기판(200)에 형성될 수 있다. 기판(100)은 도 3에 도시된 기판(100)과 동일한 물질일 수 있다.
활성 패턴들(ACT)은 복수의 행들 및 복수의 열들을 따라 2차원적으로 배열될 수 있으며, 활성 패턴들(ACT) 각각은 서로 수직하는 제1 및 제2 방향(D2)들에 대해 사선 방향으로 연장된 장방형(또는 바 형태)일 수 있다. 활성 패턴들(ACT)은 제1 방향(D1)을 따라 배열되어 각 행을 구성 할 수 있으며, 제2 방향(D2)을 따라 배열되어 각 열을 구성할 수 있다.
기판(200) 상에 워드 라인(WL)을 이루는 게이트(206)가 배치될 수 있다. 게이트(206)은 순차적으로 적층된 게이트 절연층 패턴(204), 워드 라인(WL) 및 게이트 마스크(206)를 포함한다. 한편, 게이트(206) 측벽 상에 스페이서(207)가 배치될 수 있다.
기판(200)에서 게이트(206)에 인접한 영역에 제1 불순물 영역(210a) 및 제2 불순물 영역(210b)이 형성될 수 있다.
제1 층간 절연층(220)이 기판(200) 전면 상에 배치될 수 있다. 제1 및 제2 콘택 플러그들(223, 225)이 제1 층간 절연층(220)을 관통할 수 있다. 각 제1 콘택 플러그(223)는 제1 불순물 영역들(210a)과 전기적으로 접속될 수 있다. 각 제2 콘택 플러그(225)는 제2 불순물 영역(210b)에 전기적으로 접속될 수 있다.
제1 및 제2 콘택 플러그들(223, 225)은 도 3에 도시된 제1 및 제2 콘택 플러그(123, 125)와 동일한 물질일 수 있다.
제1 층간 절연층(220) 상에 제1 방향(D1)으로 연장되는 소스 라인들(SL)이 배치될 수 있다. 소스 라인들(SL)은 워드 라인들(WL)을 가로질러 배치될 수 있다. 소스 라인들(SL)은 제1 방향(D1)으로 배열된 제1 콘택 플러그들(223)과 접속될 수 있다.
제1 층간 절연층(220) 상에 제2 층간 절연층(230)이 배치되며, 제2 층간 절연층(230)은 제2 콘택 플러그들(225) 및 소스 라인들(SL)을 덮을 수 있다.
하부 콘택들(235)이 제2 층간 절연층(230)을 관통하여 배치되며, 각 하부 콘택(235)은 제2 콘택 플러그(225)와 전기적으로 접속될 수 있다. 일 실시예에서, 하부 콘택들(235)은 평면적 관점에서, 제1 방향(D1) 및 제2 방향(D2)으로 서로 이격되어 배열될 수 있다. 하부 콘택들(235)은 평면적 관점에서, 지그재그 형태로 배열될 수도 있다.
하부 콘택들(235) 상에 하부 전극(245)이 배치될 수 있다. 하부 전극(245)은 도 3에 도시된 하부 전극(145)과 동일한 물질일 수 있다.
하부 전극(245) 상에 자기 터널 접합 패턴(250)이 배치될 수 있다. 자기 접합 터널 패턴(250)은 하부 자성층(252) 및 하부 자성층(252) 상에 순차적으로 배치된 터널 배리어층(254) 및 상부 자성층(256)을 포함할 수 있다.
하부 전극(245)의 적어도 일부는 자기 접합 터널 패턴(150)과 동시에 패터닝될 수 있다.
본 실시예에서는 하부 자성층(252)이 고정층(pinned layer)으로, 상부 자성 층(256)이 자유층(free layer)으로 기능하는 수직 자화형 자기 터널 접합 소자에 대하여 예시적으로 설명하나, 이와는 달리 하부 자성층(252)이 자유층으로, 상부 자성층(256)이 고정층으로 기능하는 수직 자화형 자기 터널 접합 소자가 형성될 수도 있다.
하부 자성층(252), 터널 배리어층(254) 및 상부 자성층(256)은 각각 도 3에 도시된 하부 자성층(252), 터널 배리어층(254) 및 상부 자성층(256)과 동일한 물질일 수 있고 동일한 구조를 가질 수 있다.
자기 터널 접합 패턴(250) 상에 상부 전극(260)이 배치될 수 있다. 상부 전극(260)은 도 3에 도시된 상부 전극(160)과 동일한 물질일 수 있다. 상부 전극(260)의 하면의 폭은 자기 터널 접합 패턴(250)의 상면의 폭보다 클 수 있으며, 상부 전극(260)의 하면은 자기 터널 접합 패턴(250)의 상면을 모두 덮을 수 있다.
자기 터널 접합 패턴(250) 상에 배치되며, 상부 전극(260)과 접촉하는 금속 배선으로서 비트 라인(BL)이 형성될 수 있다. 비트 라인(BL)은 비저항(resistivity)이 작은 금속으로 이루어질 수 있으며, 예를 들어, 구리(Cu)일 수 있다. 비트 라인(BL)은 상부의 폭이 하부의 폭보다 클 수 있다.
제2 층간 절연층(230) 상에 자기 터널 접합 패턴(250)의 모든 측면 및 상부 전극(260)의 모든 측면을 덮는 제1 절연층(270)이 배치될 수 있다. 상부 전극(260)의 상면은 제1 절연층(270)의 상면과 공면을 이룰 수 있다.
제1 절연층(270) 상에 비트 라인(BL)의 모든 측면을 덮는 제2 절연층(275)이 배치될 수 있다. 제2 절연층(275)의 상면 및 비트 라인(BL)의 상면은 공면을 이룰 수 있다.
제1 및 제2 층간 절연층들(220, 230)과 제1 및 제2 절연층들(270, 275)은 에싱(ashing) 공정에 의해 제거되지 않는 물질일 수 있으며, 각각 도 3에 도시된 제1 및 제2 층간 절연층들(120, 130), 제1 및 제2 절연층들(170, 175)과 동일한 물질일 수 있다.
도 6a 내지 도 6i는 각각 도 5에 도시된 자기 메모리 소자의 제조 방법을 단계 별로 나타낸 도면들로서, 도 2의 Ⅰ-Ⅰ`선 을 따라 자른 단면을 나타낸다.
도 6a를 참조하면, 기판(200)에 소자 분리막(202)을 형성한다. 소자 분리막(202)은 트렌치 소자 분리(shallow trench isolation, STI) 공정을 통해 형성할 수 있다.
기판(200) 상에 게이트 절연층(204), 워드 라인(WL) 및 게이트 마스크층(205)을 순차적으로 배치하고, 사진 식각 공정을 통해 이들을 패터닝하여, 기판(200) 상에 게이트들(206)을 형성할 수 있다. 게이트 절연층(204)은 실리콘 산화물 혹은 금속 산화물을 사용하여 형성할 수 있다. 워드 라인(WL)은 도핑된 폴리실리콘 혹은 금속을 사용하여 형성할 수 있다. 게이트 마스크층(205)은 실리콘 질화물을 사용하여 형성할 수 있다.
이후, 기판(200)에서 게이트들(206)을 이온 주입 마스크로 사용하는 이온 주입 공정을 통해 게이트들(206)에 인접한 영역에 제1 및 제2 불순물 영역들(210a, 210b)을 형성할 수 있다. 제1 및 제2 불순물 영역들(210a, 210b)은 게이트들(206)로 구성되는 트랜지스터의 소스/드레인 영역으로 기능할 수 있다.
게이트(206) 및 제1 및 제2 불순물 영역(210a, 210b)은 트랜지스터를 구성할 수 있다. 한편, 게이트들(206)의 측벽들에는 실리콘 질화물을 사용하여 스페이서들(207)을 형성할 수 있다.
이후, 게이트들(206) 및 스페이서들(207)을 둘러싸는 제1 층간 절연층(220)을 기판(200) 상에 형성할 수 있다. 제1 층간 절연층(220)을 부분적으로 식각하여 불순물 영역들(210a, 210b)을 노출시키는 제1 홀들을 형성할 수 있다.
이후, 상기 제1 홀들을 매립하는 제1 도전층을 제1 층간 절연층(220) 상에 형성하고, 화학 기계적 연마 공정(chemical mechanical polishing) 및/또는 에치 백(etch-back) 공정을 통해 제1 층간 절연층(220)이 노출될 때까지 상기 제1 도전층 상부를 제거함으로써, 상기 제1 홀들 내에 형성된 제1 콘택 플러그(223) 및 제2 콘택 플러그(225)를 형성한다. 제1 콘택 플러그(223)는 제1 불순물 영역(210a)에 접촉할 수 있고, 제2 콘택 플러그(225)는 제2 불순물 영역(210b)에 접촉할 수 있다. 상기 제1 도전층은 도핑된 폴리실리콘, 금속 등을 사용하여 형성할 수 있다. 제1 콘택 플러그(223)는 소스 라인(SL) 콘택으로 기능할 수 있다.
제1 콘택 플러그(223)에 접촉하는 제2 도전층을 제1 층간 절연층(220) 상에 형성하고 이를 패터닝함으로써 소스 라인(SL)을 형성할 수 있다. 상기 제2 도전층은 도핑된 폴리 실리콘, 금속 등을 사용하여 형성할 수 있다. 이후, 상기 소스 라인(SL)을 커버하는 제2 층간 절연층(230)을 제1 층간 절연층(220) 상에 형성할 수 있다. 제2 층간 절연층(230)을 부분적으로 식각하여 제2 콘택 플러그(225)를 노출시키는 제2 홀들을 형성하고, 상기 제2 홀들을 매립하는 제3 도전층을 제2 콘택 플러그(225) 및 제2 층간 절연층(230) 상에 형성할 수 있다. 기계 화학적 연마 공정 및/또는 에치 백 공정을 통해 제2 층간 절연층(270)이 노출될 때까지 상기 제3 도전층 상부를 제거함으로써, 상기 제2 홀들 내에 형성된 하부 콘택들(235)을 형성할 수 있다.
제2 층간 절연층(230) 및 하부 콘택들(235) 상에 하부 전극층(245`)을 형성할 수 있다. 하부 전극층(245`)은 도 4b에 도시된 하부 전극층(145`)과 동일한 물질을 사용하여 원자층 적층 공정, 화학 기상 증착 공정 등에 의해 형성될 수 있다. 또한, 하부 전극층(245`)은 도 4b에 도시된 하부 전극층(145`)과 동일한 이중층 구조를 가질 수 있다.
하부 전극층(245`) 상에 순차적으로 하부 자성층(252`), 터널 배리어층(254`) 및 상부 자성층(256`)을 형성할 수 있다. 하부 자성층(252`), 터널 배리어층(254`), 상부 자성층(256`)은 화학 기상 증착 공정 또는 원자층 적층 공정으로써 형성할 수 있다.
상부 자성층(256`) 상에 하부 콘택(235)의 위치에 상응하도록 마스크 패턴(290a)을 형성할 수 있다. 마스크 패턴(290a)은 도 4b에 도시된 마스크 패턴(190a)과 동일한 물질일 수 있다.
도 6b를 참조하면, 도 6a에 도시된 마스크 패턴(290a)을 식각 마스크로 사용하여 패터닝함으로써 하부 자성층(252), 터널 배리어층(254) 및 상부 자성층(256)으로 이루어진 자기 터널 접합 패턴(250)을 형성할 수 있다. 상기 패터닝은 건식 식각(dry etching)에 의해 수행될 수 있다. 자기 터널 접합 패턴(250)을 패터닝한 후, 제2 층간 절연층(230) 상에 하부 전극(245)의 측면 및 자기 터널 접합 패턴(250) 측면과 상면을 모두 덮는 고분자층(274`)을 형성할 수 있다. 고분자층(274`)은 도 4e에 도시된 고분자층(172`)과 동일한 물질일 수 있다. 상기 고분자층(274`) 상에 자기 터널 접합 패턴(250)의 위치에 상응하도록 마스크 패턴(290b)을 형성할 수 있다. 마스크 패턴(290b)의 폭은 상부 자성층(256)의 상면의 폭보다 클 수 있다. 마스크 패턴(290b)은 도 4e에 도시된 마스크 패턴(290a)과 동일한 물질일 수 있다.
도 6c를 참조하면, 도 6b에 도시된 마스크 패턴(290b)을 식각 마스크로 하여 도 6b에 도시된 고분자층(274`)을 패터닝함으로써 자기 터널 접합 패턴(250)의 상면 상에 고분자 패턴(274)을 형성할 수 있다. 고분자 패턴(274)의 하면의 폭은 자기 터널 접합 패턴(250)의 상면의 폭보다 클 수 있으며, 고분자 패턴(274)의 하면은 자기 터널 접합 패턴(250)의 상면을 모두 덮을 수 있다.
도 6d를 참조하면, 제2 층간 절연층(230)의 상면, 자기 터널 접합 패턴(250)의 모든 측면, 고분자 패턴(274)의 모든 측면 및 고분자 패턴(274)의 상면을 모두 덮는 제1 절연층(270)을 형성할 수 있다.
도 6e를 참조하면, 고분자 패턴(274)이 노출되도록 제1 절연층(270)의 상면을 일부 제거할 수 있다. 고분자 패턴(274)의 상면 및 제1 절연층(270)의 상면은 공면을 이룰 수 있다. 제1 절연층(270) 및 고분자 패턴(274)의 일부를 제거하는 공정은 에치-백 공정 또는 화학 기계적 연마 공정에 의해 수행될 수 있다.
도 6f를 참조하면, 상기 고분자 패턴(274)을 에싱 공정에 의해 제거할 수 있다. 상기 에싱 공정은 플라즈마에 의해 발생한 산소 또는 불소 라디칼이 고분자 패턴(274)을 이루는 유기 화합물을 분해하여 제거되는 것일 수 있다. 상기 에싱 공정 중 고분자 패턴(274)만을 선택적으로 제거하고 제1 절연층(270)은 제거되지 않을 수 있다.
도 6g를 참조하면, 고분자 패턴(274)(도 6e 참조)이 제거된 빈 공간에 상부 전극(260)(도 5 참조)을 이루는 금속을 충전하기 위하여 상기 빈 공간의 상면의 폭을 넓힐 수 있다. 상기 빈 공간의 상면의 폭이 넓으면 금속의 충전이 용이할 수 있다.
도 6h를 참조하면, 고분자 패턴(274)(도 6e 참조)이 제거된 빈 공간에 금속을 충전하여 상부 전극(260)을 형성한 후, 제1 절연층(270) 및 상부 전극(260)의 상면을 모두 덮는 제2 절연층(275)을 형성할 수 있다. 상부 전극(260)을 형성한 후 제2 절연층(275)을 형성하기 전에 상부 전극(260)의 상면 및 제1 절연층(270)의 상면이 공면을 이루도록 평탄화하는 공정이 추가될 수 있다. 제2 절연층(275)의 상면에 상부 전극(260)의 위치에 상응하도록 마스크 패턴(290c)을 형성할 수 있다.
도 6i를 참조하면, 도 6h에 도시된 마스크 패턴(290c)을 식각 마스크로 하여 상부 전극(260)의 상면이 노출되도록 제2 절연층(275)의 일부를 제거할 수 있다. 상기 제거는 건식 식각에 의해 수행될 수 있다.
상부 전극(270)의 하면이 자기 터널 접합 패턴(250)의 상면을 모두 덮지 못하고 측면의 일부가 노출되면, 제2 절연층(275)을 건식 식각할 때 노출된 자기 터널 접합 패턴(250)의 측면으로 서브-트렌치가 발생할 수 있다. 서브-트렌치가 도전성 금속으로 충전되면 자기 터널 접합 패턴(250)의 단락이 발생할 수 있다. 따라서, 제2 절연층(275)이 건식 식각될 때 상부 전극(260)의 상면이 자기 터널 접합 패턴(250)이 노출되지 않도록 모두 덮으면 자기 터널 접합 패턴(250)의 측면에 서브-트렌치가 발생하지 않아 자기 터널 접합 패턴(250)의 단락을 방지할 수 있다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 자기 메모리 소자를 포함하는 전자 장치를 나타낸 블록도이다.
도 7은 본 발명의 일 실시예에 따른 자기 메모리 소자를 포함하는 전자 장치(1000)을 나타낸 것이다.
도 7를 참조하면, 본 실시 형태에 따른 전자 장치(1000)는, 제어부(1010), 인터페이스(1020), 입출력장치(1030), 메모리(1040) 등을 포함할 수 있다. 제어부(1010), 인터페이스(1020), 입출력장치(1030), 메모리(1040) 등은 데이터가 전달되는 통로를 제공하는 버스(WL0, BUS)를 통해 연결될 수 있다.
제어부(1010)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러 등과 같은 소자를 포함할 수 있다. 메모리(1040)는 다양한 방식으로 데이터를 읽고 쓸 수 있는 소자를 포함할 수 있으며, 제어부(1010)와 메모리(1040)는 앞서 도 3 또는 도 5를 참조하여 설명한 다양한 실시 형태의 자기 메모리 소자 중 어느 하나를 포함할 수 있다.
입출력장치(1030)는 키패드, 키보드, 터치스크린 장치, 표시 장치, 오디오 입출력 모듈 등을 포함할 수 있다. 인터페이스(1020)는 통신 네트워크로 데이터를 송수신하기 위한 모듈일 수 있으며, 안테나, 유무선 트랜시버 등을 포함할 수 있다. 또한, 도 7에 도시된 구성 요소 이외에, 전자 장치(1000)는 응용 칩셋, 영상 촬영 장치 등이 더 포함될 수도 있다. 도 7에 도시한 전자 장치(1000)는 그 카테고리가 제한되지 않으며, 개인 휴대용 정보 단말기(PDA), 휴대용 컴퓨터, 모바일폰, 무선폰, 랩톱 컴퓨터, 메모리 카드, 휴대용 미디어 플레이어, 타블렛 PC 등 다양한 장치일 수 있다.
도 8는 본 발명의 일 실시 형태에 따른 자기 메모리 소자를 포함하는 저장 장치(1100)를 나타낸 블록도이다.
도 8를 참조하면, 일 실시 형태에 따른 저장 장치(1100)는 호스트(1150)와 통신하는 컨트롤러(1110) 및 데이터를 저장하는 메모리(1120, 1130, 1170)를 포함할 수 있다. 컨트롤러(1110) 및 각 메모리(1120, 1130, 1170)는, 도 1 내지 도 9를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 자기 메모리 소자를 포함할 수 있다.
컨트롤러(1110)와 통신하는 호스트(1150)는 저장 장치(1100)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1110)는 호스트(1150)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1120, 1130, 1170)에 데이터를 저장하거나, 메모리(1120, 1130, 1170)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 8에 도시한 바와 같이, 저장 장치(1100) 내에 하나 이상의 메모리(1120, 1130, 1170)가 컨트롤러(1110)에 병렬로 연결될 수 있다. 복수의 메모리(1120, 1130, 1170)를 컨트롤러(1110)에 병렬로 연결함으로써, 큰 용량을 갖는 저장 장치(1100)를 구현할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 200: 기판
120, 220: 제1 층간 절연층
130, 230: 제2 층간 절연층
170, 270: 제1 절연층
175, 275: 제2 절연층
135, 235: 하부 콘택
145, 245: 하부 전극
150, 250: 자기 터널 접합 패턴
152, 252: 하부 자성층
154, 254: 터널 배리어층
156, 256: 상부 자성층
160, 260: 상부 전극
172, 274: 고분자 패턴
190a, 190b, 290a, 290b, 290c: 마스크 패턴
WL: 워드 라인
BL: 비트 라인
SL: 소스 라인
ACT: 활성 패턴들

Claims (10)

  1. 기판 상에 하부 자성층, 터널 배리어층 및 상부 자성층을 형성하는 단계;
    상기 하부 자성층, 상기 터널 배리어층 및 상기 상부 자성층을 패터닝하여 자기 터널 접합(magnetic tunnel junction) 패턴을 형성하는 단계;
    상기 자기 터널 접합 패턴의 상면이 노출되도록 제1 절연층을 형성하는 단계;
    상기 자기 터널 접합 패턴의 상면에 고분자 패턴을 형성하는 단계;
    상기 고분자 패턴의 상면이 노출되도록 제2 절연층을 형성하는 단계;
    상기 자기 터널 접합 패턴의 상면이 노출되도록 상기 고분자 패턴을 제거하는 단계; 및
    상기 고분자 패턴이 제거된 공간에 도전성 금속을 충전하여 금속 배선을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 절연층을 형성하는 단계에서, 상기 터널 배리어층의 측면 및 상기 하부 자성층의 측면이 모두 상기 제1 절연층으로 덮이는 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  3. 제1 항에 있어서,
    상기 제1 절연층을 형성하는 단계 후에, 상기 상면이 노출된 자기 터널 접합 패턴 및 상기 제1 절연층 상에 SiN층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  4. 제1 항에 있어서,
    상기 고분자 패턴을 제거하는 단계에서, 상기 고분자 패턴이 제거된 공간의 상면의 면적이 하면의 면적보다 크도록 상기 제2 절연층의 일부를 제거하는 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  5. 제1 항에 있어서,
    상기 고분자 패턴을 제거하는 단계에서, 상기 터널 배리어층의 측면 및 상기 하부 자성층의 측면이 모두 상기 제1 절연층으로 덮이는 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  6. 제1 항에 있어서,
    상기 고분자 패턴을 제거하는 단계는 에싱(ashing) 공정에 의해 수행되는 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  7. 제1 항에 있어서,
    상기 고분자 패턴은 스핀-온-하드마스크(spin-on-hardmask, SOH)인 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  8. 제1 항에 있어서,
    상기 상부 자성층 상에 배치되며, 두께가 10 Å 내지 200 Å 인 상부 전극을 더 포함하는 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  9. 제1 항에 있어서,
    상기 자기 터널 접합 패턴의 측면과 상기 기판의 상면이 이루는 각도는 60도 내지 80도 인 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  10. 기판 상에 하부 자성층, 터널 배리어층 및 상부 자성층을 형성하는 단계;
    상기 하부 자성층, 상기 터널 배리어층 및 상기 상부 자성층을 패터닝하는 단계;
    상기 상부 자성층의 상면에 상기 패터닝된 상부 자성층의 상면의 폭보다 넓은 폭을 갖는 고분자 패턴을 형성하는 단계;
    상기 고분자 패턴을 모두 덮는 하부 절연층을 형성하는 단계;
    상기 하부 절연층의 일부를 제거하여 상기 고분자 패턴의 상면을 노출하는 단계;
    상기 상부 자성층의 상면이 노출되도록 상기 고분자 패턴을 제거하는 단계; 및
    상기 고분자 패턴이 제거된 공간에 도전성 금속을 충전하여 상부 전극을 형성하는 단계;
    상기 상부 전극 상에 상부 절연층을 형성하는 단계;
    상기 상부 절연층의 상면에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 하여 상기 상부 전극의 상면이 노출되도록 상기 상부 절연층을 식각하는 단계; 및
    상기 상부 절연층이 식각된 공간에 도전성 금속을 충전하여 금속 배선을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
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