TW202245145A - 半導體結構及其形成方法 - Google Patents

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姜慧如
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Abstract

半導體結構包括在基板上方的複數單位單元結構的二維陣列。每一個單位單元結構包括主動層、在主動層下方的閘極介電質、在閘極介電質下方的兩個閘極電極、以及在主動層上方的兩個源極電極和一個汲極電極。字元線在主動層下方。每一個單位單元結構包括從四個字元線的相應一組的複數部分，其包括電性連接至單位單元結構中的兩個電極的兩條字元線和與單位單元結構中的兩個電極電性隔離的兩個額外字元線。

Description

半導體結構及其形成方法
本揭露係關於一種半導體結構，特別是可以包括BEOL結構的嵌入式DRAM的半導體結構。
已經發展了多種電晶體結構以滿足各種設計標準。由氧化物半導體製造的薄膜電晶體（thin film transistor；TFT）是用於後段（back-end-of-line；BEOL）整合的有吸引力的選擇，因為TFT可以在低溫下製造，因此不會損壞先前製造的裝置。舉例來說，製造條件和技術不會損壞先前製造的前段（front-end-of-line；FEOL）和中段（middle end-of-line；MEOL）裝置。
本揭露提供一種半導體結構。半導體結構包括在基板上方的二維單位單元結構陣列。二維單位單元結構陣列內的複數單位單元結構的每一者包括：主動層，包括半導體材料；閘極介電質，在主動層下方；第一閘極電極，在閘極介電質的第一部分下方；第二閘極電極，在閘極介電質的第二部分下方；第一源極電極，接觸主動層的第一端部；第二源極電極，接觸主動層的第二端部；以及汲極電極，接觸主動層的中間部。半導體結構更包括在主動層下方、沿著第一水平方向橫向間隔、以及沿著第二水平方向橫向延伸的複數字元線。在二維單位單元結構陣列內的單位單元結構的每一者包括從字元線選擇的四個字元線的相應一組的複數部分。四個字元線的相應一組包括電性連接至第一閘極電極或第二閘極電極的兩個字元線和與第一閘極電極和第二閘極電極電性隔離的兩個額外字元線。
本揭露提供一種半導體結構。半導體結構包括：主動層，包括半導體材料，並且在基板上方；閘極介電質，在主動層下方；第一閘極電極，在閘極介電質的第一部分下方；第二閘極電極，在閘極介電質的第二部分下方，並且與第一閘極電極橫向間隔；第一源極電極，接觸上述主動層的第一端部；第二源極電極，接觸主動層的第二端部；汲極電極，接觸主動層的中間部；以及至少四個字元線，在平面圖中具有與主動層重疊的區域，並且在主動層下方。從至少四個字元線選擇的第一字元線電性連接至第一閘極電極、從至少四個字元線選擇的第二字元線電性連接至第二閘極電極、以及除了第一字元線和第二字元線之外，從至少四個字元線中選擇的所有字元線與第一閘極電極和第二閘極電極電性隔離。
本揭露提供一種半導體結構之形成方法。半導體結構之形成方法包括：在基板上方形成複數字元線；在字元線上形成複數字元線連接通孔結構；在字元線連接通孔結構上方形成複數閘極電極；在閘極電極上方形成二維層堆疊陣列，其中二維層堆疊陣列的複數層堆疊之每一者包括閘極介電質和主動層，其中主動層之每一者具有與兩個閘極電極的相應一組、兩個字元線的相應一組、以及兩個額外字元線的相應一組重疊的區域並且在其上方，兩個字元線的相應一組電性連接至兩個閘極電極的相應一組，並且兩個額外字元線的相應一組與兩個閘極電極的相應一組電性隔離；以及在主動層之每一者上形成一組的兩個源極電極和一個汲極電極。
本揭露提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定實施例，以簡化說明。當然，這些特定的範例並非用以限定。舉例來說，若是本揭露敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下本揭露不同實施例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞。例如“在…下方”、“下方”、“較低的”、“上方”、“較高的” 及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個（些）元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。除此之外，設備可能被轉向不同方位（旋轉90度或其他方位），則在此使用的空間相關詞也可依此相同解釋。除非另有明確說明，具有相同圖式數字的元件表示相同的元件，並且假定具有相同的材料組成和相同的厚度範圍。
通常來說，本揭露的結構和方法可用於在先進節點中的後段（BEOL）結構中形成嵌入式動態隨機存取記憶體（dynamic random access memory；DRAM）。這種嵌入式DRAM可以提供優於靜態隨機存取記憶體（static random access memory；SRAM）的裝置密度。本揭露的嵌入式DRAM可以形成為折疊位元線架構（folded bit line architecture），這可以藉由保持主位元線（BL）和參考位元線（BL’）（即用作感測電路操作的參考的互補位元線）彼此靠近來提供改進的差分感測窗口（differential sensing window）。本揭露使用包括半導體金屬氧化物主動層的電晶體（例如：薄膜電晶體）。因此，本揭露的嵌入式DRAM可以包括BEOL結構，並且不像基於單晶矽的場效電晶體或使用單晶半導體鰭片的鰭式場效電晶體佔用前段（FEOL）層級的裝置面積。
參照第1圖，顯示了根據本揭露的第一實施例的第一示例性結構。第一示例性結構包括基板8，其可以是半導體基板，例如市售的矽基板。基板8可以至少在其上部包括半導體材料層9。半導體材料層9可以是塊體（bulk）半導體基板的表面部分，或者可以是絕緣體上半導體（semiconductor-on-insulator；SOI）基板的頂部半導體層。在一個實施例中，半導體材料層9包括單晶半導體材料，例如單晶矽。在一個實施例中，基板8可以包括包含單晶矽材料的單晶矽基板。
包括介電材料（例如氧化矽）的淺溝槽隔離結構720可以形成在半導體材料層9的上部。合適的摻雜半導體井（例如P型井和N型井）可以形成在由淺溝槽隔離結構720的一部分橫向包圍的每一個區域內。場效電晶體701可以形成在半導體材料層9的頂表面上方。舉例來說，每一個場效電晶體701可以包括源極電極732、汲極電極738、包括在源極電極732和汲極電極738之間延伸的基板8的表面部分的半導體通道735、以及閘極結構750。半導體通道735可以包括單晶半導體材料。每一個閘極結構750可以包括閘極介電層752、閘極電極754、閘極蓋介電質（gate cap dielectric）758和介電閘極間隔物756。源極側金屬半導體合金區742可以形成在每一個源極電極732上，並且汲極側金屬半導體合金區748可以形成在每一個汲極電極738上。
第一示例性結構可以包括記憶體陣列區100，其中可以後續形成鐵電記憶體單元的陣列。第一示例性結構可以進一步包括外圍區200，其中提供用於鐵電記憶體的陣列的金屬佈線。通常來說，CMOS電路700中的場效電晶體701可以藉由相應的一組金屬互連結構電性連接至相應鐵電記憶體單元的電極。
外圍區200中的裝置（例如場效電晶體701）可以提供操作後續形成的鐵電記憶體單元的陣列的功能。具體來說，外圍區中的裝置可以被配置以控制鐵電記憶體單元的陣列的編程操作（programming operation）、抹除操作（erase operation）和感測（讀取）操作。舉例來說，外圍區中的裝置可以包括感測電路及/或編程電路。形成在半導體材料層9的頂表面上的裝置可以包括互補式金屬氧化物半導體（CMOS）電晶體和可選的額外半導體裝置（例如電阻、二極體、電容結構等），並且統稱為CMOS電路700。
CMOS電路700中的一或多個場效電晶體701可以包括半導體通道735，半導體通道735包含在基板8中的半導體材料層9的一部分。如果半導體材料層9包括單晶半導體材料（例如單晶矽），CMOS電路700中的每一個場效電晶體701的半導體通道735可以包括單晶半導體通道（例如單晶矽通道）。在一個實施例中，CMOS電路700中的複數場效電晶體701可以包括相應的節點，其後續電性連接至後續要形成的相應鐵電記憶體單元的節點。舉例來說，CMOS電路700中的複數場效電晶體701可以包括相應的源極電極732或相應的汲極電極738，其後續電性連接智後續要形成的相應鐵電記憶體單元的節點。
在一個實施例中，CMOS電路700可以包括編程控制電路，編程控制電路被配置以控制用於編程相應的鐵電記憶體單元的一組場效電晶體701的閘極電壓，並且控制後續要形成的電晶體的閘極電壓。在此實施例中，編程控制電路可以被配置以提供將所選鐵電記憶體單元中的相應的鐵電介電材料層編程為第一極化狀態的第一編程脈衝，其中鐵電介電材料層中的電極化指向所選鐵電記憶體單元的第一電極，以及提供將所選鐵電記憶體單元中的鐵電介電材料層編程為第二極化狀態的第二編程脈衝，其中鐵電介電材料層中的電極化指向所選鐵電記憶體單元的第二電極。
在一個實施例中，基板8可以包括單晶矽基板，並且場效電晶體701可以包括作為半導體通道的單晶矽基板的相應部分。如此處所用，“半導體”元件是指具有在1.0×10 -6S/cm至1.0×10 5S/cm的範圍內的電導率的元件。如此處所用，“半導體材料”是指在其中不存在電性摻雜物的情況下具有在1.0×10 -6S/cm至1.0×10 5S/cm的範圍內的電導率的材料，並且在使用電性摻雜物適當摻雜後能夠產生具有在1.0 S/cm至1.0×10 5S/cm的範圍內的導電率的摻雜材料。
根據本揭露的一個方面，場效電晶體701可以後續電性連接至包括將要形成在場效電晶體701上方的半導體金屬氧化物板的存取電晶體的汲極電極和閘極電極。在一個實施例中，場效電晶體701的子集可以後續電性連接至汲極電極和閘極電極中的至少一者。舉例來說，場效電晶體701可以包括被配置以透過後續形成的下層級金屬互連結構的第一子集將第一閘極電壓施加到第一字元線的第一字元線驅動器，以及包括透過下層級金屬互連結構的第二子集將第二閘極電壓施加到第二字元線的第二字元線驅動器。此外，場效電晶體701可以包括被配置以將位元線偏壓施加到後續形成的位元線的位元線驅動器，以及包括被配置以檢測讀取操作期間流過位元線的電流的感測放大器。
形成在介電材料層內的各種金屬互連結構可以後續形成在基板8和其上的半導體裝置（例如場效電晶體701）上方。在說明性示例中，介電材料層可以包括第一介電材料層601（其可以是圍繞連接至源極和汲極的接點結構的層（有時稱為接點級（contact-level）介電材料層601））、第一互連級（interconnect-level）介電材料層610、以及第二互連級介電材料層620。金屬互連結構可以包括形成在第一介電材料層601中並且接觸CMOS電路700的相應部件的裝置接點通孔結構612、形成在第一互連級介電材料層610中的第一金屬線結構618、形成在第二互連級介電材料層620的下部中的第一金屬通孔結構622、以及形成在第二互連級介電材料層620的上部中的第二金屬線結構628。
每一個介電材料層（601、610、620）可以包括介電材料，例如未摻雜的矽酸鹽玻璃、摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃、非晶氟化碳、其多孔變體或其組合。每一個金屬互連結構（612、618、622、628）可以包括至少一個導電材料，其可以是金屬襯墊（例如金屬氮化物或金屬碳化物）和金屬填充材料的組合。每一個金屬襯墊可以包括氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、碳化鈦（TiC）、碳化鉭（TaC）和碳化鎢（WC），並且每一個金屬填充材料部分可以包括鎢（W）、銅（Cu）、鋁（Al）、鈷（Co）、釕（Ru）、鉬（Mo）、鉭（Ta）、鈦（Ti）、其合金及/或其組合。也可以使用在預期的揭露範圍內的其他合適金屬襯墊和金屬填充材料。在一個實施例中，第一金屬通孔結構622和第二金屬線結構628可以藉由雙鑲嵌製程形成為整合線（integrated line）和通孔結構。介電材料層（601、610、620）在此處被稱為下層級介電材料層（lower-level dielectric material layer）。在下層級介電材料層內形成的金屬互連結構（612、618、622、628）在此處被稱為下層級金屬互連結構。
雖然使用其中記憶體單元的陣列可以形成在第二線和通孔層級介電材料層（second line-and-via-level dielectric material layer）620上方的實施例來描述本揭露，此處明確考慮了其中記憶體單元的陣列可以形成在不同金屬互連級的實施例。
電晶體的陣列和鐵電記憶體單元的陣列可以後續沉積在其中已形成金屬互連結構（612、618、622、628）的介電材料層（601、610、620）上方。在形成電晶體的陣列或鐵電記憶體單元的陣列之前形成的所有介電材料層的集合被統稱為下層級介電材料層（601、610、620）。在下層級介電材料層（601、610、620）內形成的所有金屬互連結構的集合在此處中被稱為第一金屬互連結構（612、618、622、628）。通常來說，形成在至少一個下層級介電材料層（601、610、620）內的第一金屬互連結構（612、618、622、628）可以形成在位在基板8中的半導體材料層9上方。
根據本揭露的一個方面，電晶體（例如：薄膜電晶體（TFT））可以後續形成在金屬互連層級中，該金屬互連層級在包含下層級介電材料層（601， 610、620）和第一金屬互連結構（612、618、622、628）的金屬互連層級上方。在一個實施例中，可以在下層級介電材料層（601、610、620）上方形成具有均勻厚度的平面介電材料層。平面介電材料層在此處被稱為製程中絕緣基質層635’。 製程中絕緣基質層635’ 包括介電材料，例如未摻雜的矽酸鹽玻璃、摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃或多孔介電材料，並且可以藉由化學氣相沉積來沉積。製程中絕緣基質層635’的厚度可以在20nm至300nm的範圍內，儘管也可以使用更小和更大的厚度。在後續的製程操作中，可以將額外的絕緣層加入到製程中絕緣基質層635’並且增加製程中絕緣基質層635’的厚度。
通常來說，包含金屬互連結構（例如第一金屬互連結構（612、618、622、628） ））的互連層級介電層（例如下層急介電材料層（601、610、620））可以形成在半導體裝置上方。可以在互連層級介電層上方形成製程中絕緣基質層635’。
在一個實施例中，基板8可以包括單晶半導體材料層（例如半導體材料層9），並且場效電晶體（例如互補式金屬氧化物半導體（CMOS）電晶體）可以包括作為基板8上的相應通道區的單晶半導體材料層的相應部分。
後續可以在第1圖所示的第一示例性結構上方形成包括單位單元結構的二維陣列的記憶體陣列。
參照第2A圖至第2E圖，光阻層（未顯示）可以施加在製程中絕緣基質層635’上方，並且可以被微影圖案化以形成線間隔圖案（line-and-space pattern）。圖案化光阻層中的每一個線圖案可以沿著第一水平方向hd1橫向間隔，並且可以沿著垂直於第一水平方向hd1的第二水平方向hd2橫向延伸。在一個實施例中，圖案化光阻層中的線間隔圖案可以是沿著第一水平方向hd1具有週期性的週期性圖案。用於形成單位單元結構的區域使用標記有“UC”的虛線矩形來標記，並且在此處被稱為單位單元區UC。根據本揭露的實施例，線間隔圖案中的至少四個間隔橫向延伸通過每一個單位單元區UC。換句話說，每一個單位單元區域UC包括至少四個間隔圖案的片段。
可以執行非等向性蝕刻製程以將間隔的圖案轉移到製程中絕緣基質層635’的上部。線溝槽（在此處稱為字元線溝槽19）可以形成在藉由非等向性蝕製程移除的製程中絕緣基質層635’的材料的空隙（void）中。字元線溝槽可以沿著第二水平方向hd2橫向延伸，並且可以沿著第一水平方向hd1彼此橫向間隔。在一個實施例中，字元線溝槽19可以包括具有沿著第二水平方向hd2橫向延伸的直側壁的直線溝槽。字元線溝槽19可以沿著第一水平方向hd1具有與沿著第一水平方向hd1的單位單元區UC的寬度相同的週期性。在一個實施例中，字元線溝槽19可以沿著第一水平方向hd1具有相同的寬度，而與位置無關。字元線溝槽19的深度可以在10nm到300nm的範圍內，例如從30nm到100nm，但是也可以使用更小和更大的深度。在沿著第一水平方向以從1開始的正整數順序編號字元線溝槽19時，字元線溝槽19可以包括奇數的字元線溝槽19和偶數的字元線溝槽19，奇數的字元線溝槽19在此處稱為第一字元線溝槽19A，偶數的字元線溝槽19在此處稱為第二字元線溝槽19B。後續可以藉由灰化移除圖案化光阻層。
參照第3A圖至第3E圖，至少一個金屬材料可以沉積在字元線溝槽19中。舉例來說，包括金屬阻擋材料的字元線金屬襯墊層和包括金屬填充材料的字元線金屬填充材料層可以順序地沉積在字元線溝槽19中以及在製程中絕緣基質層635’上方。字元線金屬襯墊層可以包括金屬阻擋材料，例如氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、碳化鈦（TiC）、碳化鉭（TaC）、碳化鎢（WC）或其堆疊，並且可以藉由物理氣相沉積或化學氣相沉積來沉積。字元線金屬襯墊層的厚度可以在1nm到30nm的範圍內，儘管也可以使用更小和更大的厚度。字元線金屬填充材料層可以包括鎢（W）、銅（Cu）、鋁（Al）、鈷（Co）、釕（Ru）、鉬（Mo）、鉭（Ta）、鈦（Ti）、其合金及/或其組合。可以選擇字元線金屬填充材料層的厚度，使得每一個字元線溝槽19被字元線金屬襯墊層和字元線金屬填充材料層的組合填充。
可以執行平坦化製程，例如化學機械拋光（chemical mechanical polishing；CMP）製程，以移除在包括製程中絕緣基質層635’的頂表面的水平面上方的字元線金屬襯墊層和字元線金屬填充材料層的部分。填充相應字元線溝槽19的字元線金屬襯墊層和字元線金屬填充材料層的每一個剩餘連續部分構成字元線3。每一個字元線3可以包括字元線金屬襯墊4和字元線金屬填充材料部分5。每一個字元線金屬襯墊4是在平坦化製程之後保留的字元線金屬襯墊層的一部分。每一個字元線金屬填充材料部分5是在平坦化製程之後保留的字元線金屬填充材料層的一部分。
字元線3包括填充第一字元線溝槽19A的第一字元線3A和填充第二字元線溝槽19B的第二字元線3B。第一字元線3A和第二字元線3B沿著第一水平方向hd1交替。每一個單位單元區UC包括至少四個不同的字元線3的片段，其包括至少兩個第一字元線3A和至少兩個第二字元線3B。
參照第4A圖至第4E圖，絕緣材料層（在此處稱為通孔層級絕緣層）可以沉積在製程中絕緣基質層635’上方，並且可以結合到製程中絕緣基質層635’中。製程中絕緣基質層635’的厚度可以藉由加入的絕緣材料層的厚度來增加，加入的絕緣材料層的厚度可以在30nm到300nm的範圍內，例如從60nm到150nm，儘管也可以使用更小和更大的厚度。
可以形成穿過製程中絕緣基質層635’的通孔空洞（via cavity），使得字元線3的頂表面可以物理地暴露在通孔空洞的底部。根據本揭露的一個方面，可以在每一個單位單元區UC內形成兩個通孔空洞。在一個實施例中，兩個第一字元線3A的頂表面可以物理地暴露在單位單元區UC中，並且兩個第二字元線3B的頂表面可以物理地暴露在沿著第二水平方向hd2從單位單元區UC橫向偏移的相鄰單位單元區域UC中。因此，在通孔空洞下方物理地暴露的字元線3的類型（即第一字元線3A或第二字元線3B）可以沿著第二水平方向hd2交替。在一個實施例中，物理地暴露在通孔空洞下方的字元線3的類型沿著第一水平方向hd1可以相同，並且可以沿著第二水平方向hd2在第一字元線3A和第二字元線3B之間交替。如此一來，通孔空洞的位置可以沿著第二水平方向hd2交錯。
可以在通孔空洞中沉積至少一個金屬材料。舉例來說，包括金屬阻擋材料的通孔金屬襯墊層和包括金屬填充材料的通孔金屬填充材料層可以順序地沉積在通孔空洞中以及在製程中絕緣基質層635’上方。通孔金屬襯墊層可以包括金屬阻擋材料，例如氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、碳化鈦（TiC）、碳化鉭（TaC）、碳化鎢（WC）或其堆疊，並且可以藉由物理氣相沉積或化學氣相沉積來沉積。通孔金屬襯墊層的厚度可以在1nm到30nm的範圍內，儘管也可以使用更小和更大的厚度。通孔金屬填充材料層可以包括鎢（W）、銅（Cu）、鋁（Al）、鈷（Co）、釕（Ru）、鉬（Mo）、鉭（Ta）、鈦（Ti）、其合金及/或其組合。可以選擇通孔金屬填充材料層的厚度，使得每一個通孔空洞被通孔金屬襯墊層和通孔金屬填充材料層的組合填充。
可以執行平坦化製程，例如化學機械拋光（CMP）製程，以移除在包括製程中絕緣基質層635’的頂表面的水平面上方的通孔金屬襯墊層和通孔金屬填充材料層的部分。填充相應通孔空洞的通孔金屬襯墊層和通孔金屬填充材料層的每一個剩餘連續部分構成字元線連接通孔結構12。每一個字元線連接通孔結構12可以包括通孔金屬襯墊13和通孔金屬填充材料部分14。每一個通孔金屬襯墊13是在平坦化製程之後保留的通孔金屬襯墊層的一部分。每一個通孔金屬填充材料部分14是在平坦化製程之後保留的通孔金屬填充材料層的一部分。
每一個單位單元區UC包括一對字元線連接通孔結構12。通常來說，每一個字元線連接通孔結構12可以形成在字元線3的相應一者的頂表面上。
參照第5A圖至第5E圖，額外絕緣材料層（在此處稱為閘極層級絕緣層）可以沉積在製程中絕緣基質層635’上方，並且可以結合到製程中絕緣基質層635’中。製程中絕緣基質層635’的厚度可以藉由加入的絕緣材料層的厚度來增加，加入的絕緣材料層的厚度可以在30nm到300nm的範圍內，例如從60nm到150nm，儘管也可以使用更小和更大的厚度。製程中絕緣基質層635’變成絕緣基質層635，其厚度在後續的製程操作中不會增加。
可以形成穿過絕緣基質層635的閘極空洞（未顯示），使得字元線連接通孔結構12的頂表面可以物理地暴露在閘極空洞的底部。根據本揭露的一個方面，可以在每一個單位單元區UC內形成兩個閘極空洞。在一個實施例中，兩個字元線連接通孔結構12的頂表面可以物理地暴露在單位單元區UC中。字元線連接通孔結構12的頂表面可以物理地暴露在每一個閘極空洞的底部。
在一個實施例中，每一個閘極空洞可以具有相應的矩形水平剖面形狀。根據本揭露的一個實施例，每一個閘極空洞可以具有平行於第一水平方向hd1的一對第一側壁和平行於第二水平方向hd2的一對第二側壁。在一個實施例中，每一個單位單元區UC可以包括具有矩形水平剖面形狀的兩個離散閘極空洞，並且兩個離散閘極空洞的區域可以全部位在單位單元區UC內。每一個單位單元區UC內的兩個離散閘極空洞可以以均勻的分開距離彼此橫向間隔。通常來說，每一個閘極空洞的一對第一側壁可以平行於（或者可以不平行於）第一水平方向hd1，並且每一個閘極空洞的一對第二側壁可以平行於（或者可以不平行於）第二水平方向hd2。 .
可以在閘極空洞中沉積至少一個金屬材料。舉例來說，包括金屬阻擋材料的閘極金屬襯墊層和包括金屬填充材料的閘極金屬填充材料層可以順序地沉積在閘極空洞中以及在絕緣基質層635上方。閘極金屬襯墊層可以包括金屬阻擋材料，例如氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、碳化鈦（TiC）、碳化鉭（TaC）、碳化鎢（WC）或其堆疊，並且可以藉由物理氣相沉積或化學氣相沉積來沉積。閘極金屬襯墊層的厚度可以在1nm到30nm的範圍內，儘管也可以使用更小和更大的厚度。閘極金屬填充材料層可以包括鎢（W）、銅（Cu）、鋁（Al）、鈷（Co）、釕（Ru）、鉬（Mo）、鉭（Ta）、鈦（Ti）、其合金及/或其組合。可以選擇閘極金屬填充材料層的厚度，使得每一個閘極空洞被閘極金屬襯墊層和閘極金屬填充材料層的組合填充。
可以執行平坦化製程，例如化學機械拋光（CMP）製程，以移除在包括絕緣基質層635的頂表面的水平面上方的閘極金屬襯墊層和閘極金屬填充材料層的部分。填充相應閘極空洞的閘極金屬襯墊層和閘極金屬填充材料層的每一個剩餘連續部分構成閘極電極15。每一個閘極電極15可以包括閘極金屬襯墊16和閘極金屬填充材料部分17。每一個閘極金屬襯墊16是在平坦化製程之後保留的閘極金屬襯墊層的一部分。每一個閘極金屬填充材料部分17是在平坦化製程之後保留的閘極金屬填充材料層的一部分。
可以在每一個單位單元區UC內形成一對閘極電極15。一對閘極電極15可以包括第一閘極電極15A和第二閘極電極15B。與第一閘極電極15A的底表面接觸的每一個字元線連接通孔結構在此處被稱為第一字元線連接通孔結構12A，其接觸在第一閘極電極15A下方的兩個字元線（3A、3B）中之一者的頂表面。與第二閘極電極15B的底表面接觸的每一個字元線連接通孔結構在此處被稱為第二字元線連接通孔結構12B，其接觸在第二閘極電極15B下方的兩個字元線（3A、3B）中之一者的頂表面。通常來說，第一字元線3A和第二字元線3B可以在單位單元區UC中的第一閘極電極15A下方，並且額外的第一字元線3A和額外的第二字元線3B可以在單位單元區UC中的第二閘極電極15B下方。
在一個實施例中，從延伸通過單位單元區UC的四個字元線3中選擇的兩個第一字元線3A可以電性連接至在單位單元區UC內的第一閘極電極15A和第二閘極電極15B中的相應一者。在另一實施例中，從延伸通過單位單元區UC的四個字元線3中選擇的兩個第二字元線3B可以電性連接至單位單元區UC內的第一閘極電極15A和第二閘極電極15B中的相應一者。在一個實施例中，對於彼此相鄰且沿著第二水平方向hd2彼此橫向間隔的每一對相鄰單位單元區UC，單位單元區UC之一者內的閘極電極15可以電性連接至兩個第一字元線3A，並且單位單元區UC之另一者內的閘極電極15可以電性連接至兩個第二字元線3B。
在一個實施例中，每一個單位單元區UC可以包括第一閘極電極15A和第二閘極電極15B，並且四個字元線3可以在兩個閘極電極（15A、15B）下方延伸。四個字元線3中的兩個字元線（3A或3B）可以是用於第一單位單元區UC的主動字元線，其電性連接至兩個閘極電極（15A、15B），並且四個字元線3中的另外兩個字元線（3B或3A）可以是用於第一單位單元區UC的通過字元線（passing word line），其與兩個閘極電極（15A、15B）電性隔離。在與第一單位單元區UC接壤（border）並且沿著第二水平方向hd2與第一單位單元區UC橫向間隔的第二單位單元區UC內，與第一單元區UC中的閘極電極（15A、15B）電性連接的兩個字元線（3A或3B）變成與第二單位單元司UC內的任何閘極電極（15A、15B）電性隔離的通過字元線，並且在第一單元區UC中電性浮接（electrically floating）的兩個字元線（3B或3A）變成用於第二單位單元區UC的主動字元線，其電性連接至第二單位單元區UC內的兩個閘極電極（15A、15B）。
在每一個單位單元區UC內，第一字元線連接通孔結構12A可以接觸第一閘極電極15A的底表面和兩個主動字元線中之一者（其可以是兩個第一字元線3A或兩個第二字元線3B）的頂表面，並且第二字元線連接通孔結構12B可以接觸第二閘極電極15B的底表面和兩個主動字元線中之另一者的頂表面。
參照第6A圖至第6E圖，閘極介電層10C和連續主動層20C可以順序地沉積在絕緣基質層635和閘極電極15上方。閘極介電層10C可以藉由沉積至少一個閘極介電材料形成在絕緣基質層635和閘極電極15上方。閘極介電材料可以包括（但不限於）氧化矽、氮氧化矽、介電金屬氧化物（如氧化鋁、氧化鉿、氧化釔、氧化鑭等）或其堆疊。其他合適介電材料在預期的揭露範圍內。可以藉由原子層沉積或化學氣相沉積來沉積閘極介電材料。閘極介電層10C的厚度可以在1nm到100nm的範圍內，例如從3nm到30nm，儘管也可以使用更小和更大的厚度。
包括半導體材料的連續主動層20C可以沉積在閘極介電層10C上方。連續主動層20C可以是未圖案化的（即毯覆的（blanket））半導體材料層。在一個實施例中，連續主動層20C可以包括化合物半導體材料。在一個實施例中，半導體材料包括在使用電性摻雜物（其可以是P型摻雜物或N型摻雜物）適當摻雜後提供在1.0 S/m至1.0×10 5S/m的範圍內的導電率的材料。可以用於連續主動層20C的示例性半導體材料包括（但不限於）氧化銦鎵鋅（IGZO）、氧化銦鎢、氧化銦鋅、氧化銦錫、氧化鎵、氧化銦、摻雜的氧化鋅、摻雜的氧化銦、摻雜的氧化鎘，以及由此衍生的各種其他摻雜變體。通常來說，連續主動層20C可以包括至少一個金屬的氧化物，例如至少兩個金屬及/或至少三個金屬，選自銦（In）、鋅（Zn）、鎵（Ga）、錫（Sn）、鉛（Pb）、鋯（Zr）、鍶（Sr）、釕（Ru）、錳（Mn）、鎂（Mg）、鈮（Nb）、鉭（Ta）、鉿（Hf）、鋁（Al）、鑭（La）、鈧（Sc）、鈦（Ti）、釩（V）、鉻（Cr）、鉬（Mo）、鎢（W）、鐵（Fe）、鈷（Co）、鎳（Ni）、鈀（Pd）、銥（Ir）、銀（Ag）和上述的任意組合。一些金屬元素可以以摻雜物濃度存在，例如以小於1.0％的原子百分比存在。其他合適半導體材料在預期的揭露範圍內。在一個實施例中，連續主動層20C的半導體材料可以包括氧化銦鎵鋅。
連續主動層20C可以包括多晶半導體材料，或者包括可以後續退火成具有更大平均晶粒尺寸的多晶半導體材料的非晶半導體材料。連續主動層20C可以藉由物理氣相沉積來沉積，儘管可以使用其他合適沉積製程。連續主動層20C的厚度可以在1nm到300nm的範圍內，例如從2nm到100nm及/或從4nm到50nm，儘管也可以使用更小和更大的厚度。
參照第7A圖至第7E圖，光阻層43可以施加在連續主動層20C上方，並且可以被微影圖案化以形成離散的圖案化光阻材料部分。光阻層43的每一個圖案化部分可以位在單位單元區UC的相應一者的區域內。單一離散的圖案化光阻材料部分可以形成在每一個單位單元區域UC內。光阻層43的每一個圖案化部分的區域可以定義後續要從連續主動層20C圖案化的半導體金屬氧化物部分的區域。在一個實施例中，光阻層43的每一個圖案化部分可以具有矩形或圓角矩形的水平剖面形狀。
可以藉由執行非等向性蝕刻製程將光阻層43中的圖案轉移穿過連續主動層20C和閘極介電層10C。連續主動層20C的圖案化部分包括主動層20的二維陣列。閘極介電層10C的圖案化部分包括閘極介電質10的二維陣列。可以形成閘極介電質10和主動層20的層堆疊的二維陣列。每一個層堆疊內的閘極介電質10和主動層20的側壁可以是垂直重合的（vertically coincident），即可以位在相同的垂直平面內。後續可以藉由灰化移除光阻層43。
在一個實施例中，每一個主動層20可以具有矩形或圓角矩形的水平剖面形狀。在一個實施例中，每一個主動層20可以具有在60nm到1,000nm的範圍內的沿著第一水平方向hd1的橫向尺寸，例如從100nm到300nm，儘管也可以使用更小和更大的橫向尺寸。在一個實施例中，每一個主動層20可以具有在20nm到500nm的範圍內的沿著第二水平方向hd2的橫向尺寸，例如從40nm到250nm，儘管也可以使用更小和更大的橫向尺寸。每一個主動層20中沿著第一水平方向hd1的橫向尺寸與沿第二水平方向hd2的橫向尺寸的比率可以在0.5到4的範圍內，例如從1到2，儘管也可以使用更小和更大的比率。
通常來說，半導體材料層（例如連續主動層20C和閘極介電層10C）可以被圖案化成層堆疊（10、20）的二維陣列。每一個層堆疊包括閘極介電質10和主動層20。主動層20可以包括及/或基本上由半導體金屬氧化物材料組成。每一個主動層20可以包括沿著通道方向（即源極電極和汲極電極之間的電流流動的方向）延伸的一對縱向側壁和沿著垂直於通道方向的方向延伸的一對橫向側壁。在一個實施例中，一對橫向側壁可以平行於字元線3的縱向方向，一對縱向側壁可以垂直於字元線3的縱向方向。
根據本揭露的一個方面，層堆疊（10、20）的二維陣列可以形成在閘極電極15的二維陣列上方。每一個層堆疊（10、20）可以包括閘極介電質10和主動層20。每一個主動層20具有與兩個閘極電極（15A、15B）的相應一組、兩個字元線（3A或3B）的相應一組和兩個額外字元線（3B或3A）的相應一組重疊的區域並且在其上方。兩個字元線（3A或3B）的相應一組可以電性連接至兩個閘極電極（15A，15B）的相應一組，並且兩個額外字元線（3B或3A）的相應一可以與兩個閘極電極（15A、15B）的相應一組電性隔離。在約佔所有單位單元區UC的50%的第一類型單位單元區UC中，兩個第一字元線3A的一組可以電性連接至兩個閘極電極（15A、15B）的相應一組，並且兩個第二字元線3B的相應一組可以與兩個閘極電極（15A、15B）的相應一組電性隔離。在約佔所有單位單元區UC的50%的第二類型單位單元區UC中，兩個第二字元線3B的一組可以電性連接至兩個閘極電極（15A、15B）的相應一組，並且兩個第一字元線3A的相應一組可以與兩個閘極電極（15A、15B）的相應一組電性隔離。
每一個單位單元區UC內的結構包括：包括半導體材料（其可以是化合物半導體材料，例如半導體金屬氧化物材料）的主動層20；在主動層20下方的閘極介電質10；在閘極介電質10的第一部分下方的第一閘極電極15A；在閘極介電質10的第二部分下方的第二閘極電極15B；以及在平面圖中具有與主動層20重疊的區域並且在主動層20下方的至少四個字元線（3A、3B）。從至少四個字元線（3A、3B）選擇的第一字元線（3A或3B）電性連接至第一閘極電極15A，從至少四個字元線中選擇的第二字元線（3A或3B）電性連接至第二閘極電極15B，並且除了第一字元線（3A或3B）和第二字元線（3A或3B）之外，從至少四個字元線（3A，3B）選擇的所有字元線與第一閘極電極15A和第二閘極電極15B電性隔離。在其中兩個第一字元線3A電性連接至單位單元區UC中的第一閘極電極15A和第二閘極電極15B的實施例中，兩個第二字元線3B在單位單元區UC中與第一閘極電極15A和第二閘極電極15B電性隔離。在其中兩個第二字元線3B電性連接至單位單元區UC中的第一閘極電極15A和第二閘極電極15B的實施例中，兩個第一字元線3A在單位單元區UC中與第一閘極電極15A和第二閘極電極15B電性隔離。
在一個實施例中，第一閘極電極15A和第二閘極電極15B中的每一者可以具有沿著通道方向（即主動層20中的電流方向）的寬度，這與後續形成的相鄰一對源極電極和汲極電極之間的橫向分開方向相同。在一個實施例中，第一閘極電極15A和第二閘極電極15B中的每一者的寬度可以大於沿著第一水平方向hd1的每一個字元線3的寬度的兩倍。
參照第8A圖至第8E圖，介電層40可以沉積在閘極介電質10和主動層20的層堆疊的二維陣列上方。介電層40也稱為薄膜電晶體層級（TFT-level）介電層，即位在薄膜電晶體的層級的介電層。介電層40包括介電材料，例如未摻雜的矽酸鹽玻璃、摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃或其堆疊。可選地，介電層40可以被平坦化以提供平坦的頂表面。從與絕緣基質層635接觸的界面測量的介電層40的厚度可以在100nm到1000nm的範圍內，例如從200nm到500nm，儘管也可以使用更小和更大的厚度。
光阻層47可以施加在介電層40上方，並且可以被微影圖案化以在其中形成離散的開口。在一個實施例中，可以在每一個單位單元區UC內的光阻層47中形成三個矩形開口。三個矩形開口包括用於定義後續將在單位單元區UC內形成的源極電極的橫向範圍（lateral extent）的兩個源極開口，以及用於定義後續將在單位單元區UC內形成的汲極電極的橫向範圍的汲極開口。
光阻層47中的線溝槽和離散開口的圖案可以轉移穿過介電層40形成源極空洞51和汲極空洞59。可以在每一個主動層20上方形成一對源極空洞51。具體來說，一對源極空洞51可以形成在主動層20的相應一者的複數端部，其沿著第一水平方向hd1橫向間隔。每一個源極空洞51的區域可以完全在下方的主動層20的區域內。主動層20的頂表面的一部分可以物理地暴露在每一個源極空洞51的底部。汲極空洞59可以形成在相應的一對源極空洞51之間的每一個有源層20上方。主動層20的頂表面的一部分可以物理地暴露在每一個汲極空洞59的底部。後續可以藉由灰化移除光阻層47。
參照第9A圖至第9E圖，至少一個導電材料可以沉積在空洞（51、59）中和介電層40上方。至少一個導電材料可以包括金屬襯墊材料和金屬填充材料。金屬襯墊材料可以包括導電金屬氮化物或導電金屬碳化物，例如氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、碳化鈦（TiC）、碳化鉭（TaC）及/或碳化鎢（WC）。金屬填充材料可以包括鎢（W）、銅（Cu）、鋁（Al）、鈷（Co）、釕（Ru）、鉬（Mo）、鉭（Ta）、鈦（Ti）、其合金及/或其組合。也可以使用在預期的揭露範圍內的其他合適材料。
可以藉由平坦化製程從包括介電層40的頂表面的水平面上方移除至少一個導電材料的多餘部分，平坦化製程可以使用CMP製程及/或凹陷蝕刻製程。可以使用其他合適平坦化製程。填充源極空洞51的至少一個導電材料的每一個剩餘部分構成源極電極52。填充汲極空洞59的至少一個導電材料的每一個剩餘部分構成汲極電極56。
在一個實施例中，每一個源極電極52可以包括作為金屬襯墊材料的剩餘部分的源極金屬襯墊53和作為金屬填充材料的剩餘部分的源極金屬填充材料部分54。每一個汲極電極56可以包括作為金屬襯墊材料的剩餘部分的汲極金屬襯墊57和作為金屬填充材料的剩餘部分的汲極金屬填充材料部分58。通常來說，第一源極電極52A、汲極電極56和第二源極電極52B可以形成在每一個主動層20的頂表面的相應部分上。汲極電極56形成在第一源極電極52A和第二源極電極52B之間。
通常來說，第一電晶體和第二電晶體可以形成在每一個單位單元區UC中。第一電晶體和第二電晶體位在基板8上方作為連續材料部分的主動層20，以及位在主動層20上的一組電極結構（52、15、56），一組電極結構可以沿著第一水平方向hd1從一側到另一側包括第一源極電極52A、第一閘極電極15A、漏極電極56 、第二閘極電極15B和第二源極電極52B。在第一源極電極52A和汲極電極56之間橫向延伸的主動層20的第一部分可以包括第一半導體通道，並且在第二源極電極52B和汲極電極56之間橫向延伸的主動層20的第二部分可以包括第二半導體通道。第一源極電極52A、汲極電極56和第二源極電極52B的頂表面可以位在包括介電層40的頂表面的水平面（即共平面）內。
通常來說，一組的兩個源極電極52和一汲極漏電極56在每一個主動層20上。第一源極電極52A接觸主動層20的第一端部，並且第二源極電極52B接觸主動層20的第二端部。汲極電極56接觸主動層20的中間部。在一個實施例中，第一源極電極52A和第二源極電極52B之間的分開方向可以與第一水平方向hd1相同。
參照第10A圖至第10E圖，至少一個第一上層級介電材料層70和第一上層級金屬互連結構（72、74、76、78）可以形成在介電層40上方。至少一個第一上層級介電材料層70可以包括其中形成源極接點通孔結構72和汲極接點通孔結構76的第一通孔層級介電材料層，以及具有嵌入的第一源極連接墊74和位元線78的第一線層級介電材料層。在本實施例中，可以先形成第一通孔層級介電材料層，並且穿過第一通孔層級介電材料層形成源極接點通孔結構72和汲極接點通孔結構76。後續可以在第一通孔層級介電材料層上方形成第一線層級介電材料層，並且第一源極連接墊74和位元線78可以後續穿過第一線層級介電材料層形成在源極接點通孔結構72和汲極接點通孔結構76中的相應一者上。
替代地，第一通孔層級介電材料層和第一線層級介電材料層可以形成為單一介電材料層，並且可以執行雙鑲嵌製程以形成整合線和通孔結構。整合線和通孔結構包括源極側整合線和通孔結構和汲極側整合線和通孔結構，源極側整合線和通孔結構包括源極接點通孔結構72和第一源極連接墊74的相應組合，並且汲極側整合線和通孔結構包括汲極接點通孔結構76和整合地形成在汲極接點通孔結構76內的位元線78的相應組合。在一個實施例中，每一個位元線78沿著第一水平方向hd1橫向延伸，並且可以電性連接至沿著第一水平方向hd1佈置的一組汲極電極56。
通常來說，源極接點通孔結構72可以形成在源極電極52上，並且汲極接點通孔結構76可以形成在汲極電極56上。位元線78可以形成在汲極接點通孔結構76上，使得每一個位元線78沿著垂直於字元線3的縱向方向的水平方向橫向延伸。位元線78可以沿著與第二水平方向hd2不同的水平方向（例如第一水平方向hd1）橫向延伸。在一個實施例中，每一個主動層20可以具有矩形水平剖面形狀，其具有平行於第一水平方向hd1的第一邊，並且具有平行於第二水平方向hd2的第二邊。
參照第11A圖至第11E圖，至少一個第二上層級介電材料層80和第二上層級金屬互連結構（82、84）可以形成在至少一個第一上層級介電材料層70上方。至少一個第二上層級介電材料層80可以包括其中形成源極連接通孔結構82的第二通孔層級介電材料層，以及其中形成有第二源極連接墊84的第二線層級介電材料層。在本實施例中，可以形成第二通孔層級介電材料層，並且可以穿過第二通孔層級介電材料層形成源極連接通孔結構82。第二線層級介電材料層可以後續形成在第二通孔層級介電材料層上方，並且第二源極連接墊84可以後續穿過第二線層級介電材料層形成在源極連接通孔結構82的相應一者上。
替代地，第二通孔層級介電材料層和第二線層級介電材料層可以形成為單一介電材料層，並且可以執行雙鑲嵌製程以形成整合線和通孔結構。整合線和通孔結構包括源極側整合線和通孔結構，源極側整合線和通孔結構包括源極連接通孔結構82和第二源極連接墊84的相應組合。
通常來說，上層級介電材料層（70、80）可以形成在介電層40上方。源極連接金屬互連結構（72、74、82、84）可以形成在上層級介電材料層（70、80）內，其可用於將每一個源極電極52電性連接至後續形成的相應電容結構的導電節點。在每一個單位單元區UC內，第一源極連接金屬互連結構（72、74、82、84）可以用於在第一源極電極52A與後續形成的第一電容結構的第一導電節點之間提供電性連接，並且第二源極連接金屬互連結構（72、74、82、84）可以用於在第二源極電極52B與後續形成的第二電容結構的第二導電節點之間提供電性連接。
參照第12A圖至第12E圖，電容結構98可以形成在電容層級介電材料層90內。舉例來說，源極側板92（也稱為第一電容板）可以藉由沉積和圖案化第一導電材料形成在第二源極連接墊84的頂表面上，第一導電材料可以是金屬材料或重摻雜半導體材料。可選地，可以在第二上層級介電材料層80的頂表面上形成介電蝕刻停止層89。可以藉由沉積節點介電材料（例如氧化矽及/或介電金屬氧化物（例如：氧化鋁、氧化鑭及/或氧化鉿））在每一個源極側板92上形成節點介電質94。接地側板96（也稱為第二電容板）可以藉由沉積和圖案化第二導電材料形成在節點介電質的物理暴露表面上，第二導電材料可以是金屬材料或重摻雜半導體材料。值得注意的是，單位單元區UC的區域已經相對於在上層級介電材料層（70、80）的單位單元區UC的區域位移到電容結構98的層級，使得每一個單位單元區UC包括一對作為連續結構的電容結構98的整體（entirety）。單位單元區UC的二維週期性是相同的，而與定義單位單元區UC的區域的層級無關。
源極側板92、節點介電質94和接地側板96的每一個連續組合可以構成電容結構98。可以在每一個單位單元區UC內形成一對電容結構98。因此，可以在每一個單位單元區UC內形成第一電容結構98A和第二電容結構98B。第一電容結構98A的第一導電節點（例如源極側板92）電性連接至下方的第一源極電極52A，並且第二電容結構98B的第二導電節點（例如另一個源極側板92）電性連接至下方的第二源極電極52B。
通常來說，位在基板8上的場效電晶體701可以電性連接至形成在介電層40內的電晶體的各個節點。場效電晶體701的子集可以電性連接至汲極電極56、第一閘極電極15A和第二閘極電極15B中的至少一者。第一電容結構98A的第一導電節點的底表面可以接觸第一源極連接金屬互連結構（72、74、82、84）中的相應一者的頂表面。第二電容結構98B的第二導電節點的底表面可以接觸第二源極連接金屬互連結構（72、74、82、84）中的相應一者的頂表面。
電容層級介電材料層90可以形成在電容結構98上方。每一個電容結構98可以形成在電容層級介電材料層90內，並且被電容層級介電材料層90橫向圍繞，其是上層級介電材料層（70、80、90）之一者。
在一個實施例中，每一個源極側板92可以電性連接至（即電性短路至）源極電極52的相應一者。每一個接地側板96可以藉由形成與接地側板96接觸並且連接至上方金屬板（未顯示）的導電通孔結構（未顯示）的陣列而電性接地。通常來說，電容結構98可以形成在包括位元線78的頂表面的水平平面上方。每一個電容結構98包括電性連接至源極電極52的相應一者的節點。
單位單元結構形成在由單位單元區UC橫向限制的體積（volume）內。第一示例性結構可以包括單位單元結構的二維陣列。在一個實施例中，單位單元結構的二維陣列內的每一個單位單元結構可以包括：第一電容結構98A，其可以包括電性連接至第一源極電極52A的第一源極側板（92）；以及第二電容結構98B，其可以包括電性連接至第二源極電極52的第二源極側板（92）。
在一個實施例中，單位單元結構的二維陣列內的每一個單位單元結構可以包括：第一源極側金屬互連結構（72、74、82、84），其可以包括至少一個第一導電通孔結構（72、82）並且提供第一源極電極52A和第一源極側板（92）之間的電性連接；以及第二源極側金屬互連結構（72、74、82、84），其可以包括至少一個第二導電通孔結構（72、82）並且提供第二源極電極52B和第二源極側板（92）之間的電性連接。
在一個實施例中，單位單元結構的二維陣列內的每一個單位單元結構可以包括接觸汲極電極56的頂表面並且接觸位元線78的相應一者的底表面的位元線接點結構76。在一個實施例中，場效電晶體701可以在每一個單位單元結構內的至少四個字元線3下方。場效電晶體701可以包括基板的相應部分（其可以包括單晶半導體材料）作為相應的通道區。
參照第13圖，在絕緣基質層635上方形成記憶體單元99的二維陣列之後顯示了第一示例性結構。可以在絕緣基質層635、介電層40和上層級介電材料層（70、80、90）中形成各種額外金屬互連結構（632、668）。額外金屬互連結構（632、668）可以包括第二金屬通孔結構632，第二金屬通孔結構632可以穿過絕緣基質層635和介電層40形成在第二金屬線結構628的相應一者的頂表面上。此外，額外金屬互連結構（632、668）可以包括形成在電容層級介電材料層90的上部中的金屬線結構，其在此處被稱為第六金屬線結構668。
後續可以形成額外的互連層級介電材料層和額外的金屬互連結構。舉例來說，嵌入第七金屬線結構678和第六金屬通孔結構672的第七互連層級介電材料層670可以形成在電容層級介電材料層90上方。儘管使用其中使用七層級的金屬線結構的實施例來描述本揭露，但此處明確設想了其中使用更少或更多數量的互連層級的實施例。
參照第14圖，根據本揭露的第一實施例的第一示例性結構的替代配置可以藉由垂直堆疊記憶體單元99的多個二維陣列從第13圖所示的第一示例性結構導出。儘管在第14圖中顯示了其中垂直堆疊記憶體單元99的四個二維陣列的配置，此處明確設想了額外配置，其中垂直堆疊兩個、三個、五個或更多個記憶體單元99的二維陣列。
第12A圖至第12C圖的第一示例性結構的各種額外示意圖在第15A圖、第15B圖、第16A圖、第16B圖、第17A圖至第17C圖、第18圖和第19A圖至第19C圖中顯示。第15A圖是根據本揭露的第一實施例之第一示例性結構內的二維單位單元陣列內的單位單元的一部分的示意性垂直剖面圖。第15B圖是沿著第15A圖中的水平面B-B’的水平剖面圖。第16A圖是根據本揭露的第一實施例之第一示例性結構的一部分的示意性垂直剖面圖。第16B圖是第16A圖的第一示例性結構的一部分的示意性透視圖。第17A圖是根據本揭露的第一實施例之第一示例性結構的一部分的示意性垂直剖面圖。第17B圖是第17A圖中的第一示例性結構的一部分的第一平面圖，其中顯示了結構元件的第一子集。垂直剖面A-A’是第17A圖的垂直剖面圖的平面。第17C圖是第17A圖中的第一示例性結構的一部分的第一平面圖，其中顯示了結構元件的第二子集。垂直剖面A-A’是第17A圖的垂直剖面圖的平面。第18圖是根據本揭露的第一實施例之第一示例性結構的一個區域的透視圖。第19A圖、第19B圖、以及第19C圖是根據本揭露的第一實施例之第一示例性結構的一個區域的透視圖。
參照第20圖，根據本揭露的第一實施例顯示了第一示例性結構的一部分的電路示意圖。電路示意圖顯示了在上述第一示例性結構中沿著第二水平方向hd2佈置的四個相鄰單位單元區UC內形成的八個薄膜電晶體。一對位元線（BL、BL’）（其包括上述第一示例性結構中的一對位元線78）可以連接到感測放大器SA。每一個字元線（WL1、WL2、WL3、WL4）可以沿著字元線（WL1、WL2、WL3、WL4）的縱向方向連接至每隔一個電晶體的閘極電極15。對於四個字元線的情況，字元線WL1和字元線WL3對應第一字元線3A，並且字元線WL2和字元線WL4對應第二字元線3B。
一對位元線（BL、BL'）包括主位元線BL和互補位元線BL’。 在感測連接至主位元線BL的每一個記憶體單元期間，互補位元線BL’用作參考位元線。在感測連接至互補位元線BL’的每一個記憶體單元期間，主位元線BL用作參考位元線。第20圖所示的折疊位元線配置增強了記憶體單元的陣列的雜訊抗擾性（noise immunity），並且增加了感測期間記憶體單元的陣列的訊號雜訊比（signal-to-noise ratio），因為在感測期間出現的大多數雜訊是共模雜訊（common mode noise）。
參照第21A圖、第21B圖和第22A圖至第22C圖，顯示了根據本揭露的第二實施例的第二示例性結構。可以藉由在包括閘極電極15的底表面的第一水平面和包括源極電極52和汲極電極56的頂表面的第二水平平面之間圍繞垂直於基板8的頂表面的垂直軸以不是π/2倍數的旋轉角度（即90度）來方位角地旋轉元件，以從第一示例性結構導出第二示例性結構。換句話說，旋轉角度可以大於0度且小於90度、大於90度且小於180度、大於180度且小於270度、或大於270度且小於360度。一個實施例中，旋轉角度可以在1度至89度的範圍內、91度至179度的範圍內、181度至269度的範圍內、或271度至359度的範圍內。在一個實施例中，旋轉角度可以在5度至85度的範圍內、95度至175度的範圍內、在185度至265度的範圍內、或275度到355度的範圍內。在一個實施例中，旋轉角度可以在10度至80度的範圍內、100度至170度的範圍內、190度至260度的範圍內、或280度至350度的範圍內。在一個實施例中，旋轉角度可以在20度至70度的範圍內、110度至160度的範圍內、200度至250度的範圍內、或290度至340度的範圍內。在一個實施例中，旋轉角度可以在30度至60度的範圍內、120度至150度的範圍內、210度至240度的範圍內、或300度至330度的範圍內。
字元線連接通孔結構12的位置可以進行必要修改而重新佈置，以提供字元線3和閘極電極15之間的電性連接。字元線3和閘極電極15之間的電性連接可以具有與第一示例性結構中相同的電路示意圖。源極接點通孔結構72和汲極接點通孔結構76的位置可以進行必要修改而重新佈置，以提供源極電極52和第一源極連接墊74之間以及汲極電極56和位元線78之間的電連接。源極電極52和第一源極連接墊74之間的電性連接可以具有與第一示例性結構中相同的電路示意圖。汲極電極56和位元線78之間的電性連接可以具有與第一示例性結構中相同的電路示意圖。
在一些實施例中，源極接點通孔結構72可以是垂直伸長的（vertically elongated）。在本實施例中，可以省略第一源極連接墊74和源極連接通孔結構82，並且第二源極連接墊84可以形成在第二接點通孔結構72的頂表面上。
通常來說，閘極介電層10C和半導體材料層（例如連續主動層20C）可以沉積在閘極電極15上方。半導體材料層和閘極介電層10C可以被圖案化成層堆疊（10、20）的二維陣列。每一個層堆疊（10、20）可以包括閘極介電質10和主動層20。在一個實施例中，每一個主動層20可以包括不垂直且不平行於字元線3的縱向方向的兩個側壁和垂直於該兩個側壁的兩個額外側壁。在一個實施例中，每一個主動層20可以具有矩形水平剖面形狀，其具有不平行且不垂直於第一水平方向hd1或第二水平方向hd2的兩對平行邊。兩對平行邊可以包括相互平行的兩個第一邊和相互平行且垂直於兩個第一邊的兩個第二邊。在一個實施例中，位元線78可以沿著第一水平方向hd1橫向延伸，並且字元線3可以沿著第二水平方向hd2橫向延伸。在一個實施例中，第二水平方向hd2可以垂直於第一水平方向hd1。
在一個實施例中，第一源極電極52A和第二源極電極52B之間的分開方向（即主動層20內的電流方向的通道方向）不平行於第一水平方向hd1，並且不平行於第二水平方向hd2。
在一個實施例中，單位單元結構的二維陣列內的主動層20以沿著第三水平方向hd3（其不平行於第一水平方向hd1且不平行於第二水平方向hd2）的第一週期性和沿著垂直於第三水平方向hd3的第四水平方向hd4的第二週期性排列。
參照第23圖，示意圖顯示了根據本揭露的實施例的第一和第二示例性結構中的字元線（WL1、WL2、WL3、WL4）和位元線（BL、BL’）的配置。折疊位元線配置使用沿著字元線3的縱向方向將每一個字元線3電性連接至每隔一個閘極電極15，因此可以提供增強的訊號雜訊比。
參照第24圖，流程圖顯示了用於製造本揭露的半導體裝置的通常製程操作。
參照操作2410和第1圖、第2A圖至第2E圖、第3A圖至第3E圖、第21A圖、第21B圖和第22A圖至第22C圖，在基板8上方形成字元線3。
參照操作2420和第4A圖至第4E圖、第21A圖、第21B圖和第22A圖至第22C圖，在字元線3上形成字元線連接通孔結構12。
參照操作2430和第5A圖至第5E圖、第21A圖、第21B圖和第22A圖至第22C圖，在字元線連接通孔結構12上方形成閘極電極15。
參照操作2440和第6A圖至第6E圖、第7A圖至第7E圖、第21A圖、第21B圖和第22A圖至第22C圖，可以在閘極電極15上方形成二維陣列的層堆疊（10、20）。每一個層堆疊（10、20）可以包括閘極介電質15和主動層20。每一個主動層20具有與兩個閘極電極（15A、15B）的相應一組、兩個字元線（3A或3B）的相應一組和兩個額外字元線（3B 或 3A）的相應一組重疊的區域並且在其上方。兩個字元線（3A或3B）的相應一組可以電性連接至兩個閘極電極（15A，15B）的相應一組，並且兩個額外字元線（3B或3A）的相應一可以與兩個閘極電極（15A、15B）的相應一組電性隔離。
參照操作2450和第8A圖至第19C圖、第21A圖、第21B圖和第22A圖至第22C圖，可以在每一個主動層20上形成一組的兩個源極電極52和一個汲極電極56。
參照所有圖式並且根據本揭露的各種實施例，提供了一種半導體結構，半導體結構可以包括在基板8上方的單位單元結構的二維陣列。單位單元結構的二維陣列內的每一個單位單元結構可以包括：包括半導體材料的主動層20；在主動層20下方的閘極介電質10；在閘極介電質10的第一部分下方的第一閘極電極15A；在閘極介電質10的第二部分下方的第二閘極電極15B；接觸主動層20的第一端部的第一源極電極52A；接觸主動層20的第二端部的第二源極電極52B；以及接觸主動層20的中間部的汲極電極56。半導體結構可以更包括在主動層20下方、沿著第一水平方向hd1橫向間隔、以及沿著第二水平方向hd2橫向延伸的複數字元線3。單位單元結構的二維陣列內的每一個單位單元結構可以包括從複數字元線3選擇的四個字元線3的相應一組的複數部分，並且四個字元線3的相應一組可以包括電性連接至第一閘極電極15A或第二閘極電極15B的兩個字元線（3A或3B）和與第一閘極電極15A和第二閘極電極15B電性隔離的兩個額外字元線（3B或3A）。
一個實施例中，單位單元結構的二維陣列內的每一個單位單元結構可以包括：第一字元線連接通孔結構12A，接觸第一閘極電極15A的底表面和兩個字元線（3A或3B）之一者的頂表面；以及第二字元線連接通孔結構12B，接觸第二閘極電極15B的底表面和兩個字元線（3A或3B）之另一者的頂表面。
在一個實施例中，第一閘極電極15A和第二閘極電極15B中之每一者具有沿著第一源極電極52A和第二源極電極52B之間的分開方向的寬度；以及第一閘極電極15A和第二閘極電極15B的寬度大於沿著第一水平方向hd1的字元線3之每一者的寬度的兩倍。這種配置確保了對於字元線連接通孔結構12的形成有足夠的重疊容差（overlay tolerance）。
在一個實施例中，第一源極電極52A和第二源極電極52B之間的分開方向與第一水平方向hdl相同（如在第一示例性結構中）。
在一個實施例中，第一源極電極52A和第二源極電極52B之間的分開方向不平行於第一水平方向hdl，並且不平行於第二水平方向hd2（如在第二示例性結構中）。
在一個實施例中，單位單元結構的二維陣列內的每一個單位單元結構可以包括：第一電容結構98A，包括電性連接至第一源極電極52A的第一源極側板92；以及第二電容結構98B，包括電性連接至第二源極電極52B的第二源極側板92。在一個實施例中，單位單元結構的二維陣列內的每一個單位單元結構可以包括：第一源極側金屬互連結構（72、74、82、84），包括至少一第一導電通孔結構（72、82），並且提供在第一源極電極52A和和第一源極側板92之間的電性連接；以及第二源極側金屬互連結構（72、74、82、84），包括至少一第二導電通孔結構（72、82），並且提供在第二源極電極52B和第二源極側板92之間的電性連接。
在一個實施例中，半導體結構可以包括沿著與第二水平方向hd2不同的水平方向（例如第一水平方向hdl）橫向延伸的複數位元線78，其中在單位單元結構的二維陣列內的每一個單位單元結構可以包括位元線接點結構76，位元線接點結構76接觸汲極電極56的頂表面，並且接觸位元線78之相應一者的底表面。
在一個實施例中，位元線78沿著第一水平方向hdl橫向延伸；以及主動層20之每一者具有矩形水平剖面形狀，矩形水平剖面形狀具有平行於第一水平方向hd1的複數第一邊和平行於第二水平方向的複數第二邊hd2 （如在第一示例性結構中）。
在一個實施例中，位元線78沿著第一水平方向hdl橫向延伸；主動層20之每一者具有矩形水平剖面形狀，矩形水平剖面形狀具有不平行於上一水平方向hd1並且不平行於第二水平方向hd2的複數第一邊；以及單位單元結構的二維陣列內的主動層以沿著不平行於第一水平方向hd1且不平行於第二水平方向hd2的第三水平方向hd3的第一週期性和沿著垂直於第三水平方向hd3的第四水平方向hd4的第二週期性排列（如第二示例性結構所示）。
在一個實施例中，主動層20包括半導體金屬氧化物材料；基板8可以包括單晶半導體材料層（例如半導體材料層9）；以及包括單晶半導體材料層的相應部分作為相應通道區的複數場效電晶體701位在基板8上，並且在單位單元結構的二維陣列下方。
根據本揭露的另一方面，提供了一種半導體結構，其可以包括：主動層20，包括半導體材料，並且在基板8上方；閘極介電質10，在主動層20下方；第一閘極電極15A，在閘極介電質10的第一部分下方；第二閘極電極15B，在閘極介電質10的第二部分下方，並且與第一閘極電極15A橫向間隔；第一源極電極52A，接觸主動層20的第一端部；第二源極電極52B，接觸主動層20的第二端部；汲極電極56，接觸主動層20的中間部；以及至少四個字元線3，在平面圖中具有與主動層20重疊的區域，並且在主動層20下方，其中從至少四個字元線3選擇的第一字元線（3A或3B）電性連接至第一閘極電極15A、從至少四個字元線3選擇的第二字元線（3A或3B）電性連接至第二閘極電極15B、以及除了第一字元線（3A或3B）和第二字元線（3A或3B）之外，從至少四個字元線3中選擇的所有字元線3與第一閘極電極15A和第二閘極電極15B電性隔離。
在一個實施例中，半導體結構可以包括：汲極接點通孔結構76，接觸汲極電極56的頂表面；以及位元線78，接觸汲極接點通孔結構76，並且在第一源極電極52A和第二源極電極52B上方橫向延伸。
在一個實施例中，半導體結構可以包括：第一電容結構98A，包括電性連接至第一源極電極52A的第一源極側板92；以及第二電容結構98B，包括電性連接至述第二源極電極52B的第二源極側板92。
在一個實施例中，半導體結構可以包括：第一源極側金屬互連結構（72、74、82、84），包括至少一第一導電通孔結構（72、82），並且在第一源極電極52A和第一源極側板92之間提供電性連接；第二源極側金屬互連結構（72、74、82、84），包括至少一第二導電通孔結構（72、82），並且在第二源極電極52B和第二源極側板92之間提供電性連接；以及場效電晶體701，在至少四個字元線3下方，並且包括基板8的相應部分作為相應通道區。
在一個實施例中，半導體結構可以包括感測放大器SA，感測放大器SA包括複數場效電晶體701，並且具有電性連接至位元線78的輸入節點。場效電晶體78可以位在基板8上，並且可以包括包含單晶半導體材料的相應通道區。通道區可以是基板內的半導體材料層9的單晶半導體材料的部分，或者可以包括與基板8內的半導體材料層9的單晶半導體材料相同的單晶材料（如在使用環繞式閘極場效電晶體的實施例中）。
根據本揭露的另一方面，提供了一種半導體結構之形成方法，其可以包括：在基板上方形成複數字元線；在字元線上形成複數字元線連接通孔結構；在字元線連接通孔結構上方形成複數閘極電極；在閘極電極上方形成二維層堆疊陣列，其中二維層堆疊陣列的複數層堆疊之每一者包括閘極介電質和主動層，其中主動層之每一者具有與兩個閘極電極的相應一組、兩個字元線的相應一組、以及兩個額外字元線的相應一組重疊的區域並且在其上方，兩個字元線的相應一組電性連接至兩個閘極電極的相應一組，並且兩個額外字元線的相應一組與兩個閘極電極的相應一組電性隔離；以及在主動層之每一者上形成一組的兩個源極電極和一個汲極電極。
在一個實施例中，半導體結構之形成方法更包括：在一組的兩個源極電極上形成複數源極接點通孔結構，並且在汲極電極上形成汲極接點通孔結構；以及在汲極電極上形成複數位元線，其中位元線之每一者沿著水平方向橫向延伸，水平方向垂直於上述字元線的縱向方向。
在一個實施例中，半導體結構之形成方法更包括在包括位元線的頂表面的水平平面上方形成複數電容結構，其中電容結構中的每一者包括電性連接至源極電極的相應一者的節點。
在一個實施例中，半導體結構之形成方法更包括：在閘極電極上方沉積閘極介電層和半導體材料層；以及將半導體材料層和閘極介電層圖案化成二維層堆疊陣列。主動層之每一者包括平行於字元線的縱向方向的兩個側壁和垂直於字元線的縱向方向的兩個額外側壁。
在一個實施例中，半導體結構之形成方法更包括：在閘極電極上方沉積閘極介電層和半導體材料層；以及將半導體材料層和閘極介電層圖案化成二維層堆疊陣列。主動層之每一者包括不平行並且不垂直於字元線的縱向方向的兩個側壁和垂直於兩個側壁的兩個額外側壁。
通常來說，微縮半導體裝置或將額外裝置嵌入高級節點中很困難。舉例來說，在次20奈米（sub-20 nm）的裝置節點中很難微縮和嵌入DRAM裝置。折疊位元線架構可以有效改善訊號雜訊比，但會帶來面積損失，並且有時在放入標準邏輯製程時會出現違反設計規則的佈線風格。
本揭露的結構和方法使用電晶體（例如BEOL薄膜電晶體（TFT））作為DRAM電容結構的存取電晶體，並且與陣列下方CMOS（CMOS-under-Array；CuA）配置相容，即在記憶體陣列中提供使用單晶通道的場效電晶體的配置。折疊位元線架構可用於本揭露的DRAM陣列而沒有面積損失。
其中一對薄膜電晶體共享汲極電極的緊湊型共汲極配置（compact common-drain configuration）可用於在先進節點中的面積效率方面提供與SRAM陣列相當的面積效率佈局。可選地，跳線佈線（jumper routing）及/或傾斜、非對稱對設計（slanted, asymmetric pair design）可用於進一步減小單位裝置面積，同時使用提供高訊號雜訊比的折疊位元線架構。
本揭露的結構和方法提供與陣列下方CMOS（CuA）配置相容的全BEOL 1T1C DRAM陣列以最小化FEOL裝置面積的使用。本揭露的BEOL DRAM陣列可以垂直堆疊以提供多層級BEOL DRAM陣列。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
8:基板 9:半導體材料層 100:記憶體陣列區 200:外圍區 601:第一介電材料層、介電材料層 610:第一互連級介電材料層 612:裝置接點通孔結構 618:第一金屬線結構 620:第二互連級介電材料層、第二線和通孔級介電材料層 622:第一金屬通孔結構 628:第二金屬線結構 635’:製程中絕緣基質層 700:金屬氧化物半導體電路 701:場效電晶體 720:淺溝槽隔離結構 732:源極電極 735:半導體通道 738:汲極電極 742:源極側金屬半導體合金區 748:汲極側金屬半導體合金區 750:閘極結構 752:閘極介電層 754:閘極電極 756:介電閘極間隔物 758:閘極蓋介電質 UC:單位單元區 hd1:第一水平方向 hd2:第二水平方向 19:字元線溝槽 19A:第一字元線溝槽 19B:第二字元線溝槽 B-B’,C-C’,D-D’,E-E’:垂直平面、垂直剖面 3:字元線 4:字元線金屬襯墊 5:字元線金屬填充材料部分 3A:第一字元線 3B:第二字元線 12:字元線連接通孔結構 12A:第一字元線連接通孔結構 12B:第二字元線連接通孔結構 13:通孔金屬襯墊 14:通孔金屬填充材料部分 15:閘極電極 16:閘極金屬襯墊 17:閘極金屬填充材料部分 15A:第一閘極電極 15B:第二閘極電極 635:絕緣基質層 10C:閘極介電層 20C:連續主動層 43:光阻層 20:主動層 10:閘極介電質 40:介電層 47:光阻層 51:源極空洞 59:汲極空洞 52:源極電極 52A:第一源極電極 52B:第二源極電極 53:源極金屬襯墊 54:源極金屬填充材料部分 56:汲極電極 57:汲極金屬襯墊 58:汲極金屬填充材料部分 70:第一上層級介電材料層 72:源極接點通孔結構 74:第一源極連接墊 76:汲極接點通孔結構 78:位元線 80:第二上層級介電材料層 82:源極連接通孔結構 84:第二源極連接墊 89:介電蝕刻停止層 90:電容層級介電材料層 92:源極側板 94:節點介電質 96:接地側板 98:電容結構 98A:第一電容結構 98B:第二電容結構 99:記憶體單元 632:第二金屬通孔結構 668:第六金屬線結構 670:第七互連層級介電材料層 672:第六金屬通孔結構 678:第七金屬線結構 SA:感測放大器 BL:主位元線 BL’:互補位元線 WL1:位元線 WL2:位元線 WL3:位元線 WL4:位元線 hd3:第三水平方向 hd4:第四水平方向 2410:操作 2420:操作 2430:操作 2440:操作 2450:操作
揭露實施例可透過閱讀以下之詳細說明以及範例並配合相應之圖式以更詳細地了解。需要注意的是，依照業界之標準操作，各種特徵部件並未依照比例繪製。事實上，為了清楚論述，各種特徵部件之尺寸可以任意地增加或減少。
圖式編號和字母後綴的組合所標記的的圖式中，具有相同圖式數字的圖式對應相同的製程操作。在圖式編號在2到12的範圍內的圖式中，以圖式編號和字母後綴“A”的組合所標記的圖式為自上而下的示意圖（top-down view）。在圖式編號在2到12的範圍內的圖式中，用圖式編號和從“B”、“C”、“D”或“E”選擇的字母後綴的組合標記的圖式是個別沿著標記有相同的圖式編號和字母後綴“A”的圖式中所示的結構的垂直平面B-B’、C-C’、D-D’或E-E’的垂直剖面圖。在圖式編號在2到12的範圍內的圖式中，垂直剖面B-B’、C-C’、D-D’和E-E’顯示在各種自上而下的示意圖和各種適用的垂直剖面圖中。 第1圖是根據本揭露的一個實施例之在形成互補式金屬氧化物半導體（complementary metal-oxide-semiconductor；CMOS）電晶體、形成在下層級（lower-level）介電材料層中的第一金屬互連結構、以及隔離介電層之後的第一示例性結構的垂直剖面圖。 第2A圖、第2B圖、第2C圖、第2D圖、以及第2E圖是根據本揭露的第一實施例之在形成製程中絕緣基質層（insulating matrix layer）和字元線溝槽之後的第一示例性結構的記憶體陣列區的一部分的各種示意圖。 第3A圖、第3B圖、第3C圖、第3D圖、以及第3E圖是根據本揭露的第一實施例之形成字元線之後的第一示例性結構的記憶體陣列區的一部分的各種示意圖。 第4A圖、第4B圖、第4C圖、第4D圖、以及第4E圖是根據本揭露的第一實施例之在形成字元線連接通孔結構之後的第一示例性結構的記憶體陣列區的一部分的各種示意圖。 第5A圖、第5B圖、第5C圖、第5D圖、以及第5E圖是根據本揭露的第一實施例之在形成閘極電極之後的第一示例性結構的記憶體陣列區的一部分的各種示意圖。 第6A圖、第6B圖、第6C圖、第6D圖、以及第6E圖是根據本揭露的第一實施例之在形成閘極介電質和連續主動層之後的第一示例性結構的記憶體陣列區的一部分的各種示意圖。 第7A圖、第7B圖、第7C圖、第7D圖、以及第7E圖是根據本揭露的第一實施例之在形成閘極介電質和主動層的複數堆疊之後的第一示例性結構的記憶體陣列區的一部分的各種示意圖。 第8A圖、第8B圖、第8C圖、第8D圖、以及第8E圖是根據本揭露的第一實施例之在形成介電層和源極空洞和汲極空洞之後的第一示例性結構的記憶體陣列區的一部分的各種示意圖。 第9A圖、第9B圖、第9C圖、第9D圖、以及第9E圖是根據本揭露的第一實施例之在形成源極電極和汲極電極之後的第一示例性結構的記憶體陣列區的一部分的各種示意圖。 第10A圖、第10B圖、第10C圖、第10D圖、以及第10E圖是根據本揭露的第一實施例之在形成第一上層級（upper-level）介電材料層和第一上層級金屬互連結構之後的第一示例性結構的記憶體陣列區的一部分的各種示意圖。 第11A圖、第11B圖、第11C圖、第11D圖、以及第11E圖是根據本揭露的第一實施例之在形成第二上層級介電材料層和第二上層級金屬互連結構之後的第一示例性結構的記憶體陣列區的一部分的各種示意圖。 第12A圖、第12B圖、第12C圖、第12D圖、以及第12E圖是根據本揭露的第一實施例之在形成電容結構之後的第一示例性結構的記憶體陣列區的一部分的各種示意圖。為了清楚起見，第12A圖中未顯示電容級介電材料層（capacitor-level dielectric material layer）。 第13圖是根據本揭露的第一實施例之在形成額外上層級介電材料層和額外上層級金屬互連結構之後的第一示例性結構的垂直剖面圖。 第14圖是根據本揭露的第一實施例之第一示例性結構的替代配置的垂直剖面圖。 第15A圖是根據本揭露的第一實施例之第一示例性結構內的二維單位單元陣列內的單位單元的一部分的示意性垂直剖面圖。 第15B圖是沿著第15A圖中的水平面B-B’的水平剖面圖。 第16A圖是根據本揭露的第一實施例之第一示例性結構的一部分的示意性垂直剖面圖。 第16B圖是第16A圖的第一示例性結構的一部分的示意性透視圖。 第17A圖是根據本揭露的第一實施例之第一示例性結構的一部分的示意性垂直剖面圖。 第17B圖是第17A圖中的第一示例性結構的一部分的第一平面圖，其中顯示了結構元件的第一子集。垂直剖面A-A’是第17A圖的垂直剖面圖的平面。 第17C圖是第17A圖中的第一示例性結構的一部分的第一平面圖，其中顯示了結構元件的第二子集。垂直剖面A-A’是第17A圖的垂直剖面圖的平面。 第18圖是根據本揭露的第一實施例之第一示例性結構的一個區域的透視圖。 第19A圖、第19B圖、以及第19C圖是根據本揭露的第一實施例之第一示例性結構的一個區域的透視圖。 第20圖是根據本揭露的第一實施例之第一示例性結構的一部分的電路示意圖。 第21A圖是根據本揭露的第二實施例之第二示例性結構的一部分的平面圖。 第21B圖是根據本揭露的第二實施例之在字元線、字元線連接通孔結構和閘極電極的層級的第二示例性結構的複數部件的子集的平面圖。 第22A圖、第22B圖、以及第22C圖是根據本揭露的第二實施例之第二示例性結構的一個區域的透視圖。 第23圖是根據本揭露的實施例之顯示了第一和第二示例性結構中的字元線和位元線的配置的示意圖。 第24圖是顯示了用於製造本揭露的半導體裝置的通常製程操作的流程圖。
無
8:基板
9:半導體材料層
100:記憶體陣列區
200:外圍區
601:第一介電材料層、介電材料層
610:第一互連級介電材料層
612:裝置接點通孔結構
618:第一金屬線結構
620:第二互連級介電材料層、第二線和通孔級介電材料層
622:第一金屬通孔結構
628:第二金屬線結構
635:絕緣基質層
700:金屬氧化物半導體電路
701:場效電晶體
720:淺溝槽隔離結構
732:源極電極
735:半導體通道
738:汲極電極
742:源極側金屬半導體合金區
748:汲極側金屬半導體合金區
750:閘極結構
752:閘極介電層
754:閘極電極
756:介電閘極間隔物
758:閘極蓋介電質
40:介電層
70:第一上層級介電材料層
80:第二上層級介電材料層
90:電容層級介電材料層
99:記憶體單元
632:第二金屬通孔結構
668:第六金屬線結構
670:第七互連層級介電材料層
672:第六金屬通孔結構
678:第七金屬線結構

Claims (20)

  1. 一種半導體結構，包括： 一二維單位單元結構陣列，在一基板上方，其中在上述二維單位單元結構陣列內的複數單位單元結構的每一者包括： 一主動層，包括一半導體材料； 一閘極介電質，在上述主動層下方； 一第一閘極電極，在上述閘極介電質的一第一部分下方； 一第二閘極電極，在上述閘極介電質的一第二部分下方； 一第一源極電極，接觸上述主動層的一第一端部； 一第二源極電極，接觸上述主動層的一第二端部；以及 一汲極電極，接觸上述主動層的一中間部； 其中上述半導體結構更包括在上述主動層下方、沿著一第一水平方向橫向間隔、以及沿著一第二水平方向橫向延伸的複數字元線， 其中在上述二維單位單元結構陣列內的上述單位單元結構的每一者包括從上述字元線選擇的四個字元線的相應一組的複數部分，並且上述四個字元線的上述相應一組包括電性連接至上述第一閘極電極或上述第二閘極電極的兩個字元線和與上述第一閘極電極和上述第二閘極電極電性隔離的兩個額外字元線。
  2. 如請求項1之半導體結構，其中在上述二維單位單元結構陣列內的上述單位單元結構的每一者包括： 一第一字元線連接通孔結構，接觸上述第一閘極電極的一底表面和上述兩個字元線之一者的一頂表面；以及 一第二字元線連接通孔結構，接觸上述第二閘極電極的一底表面和上述兩個字元線之另一者的一頂表面。
  3. 如請求項1之半導體結構，其中： 上述第一閘極電極和上述第二閘極電極中之每一者具有沿著上述第一源極電極和上述第二源極電極之間的一分開方向的一寬度；以及 上述第一閘極電極和上述第二閘極電極中之每一者的上述寬度大於沿著上述第一水平方向的上述字元線之每一者的一寬度的兩倍。
  4. 如請求項3之半導體結構，其中上述第一源極電極和上述第二源極電極之間的上述分開方向與上述第一水平方向相同。
  5. 如請求項3之半導體結構，其中上述第一源極電極和上述第二源極電極之間的上述分開方向不平行於第一水平方向，並且不平行於第二水平方向。
  6. 如請求項1之半導體結構，其中在上述二維單位單元結構陣列內的上述單位單元結構的每一者包括： 一第一電容結構，包括電性連接至上述第一源極電極的一第一源極側板；以及 一第二電容結構，包括電性連接至上述第二源極電極的一第二源極側板。
  7. 如請求項6之半導體結構，其中在上述二維單位單元結構陣列內的上述單位單元結構的每一者包括： 一第一源極側金屬互連結構，包括至少一第一導電通孔結構，並且提供在上述第一源極電極和上述第一源極側板之間的電性連接；以及 一第二源極側金屬互連結構，包括至少一第二導電通孔結構，並且提供在上述第二源極電極和上述第二源極側板之間的電性連接。
  8. 如請求項1之半導體結構，更包括沿著與上述第二水平方向不同的一水平方向橫向延伸的複數位元線，其中在上述二維單位單元結構陣列內的上述單位單元結構的每一者包括位元線接點結構，上述位元線接點結構接觸上述汲極電極的一頂表面，並且接觸上述位元線之相應一者的一底表面。
  9. 如請求項8之半導體結構，其中： 上述位元線沿著上述第一水平方向橫向延伸；以及 上述主動層之每一者具有一矩形水平剖面形狀，上述矩形水平剖面形狀具有平行於上述第一水平方向的複數第一邊和平行於上述第二水平方向的複數第二邊。
  10. 如請求項8之半導體結構，其中： 上述位元線沿著上述第一水平方向橫向延伸； 上述主動層之每一者具有一矩形水平剖面形狀，上述矩形水平剖面形狀具有不平行於上述第一水平方向並且不平行於上述第二水平方向的複數第一邊；以及 在上述二維單位單元結構陣列內的上述主動層以沿著不平行於上述第一水平方向且不平行於上述第二水平方向的一第三水平方向的一第一週期性和沿著垂直於上述第三水平方向的一第四水平方向的一第二週期性排列。
  11. 如請求項1之半導體結構，其中： 上述主動層包括一半導體金屬氧化物材料； 上述基板包括一單晶半導體材料層；以及 包括上述單晶半導體材料層的一相應部分作為一相應通道區的複數場效電晶體位在上述基板上，並且在上述二維單位單元結構陣列下方。
  12. 一種半導體結構，包括： 一主動層，包括一半導體材料，並且在一基板上方； 一閘極介電質，在上述主動層下方； 一第一閘極電極，在上述閘極介電質的一第一部分下方； 一第二閘極電極，在上述閘極介電質的一第二部分下方，並且與上述第一閘極電極橫向間隔； 一第一源極電極，接觸上述主動層的一第一端部； 一第二源極電極，接觸上述主動層的一第二端部； 一汲極電極，接觸上述主動層的一中間部；以及 至少四個字元線，在平面圖中具有與上述主動層重疊的一區域，並且在上述主動層下方，其中從上述至少四個字元線選擇的一第一字元線電性連接至上述第一閘極電極、從上述至少四個字元線選擇的一第二字元線電性連接至上述第二閘極電極、以及除了上述第一字元線和上述第二字元線之外，從上述至少四個字元線中選擇的所有字元線與上述第一閘極電極和上述第二閘極電極電性隔離。
  13. 如請求項12之半導體結構，更包括： 一汲極接點通孔結構，接觸上述汲極電極的一頂表面；以及 一位元線，接觸上述汲極接點通孔結構，並且在上述第一源極電極和上述第二源極電極上方橫向延伸。
  14. 如請求項12之半導體結構，更包括： 一第一電容結構，包括電性連接至上述第一源極電極的一第一源極側板；以及 一第二電容結構，包括電性連接至上述第二源極電極的一第二源極側板。
  15. 如請求項14之半導體結構，更包括一感測放大器，上述感測放大器包括複數場效電晶體，並且具有電性連接至上述位元線的一輸入節點，其中上述場效電晶體位在上述基板上，並且包括包含一單晶半導體材料的一相應通道區。
  16. 一種半導體結構之形成方法，包括： 在一基板上方形成複數字元線； 在上述字元線上形成複數字元線連接通孔結構； 在上述字元線連接通孔結構上方形成複數閘極電極； 在上述閘極電極上方形成一二維層堆疊陣列，其中上述二維層堆疊陣列的複數層堆疊之每一者包括一閘極介電質和一主動層，其中上述主動層之每一者具有與兩個閘極電極的相應一組、兩個字元線的相應一組、以及兩個額外字元線的相應一組重疊的一區域並且在其上方，上述兩個字元線的上述相應一組電性連接至上述兩個閘極電極的上述相應一組，並且上述兩個額外字元線的上述相應一組與上述兩個閘極電極的上述相應一組電性隔離；以及 在上述主動層之每一者上形成一組的兩個源極電極和一汲極電極。
  17. 如請求項16之半導體結構之形成方法，更包括： 在上述一組的兩個源極電極上形成複數源極接點通孔結構，並且在上述汲極電極上形成一汲極接點通孔結構；以及 在上述汲極電極上形成複數位元線，其中上述位元線之每一者沿著一水平方向橫向延伸，上述水平方向垂直於上述字元線的一縱向方向。
  18. 如請求項17之半導體結構之形成方法，更包括在包括上述位元線的一頂表面的一水平平面上方形成複數電容結構，其中上述電容結構中的每一者包括電性連接至上述源極電極的相應一者的一節點。
  19. 如請求項16之半導體結構之形成方法，更包括： 在上述閘極電極上方沉積一閘極介電層和一半導體材料層；以及 將上述半導體材料層和上述閘極介電層圖案化成上述二維層堆疊陣列， 其中上述主動層之每一者包括平行於上述字元線的一縱向方向的兩個側壁和垂直於上述字元線的上述縱向方向的兩個額外側壁。
  20. 如請求項16之半導體結構之形成方法，更包括： 在上述閘極電極上方沉積一閘極介電層和一半導體材料層；以及 將上述半導體材料層和上述閘極介電層圖案化成上述二維層堆疊陣列， 其中上述主動層之每一者包括不平行並且不垂直於上述字元線的一縱向方向的兩個側壁和垂直於上述兩個側壁的兩個額外側壁。
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