TW202306168A - 半導體結構及其形成方法 - Google Patents

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莊明諺
姜慧如
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Abstract

提供一種半導體結構及其形成方法。可在基底之上形成多個垂直堆疊。垂直堆疊中的每一者從底部到頂部包括底部電極、介電柱及頂部電極。可在所述多個垂直堆疊之上形成連續的主動層。可在連續的主動層之上形成閘極介電層。可將連續的主動層及閘極介電層圖案化成多個主動層及多個閘極介電質。多個主動層中的每一者在側向上環繞沿著第一水平方向排列的垂直堆疊中的相應的一者，且多個閘極介電質中的每一者在側向上環繞主動層中的相應的一者。可在多個閘極介電質之上形成閘極電極。

Description

半導體結構及其形成方法
本發明是有關於一種半導體結構及其形成方法。
已經開發各種電晶體結構來滿足各種設計標準。由於TFT可在低溫下處理，由氧化物半導體製成的薄膜電晶體（thin film transistor，TFT）是後段製程（back-end-of-line，BEOL）整合的一個有吸引力的選項，且因此不會損壞之前製作的器件。舉例來說，製作條件及技術不會損壞之前製作的前段製程（front-end-of-line，FEOL）及中段製程（middle end-of-line，MEOL）器件。
本發明實施例提供一種半導體結構，其包括垂直堆疊的二維陣列、主動層、閘極介電質以及閘極電極。垂直堆疊的二維陣列位於基底之上，其中垂直堆疊的二維陣列中的每一者從底部到頂部包括底部電極、介電柱及頂部電極。主動層包含半導電性金屬氧化物材料且在垂直堆疊中的相應的一者的側壁之上延伸。閘極介電質在主動層中的相應的一者之上延伸。閘極電極在側向上環繞閘極介電質中的相應的一者且上覆在閘極介電質中的相應的一者上，在側向上沿著第一水平方向延伸且在側向上沿著第二水平方向間隔開。
本發明實施例提供一種半導體結構，其包括第一垂直場效電晶體以及第二垂直場效電晶體。第一垂直場效電晶體位於基底之上，且包括第一底部電極、第一介電柱及第一頂部電極、在垂直方向上在第一底部電極與第一頂部電極之間延伸且位於第一介電柱的側壁之上的第一主動層、與第一主動層接觸的第一閘極介電質、以及與第一閘極介電質接觸的第一閘極電極。第二垂直場效電晶體位於基底之上且包括第二底部電極、第二介電柱及第二頂部電極、在垂直方向上在第二底部電極與第二頂部電極之間延伸且位於第二介電柱的側壁之上的第二主動層、與第二主動層接觸的第二閘極介電質、以及與第二閘極介電質接觸的第二閘極電極，其中第二介電柱的高度大於第一介電柱的高度。
本發明實施例提供一種形成半導體結構的方法，其包括：在基底之上形成多個垂直堆疊，其中垂直堆疊中的每一者從底部到頂部包括底部電極、介電柱及頂部電極；在多個垂直堆疊之上形成連續的主動層；在連續的主動層之上形成閘極介電層；將連續的主動層及閘極介電層圖案化成多個主動層及多個閘極介電質，其中多個主動層中的每一者在側向上環繞垂直堆疊中的相應的一者，且多個閘極介電質中的每一者在側向上環繞主動層中的相應的一者；以及在多個閘極介電質之上形成多個閘極電極。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及排列的具體實例以簡化本公開。當然，這些僅為實例而非旨在進行限制。舉例來說，在以下說明中，在第二特徵之上或第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中在第一特徵與第二特徵之間可形成附加特徵從而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本公開可在各種實例中重複使用參考編號和/或字母。此種重複使用是為了簡明及清晰起見，且自身並不表示所討論的各種實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在…之下（beneath）”、“在…下方（below）”、“下部的（lower）”、“在…上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示一個元件或特徵與另一（其他）元件或特徵的關係。除了圖中所繪示的定向以外，所述空間相對性用語還旨在囊括器件在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文所用的空間相對性描述語可同樣相應地作出解釋。除非另有明確陳述，否則具有相同參考編號的元件被稱為同一元件，且被認為具有相同的材料組成及相同的厚度範圍。
由於材料性質的固有限制以及由於在圖案化小尺寸中的製程控制的困難，可能很難按比例縮放傳統的平面薄膜電晶體。儘管已經提出垂直器件結構來克服平面器件的限制，但是這種垂直器件通常受到源極/汲極-閘極交疊不足的影響，這不利地影響器件性能。通常，溝道厚度受到源極金屬限定及限制，這降低在溝道區的中心處的器件控制。
一般來說，本公開的結構及方法可用于形成包括垂直場效電晶體的半導體結構，所述垂直場效電晶體可包括垂直電晶體（例如，垂直薄膜電晶體）的二維陣列。垂直電晶體可包括可被一行垂直場效電晶體所共用的相應的圓柱形半導電性金屬氧化物溝道及閘極電極。每一垂直場效電晶體的源極電極及汲極電極可由介電柱在垂直方向上隔開。隨後可在底部電極、介電柱及頂部電極的每一垂直堆疊之上形成主動層及閘極介電質。本公開的垂直電晶體包括在側向上環繞底部電極、介電柱及頂部電極的堆疊的自對準圓柱形垂直溝道。閘極電極可形成為全環繞閘極（gate-all-around）配置，以提供增強的溝道控制。溝道的寬度可為圓柱形垂直溝道的內圓周，且提供比傳統溝道設計更大的每器件面積溝道寬度（channel width per device area）及增大的每器件面積導通電流（on-current per device area）。
參照圖1，示出根據本公開第一實施例的第一示例性結構。第一示例性結構包括基底8，基底8可為半導體基底，例如市場上可購得的矽基底。基底8可至少在基底8的上部部分處包括半導體材料層9。半導體材料層9可為塊狀半導體基底的表面部分，或者可為絕緣體上半導體（semiconductor-on-insulator，SOI）基底的頂部半導體層。在一個實施例中，半導體材料層9包含單晶半導體材料，例如單晶矽。在一個實施例中，基底8可包括包含單晶矽材料的單晶矽基底。
可在半導體材料層9的上部部分中形成包含介電材料（例如，氧化矽）的淺溝槽隔離結構720。可在被淺溝槽隔離結構720的一部分在側向上包圍的每一區域內形成合適的經摻雜半導體阱（例如，p型阱及n型阱）。可在半導體材料層9的頂表面之上形成場效電晶體701。舉例來說，每一場效電晶體701可包括源極電極732、汲極電極738、半導體溝道735、以及閘極結構750，半導體溝道735包括基底8在源極電極732與汲極電極738之間延伸的表面部分。半導體溝道735可包含單晶半導體材料。每一閘極結構750可包括閘極介電層752、閘極電極754、閘極頂蓋介電質758及介電閘極間隔件756。可在每一源極電極732上形成源極側金屬半導體合金區742，且可在每一汲極電極738上形成汲極側金屬半導體合金區748。
第一示例性結構可包括記憶體陣列區100，在記憶體陣列區100中隨後可形成鐵電記憶單元的陣列。第一示例性結構還可包括週邊區200，在週邊區200中提供用於鐵電記憶體器件的陣列的金屬配線。一般來說，CMOS電路系統700中的場效電晶體701可通過金屬內連線結構的相應的集合電連接到相應的鐵電記憶單元的電極。
週邊區200中的器件（例如場效電晶體701）可提供對隨後將形成的鐵電記憶單元的陣列進行操作的功能。具體來說，週邊區中的器件可被配置成控制鐵電記憶單元的陣列的程式化操作、抹除操作及感測（讀取）操作。舉例來說，週邊區中的器件可包括感測電路系統和/或程式化電路系統。形成在半導體材料層9的頂表面上的器件可包括互補金屬氧化物半導體（CMOS）電晶體及可選的附加半導體器件（例如電阻器、二極體、電容器等），且被統稱為CMOS電路系統700。
CMOS電路系統700中的場效電晶體701中的一個或多個可包括半導體溝道735，半導體溝道735包含基底8中的半導體材料層9的一部分。如果半導體材料層9包含單晶半導體材料（例如單晶矽），則CMOS電路系統700中的每一場效電晶體701的半導體溝道735可包括單晶半導體溝道（例如單晶矽溝道）。在一個實施例中，CMOS電路系統700中的多個場效電晶體701可包括相應的節點，所述相應的節點隨後電連接到隨後將形成的相應的鐵電記憶單元的節點。舉例來說，CMOS電路系統700中的多個場效電晶體701可包括：相應的源極電極732或相應的汲極電極738，其隨後電連接到隨後將形成的相應的鐵電記憶單元的節點。
在一個實施例中，CMOS電路系統700可包括程式化控制電路，所述程式化控制電路被配置成控制場效電晶體701的集合的閘極電壓（所述閘極電壓用於對相應的鐵電記憶單元進行程式化）且控制隨後將形成的薄膜電晶體的閘極電壓。在此實施例中，程式化控制電路可被配置成提供第一程式化脈衝，第一程式化脈衝將所選擇的鐵電記憶單元中的相應的鐵電介電材料層程式化為第一極化狀態，在第一極化狀態中，鐵電介電材料層中的電性極化指向所選擇的鐵電記憶單元的第一電極，且程式化控制電路可被配置成提供第二程式化脈衝，第二程式化脈衝將所選擇的鐵電記憶單元中的鐵電介電材料層程式化為第二極化狀態，在第二極化狀態中，鐵電介電材料層中的電性極化指向所選擇的鐵電記憶單元的第二電極。
在一個實施例中，基底8可包括單晶矽基底，且場效電晶體701可包括單晶矽基底的相應部分作為半導電性溝道。如本文中所用，“半導電性（semiconducting）”元件是指具有介於1.0×10 -6S/cm到1.0×10 5S/cm的範圍內的電導率的元件。如本文中所用，“半導體材料（semiconductor material）”是指在其中不存在電性摻雜劑的情況下具有介於1.0×10 -6S/cm到1.0×10 5S/cm的範圍內的電導率的材料，且在適當摻雜電性摻雜劑時能夠產生具有介於1.0 S/cm到1.0×10 5S/cm的範圍內的電導率的摻雜材料。
根據本公開的一方面，場效電晶體701可隨後電連接到存取電晶體（access transistor）的汲極電極及閘極電極，所述存取電晶體包括將在場效電晶體701上方形成的半導電性金屬氧化物板。在一個實施例中，場效電晶體701的子集可隨後電連接到汲極電極及閘極電極中的至少一者。舉例來說，場效電晶體701可包括第一字元線驅動器及第二字元線驅動器，所述第一字元線驅動器被配置成經由隨後將形成的下部層級金屬內連線結構的第一子集向第一字元線施加第一閘極電壓，所述第二字元線驅動器被配置成經由下部層級金屬內連線結構的第二子集向第二字元線施加第二閘極電壓。此外，場效電晶體701可包括：位元線驅動器，被配置成向隨後將形成的位元線施加位元線偏置電壓；以及感測放大器，被配置成在讀取操作期間檢測流經位元線的電流。
隨後可在基底8及基底8上的半導體器件（例如場效電晶體701）之上形成形成在介電材料層內的各種金屬內連線結構。在例示性實例中，介電材料層可包括例如第一介電材料層601、第一內連線層級介電材料層610及第二內連線層級介電材料層620，第一介電材料層601可為環繞連接到源極及汲極的接觸結構的層（有時稱為接觸件層級介電材料層601）。金屬內連線結構可包括：器件接觸通孔結構612，形成在第一介電材料層601中且接觸CMOS電路系統700的相應元件；第一金屬線結構618，形成在第一內連線層級介電材料層610中；第一金屬通孔結構622，形成在第二內連線層級介電材料層620的下部部分中；以及第二金屬線結構628，形成在第二內連線層級介電材料層620的上部部分中。
介電材料層（601、610、620）中的每一者可包含介電材料，例如未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃、非晶氟化碳、其多孔變體或其組合。金屬內連線結構（612、618、622、628）中的每一者可包含至少一種導電材料，所述至少一種導電材料可為金屬襯墊（例如，金屬氮化物或金屬碳化物）與金屬填充材料的組合。每一金屬襯墊可包含TiN、TaN、WN、TiC、TaC及WC，且每一金屬填充材料部分可包含W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金和/或其組合。也可使用本公開預期範圍內的其他合適的金屬襯墊及金屬填充材料。在一個實施例中，可通過雙鑲嵌製程將第一金屬通孔結構622及第二金屬線結構628形成為整合的線及通孔結構。介電材料層（601、610、620）在本文中被稱為下部層級介電材料層。在下部層級介電材料層內形成的金屬內連線結構（612、618、622、628）在本文中被稱為下部層級金屬內連線結構。
儘管本公開是使用其中記憶單元的陣列可形成在第二線及通孔層級介電材料層620之上的實施例進行闡述，但在本文中明確考慮其中記憶單元的陣列可形成在不同的金屬內連線層級處的實施例。
隨後可在其中形成有金屬內連線結構（612、618、622、628）的介電材料層（601、610、620）之上沉積薄膜電晶體的陣列及鐵電記憶單元的陣列。在形成薄膜電晶體的陣列或鐵電記憶單元的陣列之前形成的所有介電材料層的集合被統稱為下部層級介電材料層（601、610、620）。形成在下部層級介電材料層（601、610、620）內的所有金屬內連線結構的集合在本文中被稱為第一金屬內連線結構（612、618、622、628）。一般來說，可在位於基底8中的半導體材料層9之上形成形成在至少一個下部層級介電材料層（601、610、620）內的第一金屬內連線結構（612、618、622、628）。
根據本公開的一方面，可隨後在金屬內連線層級中形成薄膜電晶體（TFT），所述金屬內連線層級上覆在包含下部層級介電材料層（601、610、620）及第一金屬內連線結構（612、618、622、628）的金屬內連線層級上。在一個實施例中，可在下部層級介電材料層（601、610、620）之上形成具有均勻厚度的平面介電材料層。平面介電材料層在本文中被稱為絕緣基質層635。絕緣基質層635包含介電材料，例如未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃或多孔介電材料，且可通過化學氣相沉積來沉積。絕緣基質層635的厚度可介於20 nm到300 nm的範圍內，儘管也可使用更小及更大的厚度。
一般來說，可在半導體器件之上形成其中包含金屬內連線結構（例如，第一金屬內連線結構（612、618、622、628））的內連線層級介電層（例如，下部層級介電材料層（601、610、620））。可在內連線層級介電層之上形成絕緣基質層635。
參照圖2A至圖2C，示出根據本公開第一實施例在絕緣基質層635中形成位元線10之後的第一示例性結構的記憶體陣列區100的一部分。記憶體陣列區100的例示部分與用於形成四個垂直場效電晶體的區域對應。儘管使用用於形成四個垂直場效電晶體的區域的例示來闡述本公開，但是例示的結構可沿著第一水平方向hd1及沿著垂直于第一水平方向hd1的第二水平方向hd2重複，以提供包括多於四個場效電晶體（例如，數百萬個場效電晶體）的垂直場效電晶體的二維陣列。
在一個實施例中，可在絕緣基質層635的上部部分中形成線溝槽，且可使用至少一種金屬材料填充線溝槽以形成位元線10。線溝槽可沿著第一水平方向hd1在側向上彼此間隔開，且可沿著第二水平方向hd2（本文中稱為位元線方向）在側向上延伸。在一個實施例中，所述至少一種金屬填充材料可包括包含金屬阻擋材料的金屬襯墊層與包含金屬填充材料的金屬填充材料層的組合。金屬襯墊層可包含金屬阻擋材料（例如，TiN、TaN、WN、TiC、TaC、WC或其堆疊），且可通過物理氣相沉積或化學氣相沉積來沉積。其他合適的金屬襯墊材料也處於本公開的預期範圍內。金屬襯墊層的厚度可介於1 nm到30 nm的範圍內，儘管也可使用更小及更大的厚度。金屬填充材料層可包含W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金和/或其組合。其他合適的金屬填充材料也處於本公開的預期範圍內。可執行平坦化製程（例如，化學機械拋光（chemical mechanical polishing，CMP）製程），以移除金屬襯墊層及金屬填充材料層的上覆在包括絕緣基質層635的頂表面的水平平面上的部分。所述至少一種金屬材料的每一剩餘部分包括位元線10，位元線10可隨後用於對將形成的薄膜電晶體的底部電極進行電偏置。
位元線10的垂直厚度可介於10 nm到300 nm的範圍內（例如，30 nm到100 nm），儘管也可使用更小及更大的垂直厚度。位元線10可沿著第一水平方向hd1以週期性形成。位元線10的週期性可為沿著第一水平方向hd1的場效電晶體的節距，且例如可介於5 nm到200 nm的範圍內（例如，10 nm到100 nm），儘管也可使用更小及更大的週期性。每一位元線10沿著第一水平方向hd1的寬度可介於位元線10沿著第一水平方向hd1的週期性的20%到80%的範圍內（例如，30%到70%）。
參照圖3A至圖3C，可在絕緣基質層635及位元線10上方形成絕緣層12，且可將絕緣層12圖案化以在其中形成至少一個開口陣列。舉例來說，可在絕緣層12之上施加可修整光阻層（未示出），且可對所述可修整光阻層進行微影圖案化以在第一光阻層中形成開口陣列。可通過執行第一非等向性蝕刻製程將可修整光阻層中的開口陣列轉移到至少絕緣層12的上部部分中，以在絕緣層12中形成空腔陣列。可對可修整光阻層進行等向性修整以增大穿過其的開口的尺寸，且可執行第二非等向性蝕刻製程以將預先存在的空腔陣列的深度向下延伸到位元線10的頂表面，並對預先存在的空腔陣列周圍的絕緣層12的上部部分的附加體積進行蝕刻。可在絕緣層12中形成階梯空腔的二維陣列。每一階梯空腔包括：下部空腔部分，具有相應的第一水平剖面形狀並位於絕緣層12的下部部分中；以及上部空腔部分，具有相應的第二水平剖面形狀並位於絕緣層12的上部部分中。每一第二水平剖面形狀可相對於同一階梯空腔的第一水平剖面形狀在側向上偏置均勻側向偏置距離，所述均勻側向偏置距離是可修整光阻層的側向修整距離。均勻側向偏置距離可介於位元線10沿著第一水平方向hd1的週期性（periodicity）的1%到20%的範圍內，且可介於1 nm到40 nm的範圍內（例如，2 nm到20 nm），儘管也可使用更小及更大的均勻側向偏置距離。
階梯空腔的二維陣列可填充有至少一種金屬填充材料。在一個實施例中，所述至少一種金屬填充材料可包括包含金屬阻擋材料的金屬襯墊層與包含金屬填充材料的金屬填充材料層的組合。金屬襯墊層可包含金屬阻擋材料（例如，TiN、TaN、WN、TiC、TaC、WC或其堆疊），且可通過物理氣相沉積或化學氣相沉積來沉積。金屬襯墊層的厚度可介於1 nm到30 nm的範圍內，儘管也可使用更小及更大的厚度。金屬填充材料層可包含W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金和/或其組合。可執行平坦化製程（例如，化學機械拋光（CMP）製程），以移除金屬襯墊層及金屬填充材料層的上覆在包括絕緣層12的頂表面的水平平面上的部分。
所述至少一種金屬材料的每一剩餘部分包括底部接觸通孔結構15與底部電極20的組合。具體來說，填充具有相應的第一水平剖面形狀的階梯空腔的下部部分的所述至少一種金屬材料的每一剩餘部分構成底部接觸通孔結構15，且填充具有相應的第二水平剖面形狀的階梯空腔的上部部分的所述至少一種金屬材料的每一剩餘部分構成底部電極20。儘管使用其中同時形成底部接觸通孔結構15與底部電極20的實施例闡述本公開，但是其中首先形成底部接觸通孔結構15且隨後形成底部電極20的實施例也明確地在本文考慮範圍內。
可在絕緣層12內形成底部接觸通孔結構15的二維陣列及底部電極20的二維陣列。每一底部接觸通孔結構15接觸底部電極20中的相應的一者的底表面。位元線10與沿著第二水平方向hd2排列的相應的一列底部接觸通孔結構15接觸。一般來說，每一底部接觸通孔結構15的第一水平剖面形狀及每一底部電極20的第二水平剖面形狀可為具有封閉外周的任何二維形狀。舉例來說，底部接觸通孔結構15及底部電極20的水平剖面形狀可為圓形、橢圓形、矩形、圓角矩形或具有封閉外周的任何二維曲線形狀。底部電極20的頂表面可與絕緣層12的頂表面共面。
參照圖4A至圖4C，可在底部電極20的二維陣列上方依序形成包括介電柱材料層40L、第一蝕刻停止層42L及第一絕緣基質層44L的層堆疊。介電柱材料層40L及第一絕緣基質層44L中的每一者包含介電材料，例如未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃、氮化矽、碳氮化矽、氮氧化矽或其組合。介電柱材料層40L及第一絕緣基質層44L的材料可相同或可不同。第一蝕刻停止層42L包含不同於介電柱材料層40L及第一絕緣基質層44L的材料的介電蝕刻停止材料。舉例來說，第一蝕刻停止層42L可包含高介電常數介電金屬氧化物材料（例如，氧化鉿、氧化鑭、氧化釔、氧化鈦、氧化鉭、氧化鋁等）、氮化矽或碳氮化矽。介電柱材料層40L、第一蝕刻停止層42L及第一絕緣基質層44L可通過化學氣相沉積製程沉積。介電柱材料層40L的厚度可介於1 nm到200 nm的範圍內（例如，3 nm到60 nm和/或6 nm到30 nm）。第一蝕刻停止層42L的厚度可介於0.2 nm到30 nm的範圍內（例如，1 nm到5 nm），儘管也可使用更小及更大的厚度。第一絕緣基質層44L的厚度可介於1 nm到200 nm的範圍內（例如，3 nm到60 nm和/或6 nm到30 nm）。
參照圖5A至圖5C，可在第一絕緣基質層44L的頂表面之上施加光阻層（未示出），且可對光阻層進行微影圖案化以形成具有與底部電極20的二維陣列相同的二維週期性的開口陣列。根據本公開的一方面，光阻層中的開口區域可完全位於底部電極20的二維陣列的區域內。在此實施例中，光阻層中的每一開口的外周可相對於下伏的底部電極20的頂表面的外周在側向上向內偏置。在一個實施例中，在平面圖中，光阻層中的每一開口的外周與下伏的底部電極20的頂表面的外周之間的側向偏置距離可介於下伏的底部電極20的最大側向尺寸的1%到30%的範圍內（例如，2%到20%和/或3%到10%）。舉例來說，在平面圖中，光阻層中的每一開口的外周與下伏的底部電極20的頂表面的外周之間的側向偏置距離可介於0.5 nm到100 nm的範圍內（例如，2 nm到20 nm），儘管也可使用更小及更大的側向偏置距離。
可使用圖案化光阻層作為蝕刻罩幕層來執行非等向性蝕刻製程。第一蝕刻停止層42L可用作非等向性蝕刻製程的蝕刻停止結構。可在光阻層中的開口的二維陣列之下在第一絕緣基質層44L中形成頂部電極空腔的二維陣列。可選地，可執行附加的蝕刻製程（其可為等向性蝕刻製程或非等向性蝕刻製程）以從頂部電極空腔的二維陣列之下蝕刻第一蝕刻停止層42L的實體暴露部分。可隨後例如通過灰化移除光阻層。
可使用至少一種金屬填充材料填充頂部電極空腔的二維陣列。在一個實施例中，所述至少一種金屬填充材料可包括包含金屬阻擋材料的金屬襯墊層與包含金屬填充材料的金屬填充材料層的組合。金屬襯墊層可包含金屬阻擋材料（例如，TiN、TaN、WN、TiC、TaC、WC或其堆疊），且可通過物理氣相沉積或化學氣相沉積來沉積。金屬襯墊層的厚度可介於1 nm到30 nm的範圍內，儘管也可使用更小及更大的厚度。金屬填充材料層可包含W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金和/或其組合。可執行平坦化製程（例如，化學機械拋光（CMP）製程），以移除金屬襯墊層及金屬填充材料層的上覆在包括第一絕緣基質層44L的頂表面的水平平面上的部分。所述至少一種金屬材料的剩餘部分包括頂部電極60。頂部電極60的頂表面可與第一絕緣基質層44L的頂表面共面。
可在第一絕緣基質層44L中形成頂部電極60的二維陣列。一般來說，可在第一絕緣基質層44L中形成頂部電極60的第一子集。在一個實施例中，頂部電極60的第一子集可為頂部電極60的整個集合。作為另外一種選擇，可在另一器件區（未示出）中在第一絕緣基質層之上形成另一絕緣基質層（未示出），且可在相應器件區內在最頂部絕緣基質層中形成頂部電極60。可選擇器件區之間的側向距離，使得用於形成頂部電極60的平坦化製程不會受到跨及不同器件區的高度差的顯著阻礙。
參照圖6A至圖6C，可執行非等向性蝕刻製程以對第一絕緣基質層44L、第一蝕刻停止層42L、介電柱材料層40L及絕緣層12的一些部分進行蝕刻。頂部電極60及底部電極20的金屬材料可在非等向性蝕刻製程期間用作蝕刻罩幕。如此一來，非等向性蝕刻製程是使用預先存在的結構元件作為蝕刻罩幕的自對準非等向性蝕刻製程。在此實施例中，在非等向性蝕刻製程期間，不需要使用微影罩幕（例如，圖案化的光阻層）。
非等向性蝕刻製程可移除第一絕緣基質層44L及第一蝕刻停止層42L的全部剩餘部分，並移除介電柱材料層40L的未被頂部電極60掩蔽的部分。因此，通過非等向性蝕刻製程將介電柱材料層40L的不具有與頂部電極60交疊的區域的部分移除。此外，在底部電極20的頂表面的週邊部分被實體暴露出之後，非等向性蝕刻製程可可選地繼續。在此實施例中，底部電極20的頂表面的實體暴露部分在隨後的絕緣層12的非等向性蝕刻期間用作附加的蝕刻罩幕結構。在一個實施例中，非等向性蝕刻製程可在絕緣層12被蝕刻透之前終止，從而可避免暴露出位元線10。
介電柱材料層40L的每一剩餘圖案化部分構成介電柱40。每一介電柱40可具有與相應的上覆頂部電極60相同的水平剖面形狀。每一介電柱40可具有在沿著垂直方向平移時不變的均勻的水平剖面形狀。介電柱40的側壁可與頂部電極60的側壁在垂直方向上重合（coincident）。如本文中所用，如果第二表面上覆在第一表面上或位於第一表面下且如果存在包括第一表面及第二表面的垂直平面，則第一表面與第二表面在垂直方向上重合。
一般來說，可使用頂部電極60及底部電極20作為蝕刻罩幕來對第一絕緣基質層44L、介電柱材料層40L以及可選的對絕緣層12的上部部分進行非等向性蝕刻。介電柱材料層40L的圖案化的剩餘部分包括介電柱40。可在基底8之上形成垂直堆疊（20、40、60）的二維陣列。垂直堆疊（20、40、60）中的每一者從底部到頂部包括底部電極20、介電柱40及頂部電極60。在垂直堆疊（20、40、60）中的每一者內，介電柱40的頂部外周與頂部電極60的底部外周重合，且底部電極20的頂部外周相對於介電柱40的底部外周在側向上向外偏置開。
參照圖7A至圖7C，可在垂直堆疊（20、40、60）的二維陣列之上依序沉積連續的主動層30L及閘極介電層50L。
可在垂直堆疊（20、40、60）的二維陣列之上沉積連續的主動層30L。在一個實施例中，半導電性材料可包括在適當摻雜電摻雜劑（其可為p型摻雜劑或n型摻雜劑）時提供介於1.0 S/cm到1.0×10 5S/cm的範圍內的電導率的材料。可用於連續的主動層30L的示例性半導電性材料包括但不限於氧化銦鎵鋅（indium gallium zinc oxide，IGZO）、氧化銦鎢、氧化銦鋅、氧化銦錫、氧化鎵、氧化銦、經摻雜的氧化鋅、經摻雜的氧化銦（例如，摻雜鎢的氧化銦）、經摻雜的氧化鎘以及由其衍生的各種其他摻雜變體。其他合適的半導電性材料也處於本公開的預期範圍內。在一個實施例中，連續的主動層30L的半導電性材料可包括氧化銦鎵鋅。
連續的主動層30L可包括非晶半導電性材料或多晶半導電性材料。連續的主動層30L可通過物理氣相沉積或原子層沉積來沉積，但也可使用其他合適的沉積製程。連續的主動層30L的厚度可介於1 nm到100 nm的範圍內（例如，2 nm到50 nm和/或3 nm到20 nm），但也可使用更小及更大的厚度。連續的主動層30L包括：水平延伸的部分，在記憶體陣列區100的整個區域之上在側向上在垂直堆疊（20、40、60）的相鄰對之間延伸；管狀部分的二維陣列，在側向上環繞並接觸垂直堆疊（20、40、60）的二維陣列內的相應垂直堆疊（20、40、60）；以及頂蓋部分的二維陣列，上覆在垂直堆疊（20、40、60）的二維陣列內的相應垂直堆疊（20、40、60）上。
可通過沉積至少一種閘極介電材料在連續的主動層30L之上形成閘極介電層50L。閘極介電材料可包括但不限於氧化矽、氮氧化矽、高介電常數介電金屬氧化物（例如，氧化鉿、氧化鋯、氧化鉿鋯、氧化鈦、氧化鉭、氧化釔、氧化鑭、氧化鋁等）或其堆疊。在一個實施例中，閘極介電層50L的閘極介電材料可包括選自In、Zn、Ga、Sn、Pb、Zr、Sr、Ru、Mn、Mg、Nb、Ta、Hf、Al、La、Sc、Ti、V、Cr、Mo、W、Fe、Co、Ni、Pd、Ir、Ag及其組合的至少一種金屬的氧化物。閘極介電層50L中的所述至少一種金屬的總原子百分比可介於25%到60%的範圍內（例如，33.3%到50%）。一些金屬可能以例如低於1.0%的摻雜劑濃度存在。其他合適的介電材料也處於本公開的預期範圍內。閘極介電質材料可通過原子層沉積或化學氣相沉積來沉積，但也可使用其他合適的沉積製程。閘極介電層50L的厚度可介於1 nm到30 nm的範圍內（例如，2 nm到10 nm），但也可使用更小及更大的厚度。
參照圖8A至圖8C，可在閘極介電層50L之上形成蝕刻罩幕層55。在一個實施例中，蝕刻罩幕層55可包括碳系圖案化膜（例如，應用材料公司（Applied Materials Inc.™）的高級圖案化膜（Advanced Patterning Film™））。一般來說，可非等向性沉積包含非晶碳和/或類金剛石碳的圖案化膜，以用作蝕刻罩幕層55。
蝕刻罩幕層55可通過對蝕刻罩幕材料進行沉積及可選的平坦化以及通過對蝕刻罩幕材料進行圖案化來形成。蝕刻罩幕材料的圖案化可通過在其上施加光阻層（未示出）、通過使用在側向上沿著第二水平方向hd2延伸且在側向上沿著第一水平方向hd1間隔開的線及間隔（line and space）圖案對光阻層進行微影圖案化、以及通過將線及間隔圖案轉移穿過蝕刻罩幕材料來執行。可執行非等向性蝕刻製程，以將蝕刻罩幕材料圖案化成蝕刻罩幕層55。蝕刻罩幕層55的每一圖案化條在側向上沿著第二水平方向hd2延伸，且覆蓋相應的一列頂部電極60。第一隔離溝槽35形成在蝕刻罩幕層55的圖案化條的相鄰對之間。儘管本公開是使用其中蝕刻罩幕層55的圖案化條沿著第一水平方向hd1分別具有均勻寬度的實施例來闡述，但是本文中明確考慮其中蝕刻罩幕層55的圖案化條具有在側向上的起伏寬度的實施例。可隨後例如通過灰化移除光阻層。
可執行第一非等向性蝕刻製程以對閘極介電層50L、連續的主動層30L及絕緣層12的上部區的未被蝕刻罩幕層55掩蔽的一些部分進行蝕刻。因此，蝕刻罩幕層55的圖案可通過第一非等向性蝕刻製程轉移穿過閘極介電層50L、連續的主動層30L及絕緣層12的上部區。閘極介電層50L的每一圖案化部分可包括在側向上沿著第二水平方向hd2延伸的閘極介電條50S。連續的主動層30L的每一圖案化部分可包括在側向上沿著第二水平方向hd2延伸的主動條30S。在絕緣層12的上部區中形成在側向上沿著第二水平方向hd2延伸的線形狀凹槽。第一隔離溝槽35通過第一非等向性蝕刻製程在垂直方向上延伸到絕緣層12的上部區中。一般來說，可對未被蝕刻罩幕層55掩蔽的材料部分進行非等向性蝕刻，直到絕緣層12的頂表面在未被蝕刻罩幕層55掩蔽的每一區域之下實體暴露出。
參照圖9A至圖9C，可通過共形沉積製程（例如，化學氣相沉積製程）在第一隔離溝槽35中沉積介電填充材料（例如，氧化矽）。可例如通過凹槽蝕刻製程從包括蝕刻罩幕層55的頂表面的水平平面上方移除介電填充材料。凹槽蝕刻製程可包括濕式蝕刻製程或乾式蝕刻製程。介電填充材料可進一步凹陷，使得沉積的介電填充材料的剩餘部分具有位於包括頂部電極60的頂表面的水平平面下方、和/或包括介電柱40的頂表面的水平平面下方、和/或包括底部電極20的頂表面的水平平面下方的頂表面。介電填充材料的每一剩餘部分包括介電隔離結構14。
參照圖10A至圖10C，可在閘極介電條50S之上形成犧牲材料條57。犧牲材料條57可包含犧牲材料，所述犧牲材料可隨後相對於閘極介電條50S及介電隔離結構14的材料有選擇性地被移除。在一個實施例中，犧牲材料條57可包含氮化矽、有機矽酸鹽玻璃、硼矽酸鹽玻璃、非晶矽、矽鍺合金或碳系材料（例如，非晶碳或類金剛石碳）。
在一個實施例中，犧牲材料條57可通過沉積犧牲基質材料層並通過將犧牲基質層圖案化成犧牲材料條57來形成。犧牲基質材料層的圖案化可通過在其上施加光阻層（未示出）、通過使用在側向上沿著第一水平方向hd1延伸且在側向上沿著第二水平方向hd2間隔開的線及間隔圖案對光阻層進行微影圖案化、以及通過將線及間隔圖案轉移穿過犧牲基質材料層來執行。可執行非等向性蝕刻製程，以將犧牲基質材料層圖案化成犧牲材料條57。犧牲材料條57的每一圖案化條在側向上沿著第一水平方向hd1延伸，並覆蓋相應的一行頂部電極60。第二隔離溝槽37可形成在犧牲材料條57的相鄰對之間。儘管使用其中犧牲材料條57沿著第一水平方向hd1分別具有均勻寬度的實施例來闡述本公開，但是本文中明確考慮其中犧牲材料條57具有在側向上的起伏寬度的實施例。可隨後例如通過灰化移除光阻層。
可執行第二非等向性蝕刻製程以對閘極介電條50S、主動條30S及絕緣層12的上部區的未被犧牲材料條57掩蔽的部分進行蝕刻。因此，犧牲材料條57的圖案可通過第二非等向性蝕刻製程轉移穿過閘極介電條50S、主動條30S及絕緣層12的上部區。閘極介電條50S的每一圖案化部分可包括上覆在單個頂部電極60上且不上覆在任何其他頂部電極60上的閘極介電質50。主動條30S的每一圖案化部分可包括上覆在單個頂部電極60上且不上覆在任何其他頂部電極60上的主動層30。可在絕緣層12的上部區中形成在側向上沿著第一水平方向hd1延伸的線形狀凹槽。第二隔離溝槽37通過第二非等向性蝕刻製程在垂直方向上延伸到絕緣層12的上部區中。一般來說，可對未被犧牲材料條57掩蔽的材料部分進行非等向性蝕刻，直到絕緣層12的頂表面可在未被犧牲材料條57掩蔽的每一區域之下實體暴露出。
參照圖11A至圖11C，可在第二隔離溝槽79中沉積介電填充材料（例如，未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃或有機矽酸鹽玻璃）。可根據需要執行回流（reflow）製程，以利於使用介電填充材料填充隔離溝槽的體積。介電填充材料的多餘部分可通過平坦化製程（例如化學機械拋光（CMP）製程和/或凹槽蝕刻製程）從包括犧牲材料條57的頂表面的水平平面上方移除。填充第二隔離溝槽37的介電填充材料的剩餘部分構成介電壁結構64。在一個實施例中，介電壁結構64的頂表面可與犧牲材料條57的頂表面共面。介電壁結構64在側向上沿著第一水平方向hd1在相應的相鄰一對犧牲材料條57之間延伸且在垂直方向上至少從包括頂部電極60的頂表面的第一水平平面延伸到包括犧牲材料條57的頂表面的第二水平平面。在一個實施例中，介電壁結構64在垂直方向上從絕緣層12的相應表面區段延伸到第二水平平面。
一般來說，閘極介電層50L可被分成多個閘極介電質50。連續的主動層30L可被分成多個主動層30。所述多個垂直堆疊（20、40、60）可排列成二維週期性陣列，且主動層30與閘極介電質50的多個堆疊可排列成二維週期性陣列。第二隔離溝槽37及介電壁結構64在側向上沿著第一水平方向hd1在選自所述多個垂直堆疊（20、40、60）中的相應的相鄰一對垂直堆疊（20、40、60）行之間延伸。所述多個主動層30中的每一者及所述多個閘極介電質50中的每一者上覆在相應的垂直堆疊（20、40、60）上且在側向上環繞相應的垂直堆疊（20、40、60）。所述多個閘極介電質50中的每一者在側向上環繞主動層30中的相應的一者且上覆在主動層30中的相應的一者上，且所述多個犧牲材料條57中的每一者在側向上環繞沿著第一水平方向hd1排列的相應的一行閘極介電質50及相應的一行主動層30且上覆在所述相應的一行閘極介電質50及所述相應的一行主動層30上。連續的主動層30L、閘極介電層50L及犧牲基質材料層可被第二隔離溝槽37及介電壁結構64劃分成主動層30的二維陣列、閘極介電質50的二維陣列及犧牲材料條57的一維陣列。
主動層30中的每一者包括半導電性金屬氧化物材料和/或實質上由半導電性金屬氧化物材料組成，且在垂直堆疊（20、40、60）中的相應的一者的側壁之上延伸。閘極介電質50在主動層30中的相應的一者之上延伸。主動層30中的每一者包括水平延伸的部分及在側向上環繞並接觸相應的垂直堆疊（20、40、60）的管狀部分。在一個實施例中，主動層30中的每一者接觸底部電極20的頂表面。在一個實施例中，主動層30與底部電極20之間的接觸區域可為環形區域。主動層30中的每一者接觸頂部電極60的頂表面。
參照圖12A至圖12C，可執行選擇性移除製程，所述選擇性移除製程相對於閘極介電質50及介電壁結構64的材料選擇性的移除犧牲材料條57的材料。選擇性移除製程可包括蝕刻製程（例如，等向性蝕刻製程），或者在其中犧牲材料條57包含可灰化材料的實施例中可包括灰化製程。舉例來說，如果犧牲材料條57包含氮化矽，則可執行使用熱磷酸的濕式蝕刻製程來移除犧牲材料條57。作為另外一種選擇，如果犧牲材料條57包含可灰化材料（例如，非晶碳），則可使用灰化製程來移除犧牲材料條57。閘極空腔59形成在從其移除犧牲材料條57的體積中。每一閘極空腔59在側向上沿著第一水平方向hd1延伸，且在側向上環繞相應的一行垂直堆疊（20、40、60）。
參照圖13A至圖13C，可在閘極空腔59中沉積至少一種金屬填充材料。在一個實施例中，所述至少一種金屬填充材料可包括包含金屬阻擋材料的金屬襯墊層與包含金屬填充材料的金屬填充材料層的組合。金屬襯墊層可包含金屬阻擋材料（例如，TiN、TaN、WN、TiC、TaC、WC或其堆疊），且可通過物理氣相沉積或化學氣相沉積來沉積。金屬襯墊層的厚度可介於1 nm到30 nm的範圍內，儘管也可使用更小及更大的厚度。金屬填充材料層可包含W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金和/或其組合。可執行平坦化製程（例如，化學機械拋光（CMP）製程），以移除金屬襯墊層及金屬填充材料層的上覆在包括介電壁結構64的頂表面的水平平面上的部分。所述至少一種金屬材料的每一剩餘部分包括閘極電極52。在一個實施例中，閘極電極52的頂表面可與介電壁結構64的頂表面共面。閘極電極52形成在所述多個閘極介電質50之上。因此，所述多個犧牲材料條57被閘極電極52代替。
閘極電極52在側向上環繞閘極介電質50中的相應的一者並上覆在閘極介電質50中的相應的一者上。閘極電極52在側向上沿著第一水平方向hd1延伸且在側向上沿著第二水平方向hd2間隔開。每一閘極電極52在側向上環繞底部電極20、介電柱40及頂部電極60的相應的一行垂直堆疊（20、40、60）。主動層30的每一垂直延伸的部分包括薄膜電晶體的溝道區，且被相應的閘極電極52在側向上環繞。因此，本公開的閘極電極52為每一垂直薄膜電晶體提供全環繞閘極（gate-all-around）配置。
參照圖14A至圖14C，可在閘極電極52及介電壁結構64之上施加光阻層（未示出），且可對光阻層進行微影圖案化以形成開口的二維陣列。光阻層中的開口中的每一者可位於相應的下伏頂部電極60的區域內。可執行非等向性蝕刻製程以對閘極電極52、閘極介電質50及主動層30的未被掩蔽部分進行蝕刻。在從其移除閘極電極52、閘極介電質50及主動層30的材料的體積內形成接觸凹槽69。頂部電極60的頂表面在每一接觸凹槽69的底部處實體暴露出。頂部電極60中的每一者包括週邊部分（例如，環形週邊部分），所述週邊部分被主動層30中的相應的一者接觸。在一個實施例中，接觸凹槽69的側壁可為垂直的或者可為錐形的，或者可包括垂直段及錐形段。
參照圖15A至圖15C，可在接觸凹槽中及在閘極電極52之上沉積介電材料，以形成接觸件層級介電層70。接觸件層級介電層70包含介電材料，例如未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃或有機矽酸鹽玻璃。在閘極電極52上方測量的接觸件層級介電層70的厚度可介於30 nm到600 nm的範圍內（例如，60 nm到300 nm），但也可使用更小及更大的厚度。
可在接觸件層級介電層70之上施加光阻層（未示出），且可對光阻層進行微影圖案化以在其中形成開口的二維陣列。光阻層中的開口的二維陣列的圖案可具有與頂部電極60的二維陣列相同的週期性。光阻層中的每一開口的尺寸可小於下伏的接觸凹槽69（其填充有接觸件層級介電層70）的尺寸。可執行非等向性蝕刻製程，以將光阻層中的開口圖案轉移穿過接觸件層級介電層70。可在從其移除接觸件層級介電層70的材料的體積內形成接觸通孔空腔。頂部電極60的頂表面可在每一接觸通孔空腔的底部處實體暴露出。每一接觸通孔空腔可在側向上由接觸件層級介電層70的一個側壁或多個側壁界定。
可在接觸通孔空腔中沉積至少一種金屬填充材料。在一個實施例中，所述至少一種金屬填充材料可包括包含金屬阻擋材料的金屬襯墊層與包含金屬填充材料的金屬填充材料層的組合。金屬襯墊層可包含金屬阻擋材料（例如，TiN、TaN、WN、TiC、TaC、WC或其堆疊），且可通過物理氣相沉積或化學氣相沉積來沉積。金屬襯墊層的厚度可介於1 nm到30 nm的範圍內，但也可使用更小及更大的厚度。金屬填充材料層可包含W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金和/或其組合。可執行平坦化製程（例如，化學機械拋光（CMP）製程），以移除金屬襯墊層及金屬填充材料層的上覆在包括接觸件層級介電層70的頂表面的水平平面上的部分。所述至少一種金屬材料的每一剩餘部分包括頂部接觸通孔結構80。在一個實施例中，頂部接觸通孔結構80的頂表面可與接觸件層級介電層70的頂表面共面。頂部電極60中的每一者可被頂部接觸通孔結構80中的相應的一者接觸。
接觸件層級介電層70上覆在閘極電極52、主動層30、閘極介電質50及垂直堆疊（20、40、60）上。頂部接觸通孔結構80穿過接觸件層級介電層70並形成在頂部電極60中的相應的一者上。頂部接觸通孔結構80的二維陣列在垂直方向上延伸穿過接觸件層級介電層70，並接觸頂部電極60中的相應的一者，且通過上覆在頂部電極60中的相應的一者上的相應介電材料部分而與閘極電極52電隔離。介電材料部分可為接觸件層級介電層70的向下突出的圓柱形部分。在此實施例中，頂部接觸通孔結構80通過接觸件層級介電層70的向下突出的部分與閘極電極52電隔離。
參照圖16A至圖16C，示出根據本公開第一實施例的在形成接觸凹槽69之後的第一示例性結構的替代性配置的記憶體陣列區100的一部分。可從圖14A至圖14C中所示的第一示例性結構中通過在蝕刻穿過閘極電極52之後並在蝕刻閘極介電質50的實體暴露部分之前終止形成接觸凹槽69的非等向性蝕刻製程，而得到第一示例性結構的替代性配置。在此實施例中，對閘極電極52的材料進行蝕刻的非等向性蝕刻步驟的化學成分可相對於閘極介電質50的材料具有選擇性。因此，閘極介電質50的頂表面可在每一接觸凹槽69的底部處實體暴露出。
參照圖17A至圖17C，可在接觸凹槽69中沉積介電填充材料。介電填充材料可包括未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃或氮化矽。在一個實施例中，可通過執行平坦化製程（例如，化學機械拋光製程和/或凹槽蝕刻製程）從包括閘極電極52的頂表面的水平平面上方移除介電填充材料的多餘部分。在此實施例中，介電填充材料的剩餘部分包括頂蓋介電板68。在一個實施例中，頂蓋介電板68的頂表面可位於與閘極電極52的頂表面相同的水平平面內。作為另外一種選擇，在其中不執行平坦化製程的實施例中，可在閘極電極52之上形成接觸件層級介電層70，且接觸件層級介電層70的垂直突出的部分可填充接觸凹槽69。
參照圖18A至圖18C，圖15A至圖15C的處理步驟可經必要修改執行，以形成接觸件層級介電層70及頂部接觸通孔結構80的陣列。在此實施例中，可修改形成接觸通孔空腔陣列的非等向性蝕刻製程，以依序對上覆在頂部電極60上的接觸件層級介電層70、頂蓋介電板68、閘極介電質50的一些部分以及上覆在頂部電極60上的主動層30的一些部分的未被掩蔽部分進行蝕刻。
頂部接觸通孔結構80的二維陣列在垂直方向上延伸穿過接觸件層級介電層70，與頂部電極60中的相應的一者接觸且通過上覆在頂部電極60中的所述相應的一者上的相應的介電材料部分而與閘極電極52電隔離。介電材料部分可為頂蓋介電板68。在此實施例中，頂部接觸通孔結構80通過頂蓋介電板68與閘極電極52電隔離，頂蓋介電板68是上覆在頂部電極60上的介電材料部分。
參照圖19A至圖19C，示出根據本公開第二實施例的在形成第一位元線10、底部接觸通孔結構15及可融合以形成第二位元線的底部電極20之後第二示例性結構的記憶體陣列區100的一部分。第二示例性結構的第一位元線10可與第一示例性結構的位元線10相同。底部接觸通孔結構15及包含融合的（merged）底部電極20的第二位元線可通過雙鑲嵌製程形成。舉例來說，雙鑲嵌製程可使用兩個微影圖案化步驟，所述兩個微影圖案化步驟界定其中隨後形成底部接觸通孔結構15的通孔空腔及其中隨後形成底部電極20的線溝槽。此外，雙鑲嵌製程可使用：金屬填充製程，在包括通孔空腔及線溝槽的融合體積的雙鑲嵌空腔中沉積至少一種金屬材料；以及平坦化製程（例如，化學機械拋光製程），從包括絕緣層12的頂表面的水平平面上方移除所述至少一種金屬材料的多餘部分。
一般來說，圖19A至圖19C中所示的第二示例性結構可從圖3A至圖3C中所示的第一示例性結構通過修改底部電極20的圖案而衍生出，使得沿著第二水平方向hd2排列的底部電極20融合在一起以形成附加位元線，所述附加位元線在本文中稱為第二位元線。換句話說，沿著第二水平方向排列的每一列底部電極20可融合成相應的毗鄰的金屬線以提供在側向上沿著第二水平方向hd2延伸的上部位元線。在此實施例中，第二示例性結構包括：下部位元線10，在側向上沿著第二水平方向hd2延伸，位於上部位元線中的相應的一者下方，且通過相應的一列底部接觸通孔結構15電連接到上部位元線中的相應的一者。
參照圖20A至圖20C，可執行圖4A至圖4C及圖5A至圖5C的處理步驟。圖6A至圖6C的處理步驟可經修改來執行，使得非等向性蝕刻製程停止在絕緣層12處或者不蝕刻絕緣層12的顯著部分。在一個實施例中，檢測底部電極20（包括上部位元線）的實體暴露表面可用作對介電柱材料層40L的材料進行蝕刻的非等向性蝕刻步驟的終點訊號。可形成底部電極20（包括單位單元區域內的上部位元線的矩形平行六面體形狀（rectangular parallelopiped-shaped）的部分）、介電柱40及頂部電極60的二維陣列。
參照圖21A至圖21C，可執行圖7A至圖7C的處理步驟以形成連續的主動層30L及閘極介電層50L。在此實施例中，連續的主動層30L的水平延伸的部分可具有位於包括底部電極20的底表面的水平平面上方的底表面。
參照圖22A至圖22C，可執行圖8A至圖8C、圖9A至圖9C、圖10A至圖10C、圖11A至圖11C、圖12A至圖12C及圖13A至圖13C的處理步驟，以形成閘極介電質50、主動層30、介電壁結構64及閘極電極52。隨後，可執行圖14A至圖14C及圖15A至圖15C的處理序列，或者可執行圖16A至圖16C、圖17A至圖17C及圖18A至圖18C的處理序列。
參照圖23A至圖23C，示出根據本公開第三實施例的第三示例性結構的記憶體陣列區100的一部分。所示部分包括第一區R1（在圖23A中的左側中示出）以及第二區R2（在圖23B中的右側中示出），在第一區R1隨後形成第一示例性結構的垂直薄膜電晶體，在第二區R2中隨後形成具有較長溝道長度的垂直薄膜電晶體。
一般來說，可執行圖1、圖2A至圖2C及圖3A至圖3C的處理步驟。隨後，可形成介電柱材料層40L、可選的第一蝕刻停止層42L、第一絕緣基質層44L、可選的附加蝕刻停止層（本文中稱為第二蝕刻停止層46L）以及附加絕緣基質層（本文中稱為第二絕緣基質層48L）。舉例來說，第三示例性結構可從圖4A至圖4C的第一示例性結構通過沉積第二蝕刻停止層46L及第二絕緣基質層48L得到。第二蝕刻停止層46L可具有可用於第一蝕刻停止層42L的任何材料組成，且可具有與第一蝕刻停止層42L相同的厚度範圍。第二蝕刻停止層46L的材料組成可與第一蝕刻停止層42L的材料組成相同或可不同。第二絕緣基質層48L可具有可用於第一絕緣基質層44L的任何材料組成，且可具有與第一絕緣基質層44L相同的厚度範圍。第二絕緣基質層48L的材料組成可與第一絕緣基質層44L的材料組成相同或可不同。
參照圖24A至圖24C，可在第二絕緣基質層48L之上施加光阻層（未示出），且可對光阻層進行微影圖案化以使得光阻層覆蓋第二區R2而不覆蓋第一區R1。可執行至少一個蝕刻製程（例如，至少一個濕式蝕刻製程）以依序對第二絕緣基質層48L的未被掩蔽部分及第二蝕刻停止層46L的未被掩蔽部分進行蝕刻。第一絕緣基質層44L的頂表面在第一區R1中實體暴露出。光阻層可例如通過灰化來移除。第二絕緣基質層48L的頂表面在第二區R2中實體暴露出。
參照圖25A至圖25C，可在第一絕緣基質層44L的實體暴露出的頂表面及第二絕緣基質層48L的實體暴露出的頂表面之上施加光阻層（未示出），且可對光阻層進行微影圖案化以形成開口陣列，使得每一開口上覆在底部電極20中的相應的一者上。根據本公開的一方面，光阻層中的開口區域可完全位於底部電極20的區域內。在此實施例中，光阻層中的每一開口的外周可在側向上相對於相應的下伏底部電極20的頂表面的外周向內偏置。在一個實施例中，在平面圖中，光阻層中的每一開口的外周與相應的下伏底部電極20的頂表面的外周之間的側向偏置距離可介於下伏的底部電極20的最大側向尺寸的1%到30%的範圍內（例如，2%到20%和/或3%到10%）。舉例來說，在平面圖中，光阻層中的每一開口的外周與下伏的底部電極20的頂表面的外周之間的側向偏置距離可介於0.5 nm到100 nm的範圍內（例如，2 nm到20 nm），但也可使用更小及更大的側向偏置距離。
可使用圖案化的光阻層作為蝕刻罩幕層來執行非等向性蝕刻製程。第一蝕刻停止層42L及第二蝕刻停止層46L可在第一區R1中及第二區R2中分別用作用於非等向性蝕刻製程的蝕刻停止結構。在一個實施例中，可在第一區R1中在光阻層中的開口的第一二維陣列之下的第一絕緣基質層44L中形成頂部電極空腔的第一二維陣列，且可在第二區R2中在光阻層中的開口的第二二維陣列之下的第二絕緣基質層48L中形成頂部電極空腔的第二二維陣列。可選地，可執行附加的蝕刻製程（其可為等向性蝕刻製程或非等向性蝕刻製程）以從頂部電極空腔之下對第一蝕刻停止層42L及第二蝕刻停止層46L的實體暴露部分進行蝕刻。可隨後例如通過灰化移除光阻層。
頂部電極空腔可填充有至少一種金屬填充材料。在一個實施例中，所述至少一種金屬填充材料可包括包含金屬阻擋材料的金屬襯墊層與包含金屬填充材料的金屬填充材料層的組合。金屬襯墊層可包含金屬阻擋材料（例如，TiN、TaN、WN、TiC、TaC、WC或其堆疊），且可通過物理氣相沉積或化學氣相沉積來沉積。金屬襯墊層的厚度可介於1 nm到30 nm的範圍內，但也可使用更小及更大的厚度。金屬填充材料層可包含W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金和/或其組合。可執行平坦化製程（例如，化學機械拋光（CMP）製程），以移除金屬襯墊層及金屬填充材料層的在第一區R1中上覆在包括第一絕緣基質層44L的頂表面的水平平面上的部分，並移除金屬襯墊層及金屬填充材料層的在第二區R2中上覆在包括第二絕緣基質層48L的頂表面的水平平面上的部分。在一個實施例中，第二絕緣基質層48L在第一區R1與第二區R2之間的邊界處的階梯表面（即，實體暴露出的側壁）周圍的區域可不包括頂部電極空腔，以避免在靠近階梯表面處可能發生的CMP製程的不利影響。所述至少一種金屬材料的剩餘部分包括頂部電極60。第一區R1中的頂部電極60的第一子集的頂表面可與第一絕緣基質層44L的頂表面共面，且第二區R2中的頂部電極60的第二子集的頂表面可與第二絕緣基質層48L的頂表面共面。
可在第一區R1中在第一絕緣基質層44L中形成頂部電極60的第一二維陣列，且可在第二區R2中在第二絕緣基質層48L中形成頂部電極60的第二二維陣列。一般來說，可在第一絕緣基質層44L中形成頂部電極60的第一子集，且可在第二絕緣基質層48L中形成頂部電極60的第二子集。可選擇第一區R1與第二區R2之間的側向距離，使得用於形成頂部電極60的平坦化製程不會受到跨及第一區R1與第二區R2的高度差的顯著阻礙。高度差是第二絕緣基質層48L與第二蝕刻停止層46L的厚度之和。
參照圖26A至圖26C，可使用頂部電極60作為蝕刻罩幕來對第二絕緣基質層48L、第二蝕刻停止層46L、第一絕緣基質層44L、第一蝕刻停止層42L及介電柱材料層40L進行蝕刻。可在對第一絕緣基質層44L的位於第一區R1中的部分進行蝕刻的同時對第二絕緣基質層48L進行蝕刻。可在對第二絕緣基質層48L進行蝕刻之後對第一絕緣基質層44L的位於第二區R2的部分進行蝕刻。一般來說，可在對第一絕緣基質層44L進行蝕刻之前和/或同時地對第二絕緣基質層48L進行非等向性蝕刻。
一旦第一區R1中的底部電極20的頂表面的環形外周段被實體暴露出，則可使用頂部電極60與底部電極20的實體暴露部分的組合作為蝕刻罩幕來繼續進行非等向性蝕刻製程，以使絕緣層12凹陷。非等向性蝕刻製程可繼續進行，直到底部電極20中的每一者的頂表面的環形部分被實體暴露出。絕緣層12的厚度可被選擇成使得位元線10在非等向性蝕刻製程之後不被實體暴露出。
第一絕緣基質層44L的每一圖案化剩餘部分構成上部介電柱區段44。第一蝕刻停止層42L的每一圖案化剩餘部分構成蝕刻停止介電板42。第二區R2中的介電柱材料層40L的每一圖案化部分構成下部介電柱區段40’。第一區R1中的介電柱材料層40L的每一圖案化部分構成介電柱40，介電柱40在本文中被稱為第一介電柱40。下部介電柱區段40’、可選的蝕刻停止介電板42及上部介電柱區段44的每一毗鄰的組合構成第二介電柱140。
參照圖27A至圖27C，可執行圖7A至圖7C的處理步驟以形成連續的主動層30L及閘極介電層50L。此後可執行圖8A至圖8C、圖9A至圖9C、圖10A至圖10C、圖11A至圖11C、圖12A至圖12C及圖13A至圖13C的處理步驟，以形成閘極介電質50、主動層30、介電壁結構64及閘極電極52。隨後，可執行圖14A至圖14C及圖15A至圖15C的處理序列，或者可執行圖16A至圖16C、圖17A至圖17C及圖18A至圖18C的處理序列。
第三示例性結構可為半導體結構，所述半導體結構包括：第一垂直場效電晶體，位於基底8之上（在第一區R1中）且包括第一底部電極20、第一介電柱40及第一頂部電極60、在垂直方向上在第一底部電極20與第一頂部電極60之間延伸且位於第一介電柱40的側壁之上的第一主動層30、與第一主動層30接觸的第一閘極介電質50以及與第一閘極介電質50接觸的第一閘極電極52；以及第二垂直場效電晶體，位於基底8之上（在第二區R2中）且包括第二底部電極20、第二介電柱140及第二頂部電極60、在垂直方向上在第二底部電極20與第二頂部電極60之間延伸且位於第二介電柱140的側壁之上的第二主動層30、與第二主動層30接觸的第二閘極介電質50以及與第二閘極介電質50接觸的第二閘極電極52，其中第二介電柱140的高度大於第一介電柱40的高度。
在一個實施例中，第二介電柱140包括：下部介電柱區段40’，包含與第一介電柱40相同的材料且具有與第一介電柱40相同的高度；以及上部介電柱區段44，上覆在下部介電柱區段40’上且位於第二頂部電極60下方。
在一個實施例中，第二介電柱140包括位於下部介電柱區段40’與上部介電柱區段44之間的蝕刻停止介電板42；且下部介電柱區段40’的側壁、蝕刻停止介電板42的側壁及上部介電柱區段44的側壁在垂直方向上彼此重合。在一個實施例中，第二頂部電極60的側壁、上部介電柱區段44的側壁、蝕刻停止介電板42的側壁及下部介電柱區段40’的側壁可在垂直方向上重合。
在一個實施例中，第一主動層30與第一頂部電極60的頂表面的週邊部分接觸且與第一底部電極20的頂表面的週邊部分接觸；第一閘極介電質50在側向上環繞第一主動層30；且第一閘極電極52在側向上環繞第一閘極介電質50。在一個實施例中，第二主動層30與第二頂部電極60的頂表面的週邊部分接觸且與第二底部電極20的頂表面的週邊部分接觸；第二閘極介電質50在側向上環繞第二主動層30；且第二閘極電極52在側向上環繞第二閘極介電質50。
在一個實施例中，第三示例性結構包括：接觸件層級介電層70，上覆在第一閘極電極52、第二閘極電極52、第一頂部電極60及第二頂部電極60上；第一頂部接觸通孔結構80，在垂直方向上延伸穿過接觸件層級介電層70且與第一閘極電極52的頂表面接觸；以及第二頂部接觸通孔結構80，在垂直方向上延伸穿過接觸件層級介電層70且與第二閘極電極52的頂表面接觸。
一般來說，每一垂直薄膜電晶體中的溝道長度由介電柱的高度限定，所述介電柱可為第一介電柱40或第二介電柱140。因此，可在同一基底8上形成具有不同溝道長度的多個垂直場效電晶體。此外，可形成具有不同溝道長度的垂直場效電晶體的多個陣列。舉例來說，具有第一溝道長度的垂直場效電晶體的第一陣列可形成在記憶體陣列區100的第一區R1中，且具有不同於第一溝道長度的第二溝道長度的垂直場效電晶體的第二陣列可形成在記憶體陣列區100的第二區R2中。儘管使用其中啟用兩種不同溝道長度的實施例闡述本公開，但其中通過提供多個絕緣基質層啟用三種不同溝道長度或四種或更多種不同溝道長度的實施例也明確地在本文預期範圍內。
參照圖28，示出在絕緣基質層635之上形成垂直場效電晶體900的二維陣列之後的示例性結構。可穿過絕緣基質層635及在垂直場效電晶體900的層級處形成的各種介電材料部分/層630而形成各種附加的金屬內連線結構（632、638）。隨後可形成附加的內連線層級介電材料層及附加的金屬內連線結構。舉例來說，可形成嵌置第四金屬線結構648及第三金屬通孔結構642的第四內連線層級介電材料層640。儘管使用其中使用四層金屬線結構的實施例闡述本公開，但其中使用更少或更多數目的內連線層的實施例也明確地在本文預期範圍中。
參照圖29，流程圖示出用於製造本公開的半導體器件的一般處理步驟。
參照步驟2910及圖1至圖6C、圖19A至圖20C及圖23A至圖26C，可在基底8之上形成多個垂直堆疊{（20、40、60）及可選的（20、140、60）}。垂直堆疊{（20、40、60）及可選的（20、140、60）}中的每一者從底部到頂部包括底部電極20、介電柱（40或140）及頂部電極60。
參照步驟2920及圖7A至圖7C、圖21A至圖21C及圖27A至圖27C，可在所述多個垂直堆疊{（20、40、60）及可選的（20、140、60）}之上形成連續的主動層30L。
參照步驟2930及圖7A至圖7C、圖21A至圖21C及圖27A至圖27C，可在連續的主動層30L之上形成閘極介電層50L。
參照步驟2940及圖8A至圖10C、圖22A至圖22C及圖27A至圖27C，可將連續的主動層30L及閘極介電層50L圖案化成多個主動層30及多個閘極介電質50。所述多個主動層30中的每一者在側向上環繞相應的一行垂直堆疊{（20、40、60）及可選的（20、140、60）}，且所述多個閘極介電質50中的每一者在側向上環繞主動層30中的相應的一者。
參照步驟2950、圖11A至圖18B、圖22A至圖22C及圖27A至圖27C，可在所述多個閘極介電質50之上形成閘極電極52。隨後，可在閘極電極52之上形成接觸件層級介電層70，且可穿過接觸件層級介電層70在頂部電極60中的相應的一者的頂表面上形成頂部接觸通孔結構80。如果垂直場效晶體管用作開關器件的二維陣列，則可使用源極線陣列電連接頂部接觸通孔結構80，或者如果垂直場效晶體管用作記憶元件的二維陣列的存取電晶體，則頂部接觸通孔結構80可各別地連接到記憶元件（例如，形成動態隨機存取記憶體（dynamic random access memory，DRAM）陣列的實施例中的電容器）的二維陣列。
參照所有附圖並根據本公開的各種實施例，提供一種半導體結構，所述半導體結構包括：垂直堆疊{（20、40、60）和/或（20、140、60）}的二維陣列，位於基底8之上，其中垂直堆疊{（20、40、60）和/或（20、140、60）}中的每一者從底部到頂部包括底部電極20、介電柱（40或140）及頂部電極60；主動層30，可包含半導電性金屬氧化物材料且在相應的垂直堆疊{（20、40、60）和/或（20、140、60）}的側壁之上延伸；閘極介電質50，在主動層30中的相應的一者之上延伸；以及閘極電極52，在側向上環繞閘極介電質50中的相應的一者且上覆在閘極介電質50中的相應的一者上，在側向上沿著第一水平方向hd1延伸且在側向上沿著第二水平方向hd2間隔開。
在一個實施例中，在垂直堆疊{（20、40、60）和/或（20、140、60）}中的每一者內，介電柱（40或140）的頂部外周與頂部電極60的底部外周重合，且底部電極20的頂部外周相對於介電柱（40或140）的底部外周在側向上向外偏置開。
在一個實施例中，主動層30中的每一者與底部電極20的頂表面的週邊部分（例如，環形區段）接觸。在一個實施例中，主動層30中的每一者與頂部電極60的頂表面的週邊部分（例如，環形區段）接觸。
在一個實施例中，半導體結構包括：介電壁結構64，所述介電壁結構64在側向上沿著第一水平方向hd1在選自閘極電極52中的相應的相鄰一對閘極電極52之間延伸且在垂直方向上至少從包括頂部電極60的頂表面的第一水平平面延伸到包括閘極電極52的頂表面的第二水平平面，例如從接觸底部電極20的底表面的絕緣層12的表面延伸到第二水平平面。
在一個實施例中，半導體結構包括：接觸件層級介電層70，上覆在閘極電極52、垂直堆疊{（20、40、60）和/或（20、140、60）}及主動層30上；以及頂部接觸通孔結構80的二維陣列，在垂直方向上延伸穿過接觸件層級介電層70且與頂部電極60中的相應的一者接觸，並且通過上覆在頂部電極60中的相應的一者上的相應的介電材料部分（其可為接觸件層級介電層70的向下突出的部分或頂蓋介電板68）與閘極電極52電隔離。
在一個實施例中，半導體結構包括：底部接觸通孔結構15的二維陣列，與底部電極20中的相應的一者的底表面接觸；以及位元線10，與沿著第二水平方向hd2排列的相應的一列底部接觸通孔結構15接觸。
在一個實施例中，沿著第二水平方向hd2排列的每一列底部電極20融合成相應的毗鄰的金屬線以提供在側向上沿著第二水平方向hd2延伸的上部位元線；且所述半導體結構包括下部位元線10，所述下部位元線10在側向上沿著第二水平方向hd2延伸，位於上部位元線中的相應的一者下方，且通過相應的一列底部接觸通孔結構15電連接到上部位元線中的所述相應的一者。
在一個實施例中，主動層30中的每一者包括水平延伸的部分及在側向上環繞且接觸相應的垂直堆疊{（20、40、60）和/或（20、140、60）}的管狀部分。
本發明實施例提供一種半導體結構，其包括：第一垂直場效電晶體，位於基底之上且包括第一底部電極、第一介電柱及第一頂部電極、在垂直方向上在所述第一底部電極與所述第一頂部電極之間延伸且位於所述第一介電柱的側壁之上的第一主動層、與所述第一主動層接觸的第一閘極介電質、以及與所述第一閘極介電質接觸的第一閘極電極；以及第二垂直場效電晶體，位於所述基底之上且包括第二底部電極、第二介電柱及第二頂部電極、在垂直方向上在所述第二底部電極與所述第二頂部電極之間延伸且位於所述第二介電柱的側壁之上的第二主動層、與所述第二主動層接觸的第二閘極介電質、以及與所述第二閘極介電質接觸的第二閘極電極，其中所述第二介電柱的高度大於所述第一介電柱的高度。
在上述半導體結構中，其中所述第二介電柱包括：下部介電柱區段，包含與所述第一介電柱相同的材料且具有與所述第一介電柱相同的高度；以及上部介電柱區段，上覆在所述下部介電柱區段上且位於所述第二頂部電極下方。
在上述半導體結構中，其中：所述第二介電柱包括位於所述下部介電柱區段與所述上部介電柱區段之間的蝕刻停止介電板；且所述下部介電柱區段的側壁、所述蝕刻停止介電板的側壁及所述上部介電柱區段的側壁在垂直方向上彼此重合。
在上述半導體結構中，其中：所述第一主動層與所述第一頂部電極的頂表面的週邊部分接觸，且與所述第一底部電極的頂表面的週邊部分接觸；所述第一閘極介電質在側向上環繞所述第一主動層；所述第一閘極電極在側向上環繞所述第一閘極介電質；所述第二主動層與所述第二頂部電極的頂表面的週邊部分接觸且與所述第二底部電極的頂表面的週邊部分接觸；所述第二閘極介電質在側向上環繞所述第二主動層；且所述第二閘極電極在側向上環繞所述第二閘極介電質。
在上述半導體結構中，更包括：接觸件層級介電層，上覆在所述第一閘極電極、所述第二閘極電極、所述第一頂部電極及所述第二頂部電極上；第一頂部接觸通孔結構，在垂直方向上延伸穿過所述接觸件層級介電層且與所述第一閘極電極的頂表面接觸；以及第二頂部接觸通孔結構，在垂直方向上延伸穿過所述接觸件層級介電層且與所述第二閘極電極的頂表面接觸。
本發明實施例提供一種形成半導體結構的方法，其包括：在基底之上形成多個垂直堆疊，其中所述垂直堆疊中的每一者從底部到頂部包括底部電極、介電柱及頂部電極；在所述多個垂直堆疊之上形成連續的主動層；在所述連續的主動層之上形成閘極介電層；將所述連續的主動層及所述閘極介電層圖案化成多個主動層及多個閘極介電質，其中所述多個主動層中的每一者在側向上環繞所述垂直堆疊中的相應的一者，且所述多個閘極介電質中的每一者在側向上環繞所述主動層中的相應的一者；以及在所述多個閘極介電質之上形成多個閘極電極。
在上述形成半導體結構的方法中，更包括：在所述基底之上形成絕緣層；在所述絕緣層中形成所述底部電極；在所述底部電極及所述絕緣層之上形成層堆疊，所述層堆疊包括介電柱材料層及絕緣基質層；在所述絕緣基質層中形成所述頂部電極的第一子集；以及使用所述頂部電極及所述底部電極作為蝕刻罩幕對所述絕緣基質層、所述介電柱材料層及所述絕緣層的上部部分進行非等向性蝕刻，其中所述介電柱材料層的經圖案化的剩餘部分包括所述介電柱。
在上述形成半導體結構的方法中，更包括：在所述介電柱材料層之上形成附加絕緣基質層；在所述附加絕緣基質層中形成所述頂部電極的第二子集；以及在對所述絕緣基質層、所述介電柱材料層及所述絕緣層的所述上部部分進行非等向性蝕刻之前或同時地，對所述附加絕緣基質層的一些部分進行非等向性蝕刻，其中所述絕緣基質層的剩餘部分包括附加介電柱。
在上述形成半導體結構的方法中，更包括：在所述閘極介電層之上形成犧牲基質材料層；將所述犧牲基質材料層劃分成多個犧牲材料條，所述多個犧牲材料條在側向上環繞相應的一行垂直堆疊且上覆在所述相應的一行垂直堆疊上；以及使用所述閘極電極替換所述多個犧牲材料條。
在上述形成半導體結構的方法中，更包括：形成穿過所述犧牲基質材料層的隔離溝槽，其中所述隔離溝槽在側向上沿著所述第一水平方向在選自所述多個垂直堆疊中的相應的相鄰一對垂直堆疊行之間延伸，其中所述連續的主動層及所述閘極介電層被所述隔離溝槽劃分成所述多個主動層及所述多個閘極介電質；以及在所述隔離溝槽中形成介電壁結構。
在上述形成半導體結構的方法中，更包括：在所述閘極電極之上形成接觸件層級介電層；以及形成穿過所述接觸件層級介電層且位於所述頂部電極中的相應的一者上的頂部接觸通孔結構，其中所述頂部接觸通孔結構通過所述接觸件層級介電層的向下突出的部分或通過上覆在所述頂部電極上的介電材料部分而與所述閘極電極電隔離。
根據本公開的各個方面，本公開的垂直場效電晶體提供器件按比例縮放，而不會遭受溝道未對準或溝道與源極/汲極電極（包括底部電極及頂部電極）之間交疊不足的不利影響。可包括主動層的垂直部分的溝道及閘極介電質被限定為在不進行微影圖案化的情況下與底部電極、介電柱及頂部電極的垂直堆疊的二維陣列的預先存在的圖案自對準。溝道與頂部電極及底部電極自對準，且溝道與頂部電極之間的接觸電阻以及溝道與底部電極之間的接觸電阻可能由於溝道與頂部電極及底部電極之間增加的面積交疊而為低的。溝道寬度是垂直溝道的內圓周，且因此與現有技術的器件相比，可提供更高的單位面積導通電流。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應理解，他們可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本公開的精神及範圍，而且他們可在不背離本公開的精神及範圍的條件下對其作出各種改變、替代及變更。
8:基底 9:半導體材料層 10:位元線 12:絕緣層 14:介電隔離結構 15:底部接觸通孔結構 20:底部電極 30、30L:主動層 30S:主動條 35:第一隔離溝槽 37:第二隔離溝槽 40:介電柱 40’:下部介電柱區段 40L:介電柱材料層 42:蝕刻停止介電板 42L:第一蝕刻停止層 44:上部介電柱區段 44L:第一絕緣基質層 46L:第二蝕刻停止層 48L:第二絕緣基質層 50:閘極介電質 50L:閘極介電層 50S:閘極介電條 52:閘極電極 55:蝕刻罩幕層 57:犧牲材料條 59:閘極空腔 60:頂部電極 64:介電壁結構 68:頂蓋介電板 69:接觸凹槽 70:接觸件層級介電層 80:頂部接觸通孔結構 100:記憶體陣列區 140:介電柱 200:週邊區 601:介電材料層/ 610:介電材料層 612:器件接觸通孔結構 618:金屬內連線結構 620:介電材料層 622:第一金屬通孔結構 628:第二金屬線結構 630:介電材料部分 632、638:金屬內連線結構 635:絕緣基質層 640:第四內連線層級介電材料層 642:第三金屬通孔結構 648:第四金屬線結構 700:CMOS電路系統 701:場效電晶體 720:淺溝槽隔離結構 732:源極電極 735:半導體溝道 738:汲極電極 742:源極側金屬半導體合金區 748:汲極側金屬半導體合金區 750:閘極結構 752:閘極介電層 754:閘極電極 756:介電閘極間隔件 758:閘極頂蓋介電質 900:垂直場效電晶體 2910、2920、2930、2940、2950:步驟 B-B’、C-C’:垂直平面 hd1:第一水平方向 hd2:第二水平方向 R1:第一區 R2:第二區
結合附圖閱讀以下詳細說明，將最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1是根據本公開實施例的在形成互補金屬氧化物半導體（complementary metal-oxide-semiconductor，CMOS）電晶體、形成在下部層級介電材料層中的第一金屬內連線結構、以及隔離介電層之後的第一示例性結構的垂直剖面圖。 圖2A是根據本公開第一實施例在絕緣基質層中形成位元線之後的第一示例性結構的記憶體陣列區的一部分的俯視圖。 圖2B是沿著圖2A的垂直平面B-B’的第一示例性結構的垂直剖面圖。 圖2C是沿著圖2A的垂直平面C-C’的第一示例性結構的垂直剖面圖。 圖3A是根據本公開第一實施例在形成底部接觸通孔結構及底部電極之後的第一示例性結構的記憶體陣列區的一部分的俯視圖。 圖3B是沿著圖3A的垂直平面B-B’的第一示例性結構的垂直剖面圖。 圖3C是沿著圖3A的垂直平面C-C’的第一示例性結構的垂直剖面圖。 圖4A是根據本公開第一實施例在形成介電柱材料層、第一蝕刻停止層及第一絕緣基質層之後的第一示例性結構的記憶體陣列區的一部分的俯視圖。 圖4B是沿著圖4A的垂直平面B-B’的第一示例性結構的垂直剖面圖。 圖4C是沿著圖4A的垂直平面C-C’的第一示例性結構的垂直剖面圖。 圖5A是根據本公開第一實施例在第一絕緣基質層中形成頂部電極之後的第一示例性結構的記憶體陣列區的一部分的俯視圖。 圖5B是沿著圖5A的垂直平面B-B’的第一示例性結構的垂直剖面圖。 圖5C是沿著圖5A的垂直平面C-C’的第一示例性結構的垂直剖面圖。 圖6A是根據本公開第一實施例在形成底部電極、介電柱及頂部電極的垂直堆疊之後的第一示例性結構的記憶體陣列區的一部分的俯視圖。 圖6B是沿著圖6A的垂直平面B-B’的第一示例性結構的垂直剖面圖。 圖6C是沿著圖6A的垂直平面C-C’的第一示例性結構的垂直剖面圖。 圖7A是根據本公開第一實施例在形成主動層及閘極介電層之後的第一示例性結構的記憶體陣列區的一部分的俯視圖。 圖7B是沿著圖7A的垂直平面B-B’的第一示例性結構的垂直剖面圖。 圖7C是沿著圖7A的垂直平面C-C’的第一示例性結構的垂直剖面圖。 圖8A是根據本公開第一實施例在形成犧牲基質材料層之後的第一示例性結構的記憶體陣列區的一部分的俯視圖。 圖8B是沿著圖8A的垂直平面B-B’的第一示例性結構的垂直剖面圖。 圖8C是沿著圖8A的垂直平面C-C’的第一示例性結構的垂直剖面圖。 圖9A是根據本公開第一實施例在形成蝕刻罩幕層之後的第一示例性結構的記憶體陣列區的一部分的俯視圖。 圖9B是沿著圖9A的垂直平面B-B’的第一示例性結構的垂直剖面圖。 圖9C是沿著圖9A的垂直平面C-C’的第一示例性結構的垂直剖面圖。 圖10A是根據本公開第一實施例在將犧牲基質材料層圖案化成犧牲材料條之後第一示例性結構的記憶體陣列區的一部分的俯視圖。 圖10B是沿著圖10A的垂直平面B-B’的第一示例性結構的垂直剖面圖。 圖10C是沿著圖10A的垂直平面C-C’的第一示例性結構的垂直剖面圖。 圖11A是根據本公開第一實施例在形成介電壁結構之後的第一示例性結構的記憶體陣列區的一部分的俯視圖。 圖11B是沿著圖11A的垂直平面B-B’的第一示例性結構的垂直剖面圖。 圖11C是沿著圖11A的垂直平面C-C’的第一示例性結構的垂直剖面圖。 圖12A是根據本公開第一實施例在形成閘極空腔之後的第一示例性結構的記憶體陣列區的一部分的俯視圖。 圖12B是沿著圖12A的垂直平面B-B’的第一示例性結構的垂直剖面圖。 圖12C是沿著圖12A的垂直平面C-C’的第一示例性結構的垂直剖面圖。 圖13A是根據本公開第一實施例在形成閘極電極之後的第一示例性結構的記憶體陣列區的一部分的俯視圖。 圖13B是沿著圖13A的垂直平面B-B’的第一示例性結構的垂直剖面圖。 圖13C是沿著圖13A的垂直平面C-C’的第一示例性結構的垂直剖面圖。 圖14A是根據本公開第一實施例在形成接觸凹槽之後的第一示例性結構的記憶體陣列區的一部分的俯視圖。 圖14B是沿著圖14A的垂直平面B-B’的第一示例性結構的垂直剖面圖。 圖14C是沿著圖14A的垂直平面C-C’的第一示例性結構的垂直剖面圖。 圖15A是根據本公開第一實施例在形成接觸件層級介電層及頂部接觸通孔結構之後第一示例性結構的記憶體陣列區的一部分的俯視圖。 圖15B是沿著圖15A的垂直平面B-B’的第一示例性結構的垂直剖面圖。 圖15C是沿著圖15A的垂直平面C-C’的第一示例性結構的垂直剖面圖。 圖16A是在根據本公開第一實施例在形成接觸凹槽之後第一示例性結構的替代性配置的記憶體陣列區的一部分的俯視圖。 圖16B是沿著圖16A的垂直平面B-B’的第一示例性結構的垂直剖面圖。 圖16C是沿著圖16A的垂直平面C-C’的第一示例性結構的垂直剖面圖。 圖17A是根據本公開第一實施例在形成頂蓋介電板之後第一示例性結構的替代性配置的記憶體陣列區的一部分的俯視圖。 圖17B是沿著圖17A的垂直平面B-B’的第一示例性結構的垂直剖面圖。 圖17C是沿著圖17A的垂直平面C-C’的第一示例性結構的垂直剖面圖。 圖18A是根據本公開第一實施例在形成接觸件層級介電層及頂部接觸通孔結構之後第一示例性結構的替代性配置的記憶體陣列區的一部分的俯視圖。 圖18B是沿著圖18A的垂直平面B-B’的第一示例性結構的垂直剖面圖。 圖18C是沿著圖18A的垂直平面C-C’的第一示例性結構的垂直剖面圖。 圖19A是根據本公開第二實施例在形成第一位元線、底部接觸通孔結構及融合以形成第二位元線的底部電極之後的第二示例性結構的記憶體陣列區的一部分的俯視圖。 圖19B是沿著圖19A的垂直平面B-B’的第二示例性結構的垂直剖面圖。 圖19C是沿著圖19A的垂直平面C-C’的第二示例性結構的垂直剖面圖。 圖20A是根據本公開第二實施例在形成底部電極、介電柱及頂部電極的垂直堆疊之後的第二示例性結構的記憶體陣列區的一部分的俯視圖。 圖20B是沿著圖20A的垂直平面B-B’的第二示例性結構的垂直剖面圖。 圖20C是沿著圖20A的垂直平面C-C’的第二示例性結構的垂直剖面圖。 圖21A是根據本公開第二實施例在形成主動層及閘極介電層之後的第二示例性結構的記憶體陣列區的一部分的俯視圖。 圖21B是沿著圖21A的垂直平面B-B’的第二示例性結構的垂直剖面圖。 圖21C是沿著圖21A的垂直平面C-C’的第二示例性結構的垂直剖面圖。 圖22A是根據本公開第二實施例在形成接觸件層級介電層及頂部接觸通孔結構之後第二示例性結構的記憶體陣列區的一部分的俯視圖。 圖22B是沿著圖22A的垂直平面B-B’的第二示例性結構的垂直剖面圖。 圖22C是沿著圖22A的垂直平面C-C’的第二示例性結構的垂直剖面圖。 圖23A是根據本公開第三實施例在形成介電柱材料層、第一蝕刻停止層、第一絕緣基質層、第二蝕刻停止層及第二絕緣基質層之後的第三示例性結構的記憶體陣列區的一部分的俯視圖。 圖23B是沿著圖23A的垂直平面B-B’的第三示例性結構的垂直剖面圖。 圖23C是沿著圖23A的垂直平面C-C’的第三示例性結構的垂直剖面圖。 圖24A是根據本公開第三實施例在將第二絕緣基質層及第二蝕刻停止層圖案化之後的第三示例性結構的記憶體陣列區的一部分的俯視圖。 圖24B是沿著圖24A的垂直平面B-B’的第三示例性結構的垂直剖面圖。 圖24C是沿著圖24A的垂直平面C-C’的第三示例性結構的垂直剖面圖。 圖25A是根據本公開第三實施例在形成頂部電極之後的第三示例性結構的記憶體陣列區的一部分的俯視圖。 圖25B是沿著圖25A的垂直平面B-B’的第三示例性結構的垂直剖面圖。 圖25C是沿著圖25A的垂直平面C-C’的第三示例性結構的垂直剖面圖。 圖26A是根據本公開第三實施例在形成底部電極、介電柱及頂部電極的垂直堆疊之後的第三示例性結構的記憶體陣列區的一部分的俯視圖。 圖26B是沿著圖26A的垂直平面B-B’的第三示例性結構的垂直剖面圖。 圖26C是沿著圖26A的垂直平面C-C’的第三示例性結構的垂直剖面圖。 圖27A是根據本公開第三實施例在形成接觸件層級介電層及頂部接觸通孔結構之後的第三示例性結構的記憶體陣列區的一部分的俯視圖。 圖27B是沿著圖27A的垂直平面B-B’的第三示例性結構的垂直剖面圖。 圖27C是沿著圖27A的垂直平面C-C’的第三示例性結構的垂直剖面圖。 圖28是在形成上部介電材料層及上部金屬內連線結構之後的示例性結構的垂直剖面圖。 圖29是示出用於製造本公開的半導體器件的一般處理步驟的流程圖。
2910、2920、2930、2940、2950:步驟

Claims (1)

  1. 一種半導體結構，包括： 垂直堆疊的二維陣列，位於基底之上，其中所述垂直堆疊的所述二維陣列中的每一者從底部到頂部包括底部電極、介電柱及頂部電極； 主動層，包含半導電性金屬氧化物材料且在所述垂直堆疊中的相應的一者的側壁之上延伸； 閘極介電質，在所述主動層中的相應的一者之上延伸；以及 閘極電極，在側向上環繞所述閘極介電質中的相應的一者且上覆在所述閘極介電質中的所述相應的一者上，在側向上沿著第一水平方向延伸且在側向上沿著第二水平方向間隔開。
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