TW202404044A - 半導體裝置 - Google Patents

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Abstract

一種半導體裝置包括：基板，具有單元陣列區、周邊電路區以及位於單元陣列區與周邊電路區之間的連接區；裝置隔離區，在單元陣列區上界定單元主動區、在周邊電路區上界定周邊主動區且在連接區上界定虛設主動區；以及閘極結構，包括閘極電極，閘極電極跨越單元陣列區上的單元主動區延伸至連接區上的裝置隔離區中，其中虛設主動區相鄰於單元主動區，且其中與閘極結構垂直地交疊的虛設主動區的上表面定位於較與閘極結構垂直地交疊的單元主動區的上表面的水平高度低的水平高度上。

Description

半導體裝置
[相關申請案的交叉參考]
本申請案主張於2022年7月14日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0087138號的權益，所述韓國專利申請案的揭露內容全文併入本案供參考。
實施例是有關於一種半導體裝置。
隨著電子行業的發展以及使用者需求的提高，電子裝置的大小越來越小且效能越來越高。因此，電子裝置中所使用的半導體裝置亦需要具有高的積體度且實施高的效能。為了製造效能高的半導體裝置，字元線被形成為具有較窄的線寬，且因此可能出現例如字元線斷裂等缺陷。
各實施例可藉由提供一種半導體裝置來達成，所述半導體裝置包括：基板，具有單元陣列區、周邊電路區以及位於單元陣列區與周邊電路區之間的連接區；裝置隔離區，在單元陣列區上界定單元主動區、在周邊電路區上界定周邊主動區且在連接區上界定虛設主動區；閘極結構，包括閘極電極，閘極電極跨越單元陣列區上的單元主動區延伸至連接區上的裝置隔離區中，其中虛設主動區相鄰於單元主動區，且其中與閘極結構垂直地交疊的虛設主動區的上表面定位於較與閘極結構垂直地交疊的單元主動區的上表面的水平高度低的水平高度上。
各實施例可藉由提供一種半導體裝置來實施，所述半導體裝置包括：基板，具有單元陣列區、周邊電路區以及位於單元陣列區與周邊電路區之間的連接區；裝置隔離區，在基板上在單元陣列區上界定單元主動區、在周邊電路區上界定周邊主動區且在連接區上界定虛設主動區；閘極結構，包括閘極電極，閘極電極跨越單元陣列區上的單元主動區及虛設主動區在第一方向上延伸，其中，在第一方向上，虛設主動區的寬度寬於單元主動區的寬度，且其中閘極結構的下表面的與虛設主動區的上表面接觸的部分定位於較閘極結構的下表面的與單元主動區的上表面接觸的部分的水平高度低的水平高度上。
各實施例可藉由提供一種半導體裝置來達成，所述半導體裝置包括：基板，具有單元陣列區、周邊電路區以及位於單元陣列區與周邊電路區之間的連接區；位元線結構，位於單元陣列區上，位元線結構包括位元線及連接至位元線的下表面的位元線接觸圖案；虛設位元線結構，位於連接區上，虛設位元線結構包括虛設位元線；單元主動區，位於位元線結構下方且藉由位元線接觸圖案電性連接至位元線；虛設主動區，位於虛設位元線結構下方且與虛設位元線電性絕緣；以及閘極結構，包括閘極電極，閘極電極跨越單元陣列區上的單元主動區延伸，其中虛設主動區的上表面與虛設位元線的下表面之間的距離大於單元主動區的上表面與位元線的下表面之間的距離。
在下文中，例如「頂部」、「上部部分」、「上表面」、「上方」、「底部」、「下部部分」、「下表面」、「下方」及「側表面」等用語可被理解為除了使用參考編號來表示之外基於圖式來指代。
圖1是根據實例性實施例的半導體裝置的示意性平面圖。
圖2A是根據實例性實施例的半導體裝置的示意性剖視圖。圖2A示出沿著線I-I'及II-II'截取的圖1所示半導體裝置的橫截面。
圖2B是根據實例性實施例的半導體裝置的示意剖視圖。圖2B是沿著線III-III'截取的圖1所示半導體裝置的剖視圖。
圖2C是根據實例性實施例的半導體裝置的示意性剖視圖。圖2C是沿著線IV-IV'截取的圖1所示半導體裝置的剖視圖。
參照圖1，半導體裝置100可包括：單元陣列區CAR；周邊電路區PCR，用於驅動單元陣列區CAR；以及連接區IR，位於單元陣列區CAR與周邊電路區PCR之間。在本文中，可在基板101（參見圖2A至圖7C）中界定及描繪（describe）區CAR、PCR及IR。單元陣列區CAR可為其中設置有記憶體單元的區。周邊電路區PCR可設置於單元陣列區CAR周圍。周邊電路區PCR可為其中設置有字元線驅動器、感測放大器、列解碼器及行解碼器、以及控制電路的區。連接區IR可為用於將單元陣列區CAR與周邊電路區PCR電性連接至彼此的區。作為實例，在連接區IR中，字元線WL可連接至接觸插塞160cp1，且接觸插塞160cp1可連接至上部導電圖案160p1。
參照圖1至圖2C，半導體裝置100可包括：基板101，包括主動區ACT；裝置隔離區110，在基板101中界定主動區ACT；字元線結構WLS，隱埋於基板101中且進行延伸，字元線結構WLS，包括字元線WL；以及位元線結構BLS，在基板101上跨越字元線結構WLS延伸，位元線結構BLS包括位元線BL。主動區ACT、字元線結構WLS及位元線結構BLS可設置於單元陣列區CAR中。
半導體裝置100可更包括：下部導電圖案150，位於主動區ACT上；第一上部導電圖案160c，位於下部導電圖案150上；接觸插塞160cp1，在連接區IR中連接至字元線WL；第二上部導電圖案160p1，位於接觸插塞160cp1上；周邊接觸插塞160cp2，在周邊電路區PCR中連接至周邊源極/汲極區30；第三上部導電圖案160p2，位於周邊接觸插塞160cp2上；以及絕緣圖案165，穿過上部導電圖案160c、160p1及160p2。
半導體裝置100可更包括：周邊電晶體，在基板101上設置於周邊電路區PCR中；絕緣襯墊152；以及層間絕緣層156及158。周邊電晶體可包括周邊閘極介電層40、周邊電路閘極電極41、42及43、以及周邊源極/汲極區30。
半導體裝置100可包括例如動態隨機存取記憶體（dynamic random access memory，DRAM）的單元陣列。舉例而言，位元線BL可連接至主動區ACT的第一雜質區105a，且主動區ACT的第二雜質區105b可藉由下部導電圖案150及上部導電圖案160c電性連接至位於第一上部導電圖案160c上的電容器結構。在實施方案中，電容器結構可包括例如下部電極、電容器介電層及上部電極，且其結構不受特別限制。
基板101可包含半導體材料，例如IV族半導體、III-V族化合物半導體或II-VI族化合物半導體。舉例而言，IV族半導體可包括矽、鍺或矽-鍺。基板101可更包含雜質。基板101可為矽基板、絕緣體上矽（silicon on insulator，SOI）基板、鍺基板、絕緣體上鍺（germanium on insulator，GOI）基板、矽-鍺基板或包括磊晶層的基板。
主動區ACT可由裝置隔離區110界定於基板101中。主動區ACT可具有條形狀，且可設置於基板101中以具有在一方向（例如，W方向）上延伸的島形狀。W方向可為相對於字元線WL及位元線BL的延伸方向傾斜的方向。主動區ACT可被佈置成彼此平行，且一個主動區ACT的端部分可被佈置成相鄰於與所述一個主動區ACT相鄰的另一主動區ACT的中心部分。
主動區ACT可具有距基板101的上表面具有預定深度的第一雜質區105a及第二雜質區105b。第一雜質區105a與第二雜質區105b可彼此間隔開。第一雜質區105a及第二雜質區105b可用作由字元線WL形成的電晶體的源極/汲極區。舉例而言，汲極區可形成於與一個主動區ACT交叉的兩條字元線WL之間，且源極區可分別形成於所述兩條字元線WL之外。源極區與汲極區可由第一雜質區105a及第二雜質區105b藉由利用實質上相同的雜質進行摻雜或離子植入來形成。端視最終形成的電晶體的電路配置而定，源極區與汲極區可被互換地指代。雜質可包括具有與基板101的導電類型相反的導電類型的摻雜劑。在實例性實施例中，源極區及汲極區中的第一雜質區105a與第二雜質區105b的深度可彼此不同。
裝置隔離區110可藉由淺溝渠隔離（shallow trench isolation，STI）製程形成。裝置隔離區110可環繞主動區ACT且將主動區ACT彼此電性隔離開。裝置隔離區110可由絕緣材料（例如氧化矽、氮化矽或其組合）形成。裝置隔離區110可包括具有不同下端深度（此相依於對基板101進行蝕刻所使用的溝渠的寬度）的多個區。
裝置隔離區110可包括：第一裝置隔離層110A，在單元陣列區CAR上界定單元主動區ACT；第二裝置隔離層110B，在周邊電路區PCR上界定周邊主動區ACT_P；以及第三裝置隔離層110C，在連接區IR上界定主動區ACT_I。
虛設主動區ACT_D可在連接區IR上設置於字元線結構WLS下方。虛設主動區ACT_D可由第一裝置隔離層110A及第三裝置隔離層110C界定。在第一方向X上，虛設主動區ACT_D的寬度d2可寬於單元主動區ACT的寬度d1。舉例而言，虛設主動區ACT_D的寬度d2可介於單元主動區ACT的寬度d1的約1.5倍至約3倍的範圍內。虛設主動區ACT_D可相鄰於單元主動區ACT及主動區ACT_I。
與字元線結構WLS垂直地交疊的虛設主動區ACT_D的上表面可定位於較與字元線結構WLS垂直地交疊的單元主動區ACT的上表面的水平高度低的水平高度上。虛設主動區ACT_D的上表面與字元線WL的上表面之間的距離可大於單元主動區ACT的上表面與字元線WL的上表面之間的距離。舉例而言，與字元線結構WLS垂直地交疊的虛設主動區ACT_D的上表面可定位於較與字元線結構WLS垂直地交疊的單元主動區ACT的上表面的水平高度低約20埃至約500埃的水平高度上。在製造半導體裝置100的製程的一些操作中，虛設主動區ACT_D的上表面可定位於較單元主動區ACT的上表面的水平高度高的水平高度上。假若虛設主動區ACT_D的上表面定位於較單元主動區ACT的上表面的水平高度高的水平高度上，則存在字元線WL可能因虛設主動區ACT_D的高度較大而斷裂的可能性。本發明概念可包括對虛設主動區ACT_D進行蝕刻的製程，以避免由於虛設主動區ACT_D的高度較大導致字元線WL斷裂的可能性。為了提供其中與字元線結構WLS垂直地交疊的虛設主動區ACT_D的上表面定位於較與字元線結構WLS垂直地交疊的單元主動區ACT的上表面的水平高度低的水平高度上的效果，僅虛設主動區ACT_D可被蝕刻而不對單元主動區ACT進行蝕刻。在一些實例性實施例中，虛設主動區ACT_D的上表面可定位於與單元主動區ACT的上表面的水平高度實質上相同的水平高度上。與字元線結構WLS垂直地交疊的虛設主動區ACT_D的上表面可相鄰於虛設主動區ACT_D，且可定位於較與字元線結構WLS垂直地交疊的第一裝置隔離層110A的上表面的水平高度高的水平高度上。
虛設主動區ACT_D可設置於虛設位元線結構BL_D下方。與電性連接至位元線結構BLS的主動區ACT不同，虛設主動區ACT_D可與虛設位元線結構BL_D電性絕緣。虛設主動區ACT_D的上表面與虛設位元線結構BL_D的下表面之間的距離可大於單元主動區ACT的上表面與位元線BL的下表面之間的距離。虛設主動區ACT_D的至少一部分可與虛設位元線結構BL_D垂直地交疊。
在連接區IR上，裝置隔離區110可包括多個層。舉例而言，如圖2B中所示，第三裝置隔離層110C可在相鄰於字元線WL的端部分EP的區中包括第一絕緣襯墊111、第二絕緣襯墊112及隱埋絕緣層113。第二絕緣襯墊112可設置於第一絕緣襯墊111上，且隱埋絕緣層113可設置於第二絕緣襯墊112上。在基板101的其中設置有第三裝置隔離層110C的經蝕刻溝渠中，第一絕緣襯墊111與第二絕緣襯墊112可沿著溝渠的表面依序共形地形成。隱埋絕緣層113可對其中第一絕緣襯墊111及第二絕緣襯墊112未填充溝渠的空間進行填充。第二絕緣襯墊112可包含與第一絕緣襯墊111的絕緣材料不同的絕緣材料，且隱埋絕緣層113可包含與第二絕緣襯墊112的絕緣材料不同的絕緣材料。作為實例，第一絕緣襯墊111及隱埋絕緣層113可包含氧化矽，且第二絕緣襯墊112可包含氮化矽。
第三裝置隔離層110C的下表面可定位於較第一裝置隔離層110A的下表面低的水平高度上。
字元線結構WLS可設置於在基板101中延伸的閘極溝渠115中。字元線結構WLS中的每一者可包括閘極介電層120、字元線WL及閘極頂蓋層125。在本文中，「閘極120與WL」可指包括閘極介電層120及字元線W的結構。字元線WL可指「閘極電極」，且字元線結構WLS可指「閘極結構」。
字元線結構WLS的下表面可分別與單元主動區ACT的上表面及虛設主動區ACT_D的上表面接觸。字元線結構WLS的下表面的與虛設主動區ACT_D的上表面接觸的部分可定位於較字元線結構WLS的下表面的與單元主動區ACT的上表面接觸的部分的水平高度低的水平高度上。
字元線WL可被設置成跨越主動區ACT在第一方向X上延伸。舉例而言，一對相鄰的字元線WL可被設置成與一個主動區ACT交叉。字元線WL可包括於隱埋通道陣列電晶體（buried channel array transistor，BCAT）的閘極中。字元線WL可設置於閘極溝渠115下方以具有預定厚度。字元線WL的上表面可定位於較基板101的上表面的水平高度低的水平高度上。本文中所使用的用語「水平高度」的高以及低可基於基板101的實質上平坦的上表面來界定。
字元線WL可由例如以下導電材料形成：多晶矽（Si）、鈦（Ti）、氮化鈦（titanium nitride，TiN）、鉭（Ta）、氮化鉭（tantalum nitride，TaN）、鎢（W）、氮化鎢（tungsten nitride，WN）及鋁（Al）中的至少一者。作為實例，字元線WL可包括由不同材料形成的下部圖案121與上部圖案122。
作為實例，下部圖案121可包含鎢（W）、鈦（Ti）、鉭（Ta）、氮化鎢（WN）、氮化鈦（TiN）及氮化鉭（TaN）中的至少一者。作為實例，上部圖案122可為包含摻雜有P型雜質或N型雜質的複晶矽的半導體圖案，且下部圖案121可為包含金屬及金屬氮化物中的至少一者的金屬圖案。下部圖案121的厚度可大於上部圖案122的厚度。下部圖案121及上部圖案122中的每一者可在第一方向X上延伸。
閘極介電層120可設置於閘極溝渠115的底表面及內表面上。閘極介電層120可共形地覆蓋閘極溝渠115的內壁。閘極介電層120可包含氧化矽、氮化矽及氮氧化矽中的至少一者。閘極介電層120可為例如氧化矽膜或高κ絕緣膜。在一些實施方案中，閘極介電層120可為藉由對主動區ACT進行氧化而形成的層或者藉由進行沈積而形成的層。
閘極頂蓋層125可被設置成在字元線WL上對閘極溝渠115進行填充。閘極頂蓋層125的上表面可定位於與基板101的上表面的水平高度實質上相同的水平高度上。閘極頂蓋層125可由絕緣材料（例如氮化矽）形成。
位元線結構BLS可在垂直於字元線WL的方向（例如Y方向）上延伸。位元線結構BLS可包括位元線BL及位於位元線BL上的位元線頂蓋圖案BC。位元線結構BLS可設置於單元陣列區CAR上，且在X方向上具有較位元線結構BLS的寬度寬的寬度的虛設位元線結構BL_D可設置於連接區IR中。除了虛設位元線結構BL_D具有較寬的寬度之外，虛設位元線結構BL_D可具有與位元線結構BLS的結構類似的結構。
位元線BL可包括依序堆疊的第一導電圖案141、第二導電圖案142及第三導電圖案143。位元線頂蓋圖案BC可設置於第三導電圖案143上。在第一導電圖案141與基板101之間可設置有緩衝絕緣層128，且第一導電圖案141的一部分（在下文中，位元線接觸圖案DC）可與主動區ACT的第一雜質區105a接觸。位元線BL可藉由位元線接觸圖案DC電性連接至第一雜質區105a。位元線接觸圖案DC的下表面可定位於較基板101的上表面的水平高度低的水平高度上，且可定位於較字元線WL的上表面的水平高度高的水平高度上。在實例性實施例中，位元線接觸圖案DC可形成於基板101中，以局部地設置於暴露出第一雜質區105a的位元線接觸孔洞135中。
第一導電圖案141可包含例如多晶矽等半導體材料。第一導電圖案141可與第一雜質區105a直接接觸。第二導電圖案142可包含金屬半導體化合物。金屬半導體化合物可為例如藉由對第一導電圖案141的一部分進行矽化而獲得的層。舉例而言，金屬半導體化合物可包括矽化鈷（cobalt silicide，CoSi）、矽化鈦（titanium silicide，TiSi）、矽化鎳（nickel silicide，NiSi）、矽化鎢（tungsten silicide，WSi）或其他金屬矽化物。第三導電圖案143可包含例如鈦（Ti）、鉭（Ta）、鎢（W）及鋁（Al）等金屬材料。在一些實例性實施例中，可以各種方式改變形成位元線BL的導電圖案的數目、材料的類型及/或堆疊次序。
位元線頂蓋圖案BC可包括依序堆疊於第三導電圖案143上的第一頂蓋圖案146、第二頂蓋圖案147及第三頂蓋圖案148。第一頂蓋圖案146、第二頂蓋圖案147及第三頂蓋圖案148可分別包含絕緣材料，例如氮化矽膜。第一頂蓋圖案146、第二頂蓋圖案147及第三頂蓋圖案148可由不同的材料形成。即使第一頂蓋圖案146、第二頂蓋圖案147及第三頂蓋圖案148包含相同的材料，亦可藉由實體性質的差異將第一頂蓋圖案146、第二頂蓋圖案147及第三頂蓋圖案148彼此區分開。第二頂蓋圖案147的厚度可分別小於第一頂蓋圖案146的厚度及第三頂蓋圖案148的厚度。在一些實例性實施例中，可以各種方式改變位元線頂蓋圖案BC中所包括的頂蓋圖案的數目及/或材料的類型。
可在位元線結構BLS中的每一者的相對的側壁上設置間隔件結構SS，以在一方向（例如Y方向）上延伸。間隔件結構SS可設置於位元線結構BLS與下部導電圖案150之間。間隔件結構SS可被設置成沿著位元線BL的側壁及位元線頂蓋圖案BC的側壁延伸。設置於一個位元線結構BLS的相對的側上的一對間隔件結構SS可具有相對於位元線結構BLS不對稱的形狀。間隔件結構SS中的每一者可包括多個間隔件層，且在一些實例性實施例中可更包括空氣間隔件。
下部導電圖案150可連接至主動區ACT的區，例如第二雜質區105b。下部導電圖案150可設置於位元線BL之間及字元線WL之間。下部導電圖案150可穿過緩衝絕緣層128以連接至主動區ACT的第二雜質區105b。下部導電圖案150可與第二雜質區105b直接接觸。下部導電圖案150的下表面可定位於較基板101的上表面的水平高度低的水平高度上，且可定位於較位元線接觸圖案DC的下表面的水平高度高的水平高度上。下部導電圖案150可藉由間隔件結構SS而與位元線接觸圖案DC絕緣。下部導電圖案150可由例如以下導電材料形成：多晶矽（Si）、鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）、鎢（W）、氮化鎢（WN）及鋁（Al）。在實例性實施例中，儲存節點接觸件160可包括多個層。
在下部導電圖案150與第一上部導電圖案160c之間可設置有金屬半導體化合物層155。當下部導電圖案150包含半導體材料時，金屬半導體化合物層155可為例如藉由對下部導電圖案150的一部分進行矽化而獲得的層。金屬半導體化合物層155可包含例如矽化鈷（CoSi）、矽化鈦（TiSi）、矽化鎳（NiSi）、矽化鎢（WSi）或另一金屬矽化物。在一些實例性實施例中，可省略金屬半導體化合物層155。
第一上部導電圖案160c可在單元陣列區CAR中設置於下部導電圖案150上。第一上部導電圖案160c可在間隔件結構SS之間延伸，以覆蓋金屬半導體化合物層155的上表面。第二上部導電圖案160p1及第三上部導電圖案160p2可設置於連接區IR及周邊電路區PCR上。第一上部導電圖案160c的上表面、第二上部導電圖案160p1的上表面及第三上部導電圖案160p2的上表面可設置於實質上相同的水平高度上。上部導電圖案160c、160p1及160p2可分別包括障壁層162及導電層164。障壁層162可覆蓋導電層164的下表面及側表面。障壁層162可包含金屬氮化物，例如氮化鈦（TiN）、氮化鉭（TaN）及氮化鎢（WN）中的至少一者。導電層164可包含例如以下導電材料：多晶矽（Si）、鈦（Ti）、鉭（Ta）、鎢（W）、釕（Ru）、銅（Cu）、鉬（Mo）、鉑（Pt）、鎳（Ni）、鈷（Co）、鋁（Al）、氮化鈦（TiN）、氮化鉭（TaN）及氮化鎢（WN）中的至少一者。
接觸插塞160cp1可連接至字元線WL的端部分EP。接觸插塞160cp1可設置於連接區IR中。字元線WL的端部分EP可提供在字元線WL的延伸方向上（即，在第一方向X上）被暴露出的端表面ES，且接觸插塞160cp1可被設置成在垂直方向Z上與字元線WL的端部分EP交疊。作為實例，接觸插塞160cp1可包括與字元線WL交疊的第一部分P1及不與字元線WL交疊的第二部分P2。
字元線WL的端部分EP可設置於覆蓋與端部分EP相鄰的主動區ACT的側壁的第三裝置隔離層110C上。作為實例，字元線WL的端部分EP可設置於包括第一絕緣襯墊111、第二絕緣襯墊112及隱埋絕緣層113的第三裝置隔離層110C上。
字元線WL可包括連接至端表面ES且在第二方向Y上彼此相對的第一側與第二側，且接觸插塞160cp1可與字元線WL的至少三個表面（例如，端表面ES、字元線WL的第一側及第二側）接觸。在平面圖中，接觸插塞160cp1可具有較字元線WL的寬度寬的寬度。可增大接觸插塞160cp1與字元線WL之間的接觸面積，使得接觸電阻可減小。
在平面圖中，接觸插塞160cp1可在第一方向X上具有長軸。舉例而言，接觸插塞160cp1可在第一方向X上具有長條形狀。舉例而言，接觸插塞160cp1可具有在第一方向X上伸長的橢圓形形狀。
接觸插塞160cp1可包括障壁層162及導電層164。接觸插塞160cp1可連接至第二上部導電圖案160p1且可與第二上部導電圖案160p1成一體地形成。接觸插塞160cp1可在垂直方向Z上與第二上部導電圖案160p1完全交疊。
周邊接觸插塞160cp2可在周邊電路區PCR中穿過第一層間絕緣層156及第二層間絕緣層158以及絕緣襯墊152，以連接至周邊源極/汲極區30。在周邊接觸插塞160cp2與周邊源極/汲極區30之間可設置有周邊金屬半導體化合物層35。周邊接觸插塞160cp2可連接至第三上部導電圖案160p2，且可與第三上部導電圖案160p2成一體地形成。
絕緣圖案165可被設置成穿過上部導電圖案160c、160p1及160p2。上部導電圖案160c、160p1及160p2中的每一者可被絕緣圖案165劃分成多個上部導電圖案。絕緣圖案165可包含絕緣材料，例如，氧化矽、氮化矽及氮氧化矽中的至少一者。
在周邊電路區PCR中在周邊主動區ACT_P上可設置有周邊閘極結構GS。周邊閘極結構GS可包括依序堆疊的周邊閘極介電層40、周邊閘極電極41、42及43以及周邊閘極頂蓋層46。絕緣襯墊152可覆蓋周邊閘極結構GS。周邊主動區ACT_P可由裝置隔離層110B界定，且裝置隔離層110B可包括包含不同材料的第一絕緣襯墊111與第二絕緣襯墊112，但本發明概念並不限於此。周邊閘極介電層40可包含氧化矽、氮化矽或高κ材料。高κ材料可指具有較氧化矽的介電常數高的介電常數的介電材料。周邊閘極電極41、42及43可具有與位元線BL的結構及材料類似的結構及材料，但可具有較位元線BL的形狀寬的形狀。
圖3是根據實例性實施例的半導體裝置的示意性剖視圖。
參照圖3，在半導體裝置100A中，與字元線結構WLS垂直地交疊的虛設主動區ACT_D的上表面可定位於與字元線結構WLS垂直地交疊的單元主動區ACT的上表面的水平高度實質上相同的水平高度上。另外，與字元線結構WLS垂直地交疊的虛設主動區ACT_D的上表面可相鄰於虛設主動區ACT_D，且可定位於較與字元線結構WLS垂直地交疊的第一裝置隔離層110A的上表面的水平高度高的水平高度上。在字元線WL的本實例性實施例中，與在前面的實例性實施例中相比，虛設主動區ACT_D可相對較少地受到蝕刻。
圖4是根據實例性實施例的半導體裝置的示意性剖視圖。
參照圖4，在半導體裝置100B中，與字元線結構WLS垂直地交疊的虛設主動區ACT_D的上表面可相鄰於虛設主動區ACT_D，且可定位於與和字元線結構WLS垂直地交疊的第一裝置隔離層110A的上表面的水平高度實質上相同的水平高度上。在本實例性實施例中，與在前面的實例性實施例中相比，虛設主動區ACT_D可相對較多地受到蝕刻。
圖5是根據實例性實施例的半導體裝置的示意性剖視圖。
參照圖5，在半導體裝置100C中，與字元線結構WLS垂直地交疊的虛設主動區ACT_D的上表面可相鄰於虛設主動區ACT_D且可定位於較與字元線結構WLS垂直地交疊的第一裝置隔離層110A的上表面的水平高度低的水平高度上。在本實例性實施例中，與在前面的實例性實施例中相比，虛設主動區ACT_D可相對較多地受到蝕刻。字元線WL可包括朝向虛設主動區ACT_D突出的突出部分PP。突出部分PP可具有朝向虛設主動區ACT_D變窄的傾斜側表面。
圖6是根據實例性實施例的半導體裝置的示意性剖視圖。
參照圖6，在半導體裝置100D中，上部圖案122可具有因閘極頂蓋層125而凹陷的上部凹陷區R1，且下部圖案121可具有因上部圖案122而凹陷的下部凹陷區R2。上部凹陷區R1及下部凹陷區R2中的每一者的至少一部分可與虛設主動區ACT_D垂直地交疊。由於虛設主動區ACT_D的上表面的水平高度低於單元主動區ACT的上表面的水平高度，因此上部圖案121及下部圖案122的與虛設主動區ACT_D交疊的部分可低於上部圖案121及下部圖案122的與單元主動區ACT交疊的部分。因此，上部圖案121及下部圖案122可分別具有上部凹陷區R1及下部凹陷區R2。
圖7A至圖7C是示出根據實例性實施例的製造半導體裝置的方法的剖視圖。
參照圖7A，可對基板101的一部分進行蝕刻以形成溝渠，且可在溝渠中填充絕緣材料，藉此形成裝置隔離區110。可由裝置隔離區110來界定單元主動區ACT及虛設主動區ACT_D。隨後，可形成保護性罩幕MO及硬罩幕。保護性罩幕MO可包含氧化矽，且硬罩幕可包括非晶形碳層（amorphous carbon layer，ACL）。隨後，可藉由後續製程來蝕刻其中將形成字元線WL的區。因此，保護性罩幕MO及硬罩幕可保留於未經蝕刻的區中。在一些實例性實施例中，可藉由灰化製程及剝離製程移除硬罩幕以暴露出保護性罩幕MO。
參照圖7B，可施加光阻PR。
在實例中，可在其餘硬罩幕上形成光阻PR。在另一實例中，可移除硬罩幕以在被暴露出的保護性罩幕MO上形成光阻PR。
隨後，光阻PR可經受曝光製程（暴露於光）及顯影製程，在顯影製程中，藉由顯影劑移除光阻PR的一部分。因此，可形成光阻PR的暴露出虛設主動區ACT_D的開口OP。為了形成開口OP，可使用負型光阻PR。在一些實例性實施例中，可以組合方式使用正型光阻（PR）與負性顯影劑（negative tone developer）。
參照圖7C，可對藉由光阻PR的開口暴露的虛設主動區ACT_D進行蝕刻。因此，虛設主動區ACT_D的上表面可定位於較單元主動區ACT的上表面的水平高度低的水平高度上。
返回參照圖1至圖2C，可藉由移除光阻PR並形成字元線結構WLS、位元線結構BLS、絕緣圖案165及類似裝置來製造圖1至圖2C所示半導體裝置100。
一或多個實施例可提供一種具有改善的電性性質及可靠性的半導體裝置。
根據實例性實施例，可藉由附加製程對虛設主動區進行蝕刻，藉此防止例如字元線斷裂等缺陷且提供一種具有改善的電性性質及可靠性的半導體裝置。
本文中已揭露各種實例性實施例，且儘管採用具體用語，但該等用語僅用於通常意義及闡述性意義且將僅在通常意義及闡述性意義上進行解釋，而並非用以限制目的。在某些情形中，除非另外明確地指明，否則如在本申請案提出申請之前對於此項技術中具有通常知識者而言將顯而易見，結合一特定實施例所闡述的特徵、特性、及/或元件可單獨使用或與結合其他實施例所闡述的特徵、特性、及/或元件組合使用。因此，熟習此項技術者應理解，在不背離由下文申請專利範圍所述的本發明的精神及範圍的條件下，可作出形式及細節上的各種改變。
30:周邊源極/汲極區 35:周邊金屬半導體化合物層 40:周邊閘極介電層 41、42、43:周邊電路閘極電極 46:周邊閘極頂蓋層 100、100A、100B、100C、100D:半導體裝置 101:基板 105a:第一雜質區 105b:第二雜質區 110:裝置隔離區 110A:第一裝置隔離層 110B:第二裝置隔離層/裝置隔離層 110C:第三裝置隔離層 111:第一絕緣襯墊 112:第二絕緣襯墊 113:隱埋絕緣層 115:閘極溝渠 120:閘極介電層/閘極 121:下部圖案 122:上部圖案 125:閘極頂蓋層 128:緩衝絕緣層 135:位元線接觸孔洞 141:第一導電圖案 142:第二導電圖案 143:第三導電圖案 146:第一頂蓋圖案 147:第二頂蓋圖案 148:第三頂蓋圖案 150:下部導電圖案 152:絕緣襯墊 155:金屬半導體化合物層 156:第一層間絕緣層/層間絕緣層 158:第二層間絕緣層/層間絕緣層 160c:第一上部導電圖案/上部導電圖案 160cp1:接觸插塞 160cp2:周邊接觸插塞 160p1:第二上部導電圖案/上部導電圖案 160p2:第三上部導電圖案/上部導電圖案 162:障壁層 164:導電層 165:絕緣圖案 ACT:主動區/單元主動區 ACT_D:虛設主動區 ACT_I:主動區 ACT_P:周邊主動區 BC:位元線頂蓋圖案 BL:位元線 BL_D:虛設位元線結構 BLS:位元線結構 CAR:單元陣列區/區 d1、d2:寬度 DC:位元線接觸圖案 EP:端部分 ES:端表面 GS:周邊閘極結構 I-I'、II-II'、III-III'、IV-IV':線 IR:連接區/區 MO:保護性罩幕 OP:開口 PCR:周邊電路區/區 PP:突出部分 PR:光阻/負型光阻/正型光阻 R1:上部凹陷區 R2:下部凹陷區 SS:間隔件結構 W:方向 WL:字元線 WLS:字元線結構 X:第一方向/方向 Y:第二方向/方向 Z:垂直方向
藉由參照附圖詳細闡述示例性實施例，各特徵對於熟習此項技術者而言將變得顯而易見，在附圖中： 圖1是根據實例性實施例的半導體裝置的示意性平面圖。 圖2A是根據實例性實施例的半導體裝置的示意性剖視圖。圖2A示出沿著線I-I'及II-II'截取的圖1所示半導體裝置的橫截面。 圖2B是根據實例性實施例的半導體裝置的示意性剖視圖。圖2B是沿著線III-III'截取的圖1所示半導體裝置的剖視圖。 圖2C是根據實例性實施例的半導體裝置的示意性剖視圖。圖2C是沿著線IV-IV'截取的圖1所示半導體裝置的剖視圖。 圖3是根據實例性實施例的半導體裝置的示意性剖視圖。 圖4是根據實例性實施例的半導體裝置的示意性剖視圖。 圖5是根據實例性實施例的半導體裝置的示意性剖視圖。 圖6是根據實例性實施例的半導體裝置的示意性剖視圖。 圖7A至圖7C是示出根據實例性實施例的製造半導體裝置的方法的剖視圖。
40:周邊閘極介電層
100:半導體裝置
101:基板
110:裝置隔離區
110A:第一裝置隔離層
110C:第三裝置隔離層
111:第一絕緣襯墊
112:第二絕緣襯墊
113:隱埋絕緣層
120:閘極介電層/閘極
121:下部圖案
122:上部圖案
125:閘極頂蓋層
128:緩衝絕緣層
141:第一導電圖案
142:第二導電圖案
143:第三導電圖案
146:第一頂蓋圖案
147:第二頂蓋圖案
152:絕緣襯墊
156:第一層間絕緣層/層間絕緣層
158:第二層間絕緣層/層間絕緣層
160cp1:接觸插塞
160p1:第二上部導電圖案/上部導電圖案
162:障壁層
164:導電層
165:絕緣圖案
ACT:主動區/單元主動區
ACT_D:虛設主動區
ACT_I:主動區
BL:位元線
BL_D:虛設位元線結構
d1、d2:寬度
ES:端表面
III-III':線
SS:間隔件結構
WL:字元線
WLS:字元線結構
X:第一方向/方向
Y:第二方向/方向
Z:垂直方向

Claims (10)

  1. 一種半導體裝置，包括： 基板，具有單元陣列區、周邊電路區以及位於所述單元陣列區與所述周邊電路區之間的連接區； 裝置隔離區，在所述單元陣列區上界定單元主動區、在所述周邊電路區上界定周邊主動區且在所述連接區上界定虛設主動區；以及 閘極結構，包括閘極電極，所述閘極電極跨越所述單元陣列區上的所述單元主動區延伸至所述連接區上的所述裝置隔離區中， 其中所述虛設主動區相鄰於所述單元主動區，且 其中與所述閘極結構垂直地交疊的所述虛設主動區的上表面定位於較與所述閘極結構垂直地交疊的所述單元主動區的上表面的水平高度低的水平高度上。
  2. 如請求項1所述的半導體裝置，其中與所述閘極結構垂直地交疊的所述虛設主動區的所述上表面定位於較與所述閘極結構垂直地交疊的所述單元主動區的所述上表面的所述水平高度低約20埃至約500埃的水平高度上。
  3. 如請求項1所述的半導體裝置，其中所述虛設主動區的寬度寬於所述單元主動區的寬度。
  4. 一種半導體裝置，包括： 基板，具有單元陣列區、周邊電路區以及位於所述單元陣列區與所述周邊電路區之間的連接區； 裝置隔離區，在所述基板上在所述單元陣列區上界定單元主動區、在所述周邊電路區上界定周邊主動區且在所述連接區上界定虛設主動區；以及 閘極結構，包括閘極電極，所述閘極電極跨越所述單元陣列區上的所述單元主動區及所述虛設主動區在第一方向上延伸， 其中，在所述第一方向上，所述虛設主動區的寬度寬於所述單元主動區的寬度，且 其中所述閘極結構的下表面的與所述虛設主動區的上表面接觸的部分定位於較所述閘極結構的所述下表面的與所述單元主動區的上表面接觸的部分的水平高度低的水平高度上。
  5. 如請求項4所述的半導體裝置，其中： 所述閘極電極包括下部圖案及位於所述下部圖案上的上部圖案，且 所述閘極結構更包括位於所述閘極電極上的閘極頂蓋層。
  6. 如請求項5所述的半導體裝置，其中： 所述上部圖案具有因所述閘極頂蓋層而凹陷的上部凹陷區，且 所述下部圖案具有因所述上部圖案而凹陷的下部凹陷區。
  7. 一種半導體裝置，包括： 基板，具有單元陣列區、周邊電路區以及位於所述單元陣列區與所述周邊電路區之間的連接區； 位元線結構，位於所述單元陣列區上，所述位元線結構包括位元線及連接至所述位元線的下表面的位元線接觸圖案； 虛設位元線結構，位於所述連接區上，所述虛設位元線結構包括虛設位元線； 單元主動區，位於所述位元線結構下方且藉由所述位元線接觸圖案電性連接至所述位元線； 虛設主動區，位於所述虛設位元線結構下方且與所述虛設位元線電性絕緣；以及 閘極結構，包括閘極電極，所述閘極電極跨越所述單元陣列區上的所述單元主動區延伸， 其中所述虛設主動區的上表面與所述虛設位元線的下表面之間的距離大於所述單元主動區的上表面與所述位元線的所述下表面之間的距離。
  8. 如請求項7所述的半導體裝置，其中所述虛設位元線具有較所述位元線的寬度寬的寬度。
  9. 如請求項7所述的半導體裝置，其中所述虛設主動區的至少一部分與所述虛設位元線垂直地交疊。
  10. 如請求項7所述的半導體裝置，其中所述虛設主動區的所述上表面與所述閘極電極的上表面之間的距離大於所述單元主動區的所述上表面與所述閘極電極的所述上表面之間的距離。
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